KR100925132B1

KR100925132B1 - 다중-임계 ｍｏｓ 회로

Info

Publication number: KR100925132B1
Application number: KR1020077018237A
Authority: KR
Inventors: 수만트 람프라사드
Original assignee: 퀄컴 인코포레이티드
Priority date: 2005-01-10
Filing date: 2006-01-09
Publication date: 2009-11-05
Also published as: US20060152267A1; EP1847017A1; ATE453956T1; DE602006011431D1; EP1847017B1; WO2006076262A1; JP2008527863A; US7248090B2; KR20070101311A

Abstract

다중-임계 플립-플롭 (100a) 은 마스터 래치 (110), 슬레이브 래치 (120), 및 1 개 이상의 제어 스위치를 포함한다. 마스터 래치는 LVT (low threshold) 트랜지스터로 구성되는 입력 버퍼 (210) 및 LVT 트랜지스터로 구성되는 제 1 래치 회로 (220) 로 구성된다. 슬레이브 래치 (120) 는 HVT (high threshold) 트랜지스터로 구성되는 제 2 래치 회로 (240) 및 LVT 로 구성되는 출력 드라이버 (260) 로 구성된다. 1 개 이상의 제어 스위치는 LVT 트랜지스터를 인에이블하거나 디스에이블하고 1 개 이상의 HVT 트랜지스터로 구현된다. LVT 및 HVT 트랜지스터는 N-FET 및/또는 P-FET 일 수도 있다. 다중-임계 플립-플롭은 고속으로 동작할 수 있고 낮은 누설 전류를 갖으며, 디스에이블되는 경우에 로직 상태를 저장할 수 있다.

MOS. LVT, HVT, 플립-플롭

Description

다중-임계 ＭＯＳ 회로{MULTI-THRESHOLD MOS CIRCUITS}

본 발명은 발명의 명칭이 "A Multi-Threshold MOS Flip-flop Circuit" 으로 2005년 1월 10일자로 출원된 미국 가출원 제60/642,934호를 우선권 주장한다.

[기술분야]

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본 발명은 일반적으로 전자 회로에 관한 것으로, 더 상세하게는, MOS (metal oxide semiconductor) 회로에 관한 것이다.

[배경기술]

IC (Integrated circuit) 제조 기술은 계속 개선되어, 그 결과로서, 트랜지스터의 사이즈는 계속 축소되고 있다. 이는 더 많은 트랜지스터 및 더 복잡한 회로가 IC 다이, 또는 다른 방법으로, 소정의 회로에 사용되는 더 작은 IC 다이에서 제조될 수 있게 한다. 또한, 더 작은 트랜지스터 사이즈는 더 빠른 동작 속도를 지원하고 다른 이점들을 제공한다.

디지털 회로 및 여러 아날로그 회로에 널리 사용되는 CMOS (complementary metal oxide semiconductor) 의 경우, 트랜지스터 사이즈를 축소시키는 것에 관한 주요한 이슈는 누설 전류이다. 트랜지스터에 대한 더 작은 기하학적 배열은 트랜지스터에 스트레스를 가하고 산화물 브레이크다운 (oxide breakdown) 을 발생시 키는 더 높은 전계를 유발시킨다. 전계를 감소시키기 위해, 더 낮은 전원 전압이 더 작은 형태의 트랜지스터에 사용된다. 공교롭게도, 더 낮은 전원 전압은 또한 고속 회로에서 바람직하지 않은 트랜지스터의 지연을 증가시킨다. 이 지연을 감소시키고 동작 속도를 개선시키기 위해, 트래지스터의 임계 전압 (threshold voltage; Vt) 을 감소시킬 수도 있다. 임계 전압은 트랜지스터가 턴온 (turn on) 되는 전압이다. 그러나, 더 낮은 입계 전압 및 더 작은 기하학적 배열은 더 높은 누설 전류를 유발시키며, 누설 전류는 트랜지스터가 턴오프 (turn off) 되는 경우에, 트랜지스터를 통과하는 전류이다.

누설 전류는 CMOS 기술이 더 작게 스케일링됨에 따라 더 많은 문제점을 발생시킨다. 이는 누설 전류가 트랜지스터 사이즈의 감소에 대해 높은 레이트로 증가하기 때문이다. 또한, 누설 전류는 예를 들어, 셀룰러 폰 및 랩탑 컴퓨터인 휴대용 디바이스와 같은 특정 애플리케이션에 더 많은 문제점을 발생시킨다. 누설 전류는 배터리 전력을 소비하고 내부 배터리를 사용하는 휴대용 디바이스를 위한 대기 시간을 감소시킨다.

너무 많은 성능을 저하시키지 않고 누설 전류를 감소시키는 것은 특히, IC 기술이 90 nm (나노미터) 이하로 다운스케일링됨에 따라 CMOS 설계에서 주요한 도전 과제이다. 전적으로 HVT (high threshold) 트랜지스터를 사용하여 구성된 CMOS 회로는 낮은 누설 전류를 갖지만 느리다. 전적으로 LVT (low threshold) 트랜지스터를 사용하여 구성된 CMOS 회로는 빠르지만 높은 누설 전류를 갖는다.

따라서, 당업계에는 우수한 성능과 낮은 누설 전류를 갖는 CMOS 회로가 필요 하다.

요약

여기에서는 우수한 성능 및 낮은 누설 전류를 갖는 다중-임계 MOS 회로 (예를 들어, 플립-플롭) 에 대해 설명한다. 일 실시형태에서, 다중-임계 플립-플롭은 마스터 래치, 슬레이브 래치, 및 1 개 이상의 제어 스위치를 포함한다. 마스터 래치는 LVT 트랜지스터로 구성된 입력 버퍼 및 LVT 트랜지스터로 구성된 제 1 래치 회로로 구성된다. 슬레이브 래치는 HVT 트랜지스터로 구성된 제 2 래치 회로 및 LVT 트랜지스터로 구성된 출력 드라이버로 구성된다. 각각의 래치 회로는 (1) 피드백 구성으로 연결되는 1 개의 패스 스위치 (pass switch) 및 2 개의 인버터로 구성되며, (2) 1 개의 인버터와 래치 회로 입력 사이에 연결되는 또 다른 패스 스위치로 구성될 수도 있다. 1 개 이상의 제어 스위치는 플립-플롭용 LVT 트랜지스터를 인에이블 또는 디스에이블한다. 각각의 제어 스위치는 HVT 트랜지스터로 구현되며, 풋스위치 또는 헤드스위치일 수도 있다. LVT 및 HVT 트랜지스터는 N-FET (N-channel field effect transistor) 및/또는 P-FET (P-channel FET) 일 수도 있다.

다중-임계 플립-플롭은, (1) 마스터 래치 내의 래치 회로가 LVT 트랜지스터로 구성되어 플립-플롭에 관한 설정 시간을 감소시키고, (2) 슬레이브 래치 내의 출력 드라이버가 또한 LVT 트랜지스터로 구성되어 클럭-투-출력 시간을 또한 감소시키기 때문에, 고속으로 동작할 수 있다. 다중-임계 플립-플롭은, 이 플립-플롭이 디스에이블되는 경우, 제어 스위치가 턴오프되고 낮은 누설 경로를 제공하기 때문에, 낮은 누설 전류를 갖는다. 다중-임계 플립-플롭은 (1) 슬레이브 래치가 제어 스위치가 없는 HVT 트랜지스터로 구성되고, (2) 클럭은 슬립 모드 (sleep mode) 에서 적절한 로직값으로 유지되기 때문에, 플립-플롭이 디스에이블되는 경우, 현재의 로직 상태를 저장할 수 있다.

이하, 본 발명의 다양한 양태 및 실시형태에 대해 더 상세히 설명한다.

[도면의 간단한 설명]

본 발명의 특징 및 특성은 동일한 도면 부호가 전체적으로 동일하게 식별되는 도면과 함께 취해질 때, 이하 개시된 상세한 설명으로부터 더 명확해질 것이다.

도 1 은 D 플립-플롭 회로의 블록도를 나타낸다.

도 2 는 도 1 의 D 플립-플롭 회로의 일 실시형태를 나타낸다.

도 3 은 CMOS 에 있어서 도 1 의 D 플립-플롭 회로의 일 실시형태를 나타낸다.

도 4 는 무선 디바이스의 블록도를 나타낸다.

[발명의 상세한 설명]

여기에서 "예시적인" 이라는 용어는 "예, 예시, 또는 예증으로서 제공되는"의 의미로 사용된다. 여기에서 "예시적인" 이라고 설명되는 임의의 실시형태 또는 설계는 다른 실시형태 또는 설계에 비해 바람직하거나 유리한 것으로 해석할 필요는 없다.

여기에서 설명되는 회로 설계 기술은 다양한 MOS 회로에 사용될 수도 있다. 이하, 명확화를 위해, 이들 기술은 D 플립-플롭에 관해 상세 설명한다.

도 1 은 마스터 래치 (110) 및 슬레이브 래치 (120) 를 포함하는 D 플립-플롭 회로 (100) 의 블록도이다. 마스터 래치 (110) 는 데이터 입력 (Dm), 데이터 출력 (Qm), 클럭 신호, 및 인에이블 입력을 갖는다. 슬레이브 래치 (120) 는 데이터 입력 (Ds), 데이터 출력 (Qs), 클럭 신호, 및 인에이블 입력을 갖는다. 마스터 래치 (110) 의 데이터 입력은 D 플립-플롭 (100) 의 데이터 입력 (D) 를 나타낸다. 마스터 래치 (110) 의 데이터 출력은 슬레이브 래치 (120) 의 데이터 입력에 연결된다. 슬레이브 래치 (120) 의 데이터 출력은 D 플립-플롭 (100) 의 데이터 출력 (Q) 를 나타낸다.

래치 (110 및 120) 의 클럭 입력은 클럭 신호 (CLK) 를 수신한다. 마스터 래치 (110) 의 인에이블 입력은 마스터 래치를 인에이블하거나 또는 디스에이블하는 Enb1 신호를 수신한다. 유사하게, 슬레이브 래치의 인에이블 입력은 슬레이브 래치를 인에이블하거나 또는 디스에이블하는 Enb2 신호를 수신한다. Enb1 및 Enb2 신호는 슬립 모드 (sleep mode) 를 지시하는 제어 신호일 수도 있고, 어떤 다른 제어 신호일 수도 있다.

마스터 래치 (110) 는, 클럭 신호가 로직 로우 (low) 인 경우, 마스터 래치의 클럭 입력에서의 라운드 버블 (round bubble) 에 의해 표시되는 바와 같이, 입력 데이터를 샘플링한다. 슬레이브 래치 (120) 은 클럭 신호가 로직 하이 (high) 인 경우, 슬레이브 래치의 클럭 입력에서의 라운드 버블의 부재에 의해 표시되는 바와 같이, 마스터 래치의 출력 데이터를 샘플링한다.

일 실시형태에서, 마스터 래치 (110) 는 LVT 트랜지스터 (LVT 디바이스라고 도 지칭됨) 및 제 1 세트의 1 개 이상의 제어 스위치로 구현된다. 각각의 제어 스위치는 풋스위치 또는 헤드스위치일 수도 있다. 풋스위치는 1 개 이상의 트랜지스터를 저전원 (Vss) 에 연결한다. 헤드스위치는 1 개 이상의 트랜지스터를 고전원 (Vdd) 에 연결한다. 슬레이브 래치 (120) 은 대부분 HVT 트랜지스터로 구현된다. 슬레이브 래치 (120) 은 LVT 트랜지스터로 구현되는 출력 드라이버 및 제 2 세트의 1 개 이상의 제어 스위치를 더 포함한다. LVT 트랜지스터는 고속 동작을 제공한다. 제어 스위치는 D 플립-플롭이 디스에이블된 경우, LVT 트랜지스터에 관한 누설 전류를 감소시킨다.

도 2 는 도 1 의 D 플립-플롭의 일 실시형태인 D 플립-플롭 (100a) 의 블록도이다. 이 실시형태의 경우에, 마스터 래치 (110) 는 입력 버퍼 (210) 및 래치 회로 (220) 을 포함한다. 슬레이브 래치 (120) 는 래치 회로 (240) 및 출력 드라이버 (260) 를 포함한다.

마스터 래치 (110) 의 경우, 입력 버퍼 (210) 는 인버터 (212) 로 구현되고 래치 회로 (220) 는 패스 스위치 (222 및 228) 및 인버터 (224 및 226) 로 구현된다. 인버터 (212) 의 입력은 D 플립-플롭 (100a) 의 D 입력을 나타낸다. 인버터 (212) 의 출력은 스위치 (222) 의 일단에 연결된다. 스위치 (222) 의 타단은 인버터 (224) 의 입력 및 스위치 (228) 의 일단에 연결된다. 인버터 (224) 의 출력은 인버터 (226) 의 입력에 연결되고, 또한, 마스터 래치 (110) 의 데이터 출력을 나타낸다. 인버터 (226) 의 출력은 스위치 (228) 의 타단에 연결된다. 스위치 (222) 은 반전된 클럭 신호 (CLKB) 에 의해 제어되어, 클럭 신호가 로직 로우인 경우, 턴온된다. 스위치 (228) 는 클럭 신호에 의해 제어되어, 클럭 신호가 로직 하이인 경우, 턴온된다.

인버터 (212, 224, 및 226) 는 Enb1 신호에 의해 인에이블되거나 또는 디스에이블되는 1 개 이상의 제어 스위치 및 LVT 트랜지스터로 구현된다. 패스 스위치 (222 및 228) 는 또한 LVT 트랜지스터로 구현되지만, 이들 LVT 트랜지스터가 고전원 및 저전원 사이에 직접 연결되지 않기 때문에 어떠한 스위치도 필요하지 않다.

슬레이브 래치 (120) 의 경우, 래치 회로 (240) 는 패스 스위치 (242 및 248) 및 인버터 (244 및 246) 로 구현되고, 출력 버퍼 (260) 는 인버터 (262) 및 풀-업 트랜지스터 (264) 로 구현된다. 스위치 (242) 의 일단은 마스터 래치 (110) 의 출력에 연결된다. 스위치 (242) 의 타단은 인버터 (244 및 262) 의 입력 및 스위치 (248) 의 일단에 연결된다. 인버터 (244) 의 출력은 인버터 (246) 의 입력에 연결된다. 인버터 (246) 의 출력은 스위치 (248) 의 타단에 연결된다. 스위치 (242) 는 클럭 신호에 의해 제어되어 클럭 신호가 로직 하이인 경우 턴온된다. 스위치 (248) 는 반전 클럭 신호에 의해 제어되어, 클럭 신호가 로직 로우인 경우, 턴온된다. 인버터 (262) 는 신호 드라이브를 제공하고, 인버터 (262) 의 출력은 D 플립-플롭 (100a) 의 Q 출력을 나타낸다. 풀-업 트랜지스터 (264) 는 Vdd 전원에 연결되는 소스, Enb2 신호를 수신하는 게이트, 및 인버터 (262) 의 출력에 연결되는 드레인을 갖는다.

인버터 (244 및 246) 및 패스 스위치 (242 및 248) 는 HVT 트랜지스터로 구 현된다. D 플립-플롭이 디스에이블되는 경우, 래치 회로 (240) 가 D 플립-플롭 (100a) 에 관한 로직 값을 보유하게 하도록 인버터 (244 및 246) 및 패스 스위치 (242 및 248) 에 어떠한 제어 스위치도 사용되지 않는다. 인버터 (262) 는 Enb2 신호에 의해 인에이블되거나 또는 디스에이블되는 1 개 이상의 제어 스위치 및 LVT 트랜지스터로 구현된다.

D 플립-플롭 (100a) 은 다음과 같이 동작한다. 마스터 래치 (110) 는 Enb1 신호가 로직 하이인 경우 인에이블되고, Enb1 신호가 로직 로우인 경우 디스에이블된다. 인에이블되는 경우, 인버터 (212) 는 입력 데이터를 수신 및 버퍼링하고, 버퍼링된 데이터를 스위치 (222) 에 제공한다. 클럭 신호가 로직 로우인 경우, 스위치 (222) 는 턴온되고, 스위치 (228) 은 턴오프된다. 스위치 (222) 는 버퍼링된 데이터를 인버터 (224) 의 입력에 제공하고, 인버퍼 (224 및 226) 의 내부 캐패시턴스는 버퍼링된 데이터에 의해 결정된 로직값으로 충전된다. 클럭 신호가 로직 하이인 경우, 스위치 (222) 는 턴오프되고, 스위치 (228) 는 턴온된다. 그 다음, 인버터 (224 및 226) 는 폐루프 피드백 구성에서 동작하며, 미리 충전된 로직값을 보유한다. 래치 회로 (220) 는 클럭 신호가 로직 로우인 경우, 입력 데이터를 효과적으로 샘플링하고, 클럭 신호가 로직 하이인 경우, 샘플링된 데이터를 보유한다.

슬레이브 래치의 경우에, 래치 회로 (240) 는 계속 인에이블되어 있으며, 출력 드라이버는 Enb2 신호가 로직 하이인 경우 인에이블되고, Enb2 신호가 로직 로우인 경우 디스에이블된다. 래치 회로 (240) 는 반대 클럭 극성을 사용하여 데 이터를 샘플링하고 보유하는 것을 제외하고 래치 회로 (220) 과 동일한 방법으로 동작한다. 클럭 신호가 로직 하이인 경우, 스위치 (242) 는 턴온되고, 스위치 (248) 는 턴오프된다. 스위치 (242) 는 마스터 래치 (110) 로부터 래치된 데이터를 인버터 (244) 의 입력에 제공하고, 인버터 (244 및 246) 의 내부 커패시턴스는 래치된 데이터에 의해 결정된 로직값으로 충전된다. 클럭 신호가 로직 로우인 경우, 스위치 (242) 는 턴오프되고 스위치 (248) 는 턴온된다. 그 다음, 인버터 (244 및 246) 는 폐루프 피드백 구성에서 동작하며, 미리 충전된 로직값을 보유한다. 래치 회로 (240) 는 클럭 신호가 로직 하이인 경우, 마스터 래치 (110) 로부터 래치된 데이터를 효과적으로 샘플링하고, 클럭 신호가 로직 로우인 경우, 그 샘플링된 데이터를 보유한다. 클럭 신호는 래치 회로 (240) 가 플립-플롭의 로직 상태를 저장할 수 있도록, D 플립-플롭 (100a) 이 디스에이블되는 경우 (예를 들어, 슬립 모드 동안에), 로직 로우이어야 한다.

출력 드라이버 (260) 내에서, 인버터 (262) 는 스위치 (242) 로부터 로직값을 수신 및 버퍼링하고 D 플립-플롭 (100a) 으로부터의 출력 데이터에 요구되는 신호 드라이브를 제공한다. D 플립-플롭 (100a) 이 디스에이블된 경우, 풀-업 트랜지스터 (264) 는 슬레이브 래치 (120) 의 출력을 공지된 로직 값으로 풀링 (pull) 한다.

도 2 는 마스터 래치 (110) 및 슬레이브 래치 (120) 의 특정 실시형태를 나타낸다. 또한, D 플립-플롭 (100a) 은 다른 설계로 구현될 수도 있으며, 이는 본 발명의 범위 내에 있다. 도 2 는 패스 게이트를 사용한 D 플립-플롭의 구현 을 나타낸다. 이하 설명한 바와 같이, D 플립-플롭은 3-상태 드라이버를 사용하여 구현될 수도 있다.

도 3 은 CMOS 트랜지스터를 사용한, 도 2 의 D 플립-플롭 (100a) 의 일 실시형태인 D 플립-플롭 (100b) 의 회로도이다. 마스터 래치 (110)의 경우에, 입력 버퍼 (210) 내의 인버터 (212) 는 인버터로서 연결되는 P-FET (312a) 및 N-FET (312b) 로 구현된다. FET (312a 및 312b) 의 게이트는 함께 연결되어 인버터의 입력을 형성하고, FET (312a 및 312b) 의 드레인은 함께 연결되어 인버터의 출력을 형성하며, P-FET (312a) 의 소스는 Vdd 전원에 연결되고, N-FET (312b) 의 소스는 N-FET (314) 를 통해 Vss 전원에 연결된다. N-FET (314) 는 FET (312a 및 312b) 와 직렬로 연결되어, Enb1 신호에 기초하여 인버터 (212) 를 인에이블하거나 또는 디스에이블하는 풋스위치로서 동작한다.

패스 스위치 (222) 는 병렬로 연결된 N-FET (322a) 및 P-FET (322b) 로 구현된다. N-FET (322a) 의 게이트는 인버터 (302) 로부터 반전 클럭 신호 (CLKn) 를 수신한다. P-FET (322b) 의 게이트는 인버터 (304) 로부터 버퍼링된 클럭 신호 (CLKp) 를 수신한다. 인버터 (302 및 304) 는 직렬로 연결되며, 인버터 (302) 의 입력은 클럭 신호 (CLK) 를 수신한다. CLK 신호가 로직 로우인 경우, CLKn 신호에서의 로직 하이는 N-FET (322a) 를 턴온하고, CLKp 에서의 로직 로우는 P-FET (322b) 를 턴온한다. CLK 신호가 로직 하이인 경우, CLKn 신호에서의 로직 로우는 N-FET (322a) 를 턴오프하고, CLKp 신호에서의 로직 하이는 P-FET (322b) 를 턴오프한다.

인버터 (224) 는 인버터로서 연결되는 P-FET (324a) 및 N-FET (324b) 로 구현된다. N-FET (334) 는 FET (324a 및 324b) 와 직렬로 연결되어, Enb1 신호에 기초하여 인버터 (224) 을 인에이블하거나 또는 디스에이블하는 풋스위치로서 동작한다.

인버터 (226) 는 P-FET (326a) 및 N-FET (326b) 로 구현된다. 패스 스위치 (228) 는 P-FET (328a) 및 N-FET (328b) 로 구현된다. P-FET (326a) 은 Vdd 전원에 연결되는 소스, 인버터 (224) 의 출력에 연결되는 게이트, P-FET (328a) 의 소스에 연결되는 드레인을 갖는다. P-FET (328a) 은 CLKn 신호를 수신하는 게이트, 및 인버터 (224) 의 입력에 연결되는 드레인을 갖는다. N-FET (326b) 는 N-FET (336) 을 통해 Vss 전원에 연결되는 소스, 인버터 (224) 의 출력에 연결되는 게이트, 및 N-FET (328b) 의 소스에 연결되는 드레인을 갖는다. N-FET (328b) 는 CLKp 신호를 수신하는 게이트 및 인버터 (224) 의 입력에 연결되는 드레인을 갖는다.

CLK 신호가 로직 하이인 경우, CLKn 신호에서의 로직 로우는 P-FET (328a) 를 턴온하고, CLKp 신호에서의 로직 하이는 N-FET (328b) 를 턴온한다. CLK 신호가 로직 로우인 경우, CLKn 신호에서의 로직 하이는 P-FET (328a) 를 턴오프하고, CLKp 신호에서의 로직 로우는 N-FET (328b) 를 턴오프한다. N-FET (336) 은 FET (326a, 326b, 328a, 및 328b) 와 직렬로 연결되고, Enb1 신호에 기초하여 인버터 (226) 을 인에이블하거나 또는 디스에이블하는 풋스위치로서 동작한다.

슬레이브 래치 (120) 의 경우에, 패스 스위치 (242) 는 N-FET (342a) 및 P- FET (342b) 으로 구현된다. 인버터 (244) 는 P-FET (344a) 및 N-FET (344b) 로 구현된다. 인버터 (246) 는 P-FET (346a) 및 N-FET (346b) 로 구현된다. 패스 스위치 (248) 는 P-FET (348a) 및 N-FET (348b) 로 구현된다. 래치 회로 (240) 내의 패스 스위치 (242 및 248) 및 인버터 (244 및 246) 용 P-FET 및 N-FET 은 마스터 래치 (110) 에 관한 래치 회로 (220) 내의 각각의 패스 스위치 (222 및 228) 및 인버터 (224 및 226) 에 대응하는 P-FET 및 N-FET 와 동일한 방법으로 연결된다. 래치 회로 (240) 용 P-FET 및 N-FET 는 모두 HVT 트랜지스터로 구현된다. 풋스위치 및 헤드스위치는 래치 회로 (240) 에 필요없다.

출력 버퍼 (260) 의 경우에, 인버터 (262) 는 인버터로서 연결되는 P-FET (362a) 및 N-FET (362b) 로 구현된다. N-FET (364) 은 FET (362a 및 362b) 와 직렬로 연결되고 Enb2 신호에 기초하여 인버터 (262) 를 인에이블하거나 또는 디스에이블하는 풋스위치로서 동작한다. P-FET (264) 은 Enb2 신호에 기초하여 D 플립-플롭 (100b) 의 Q 출력을 로직 하이로 설정한다.

D 플립-플롭 (100b) 의 경우에, N-FET (314, 334, 336, 및 364) 는 풋스위치 이며, HVT 트랜지스터로 구현된다. 또한, 헤드스위치는 풋스위치를 대체하거나 또는 이에 추가하여 사용될 수도 있다. P-FET (264) 는 풀-업 트랜지스터이며, 또한, HVT 트랜지스터로 구현된다. 마스터 래치 (110) 내의 다른 모든 N-FET 및 P-FET 은 LVT 트랜지스터로 구현될 수도 있다. 슬레이브 래치 (120) 내의 다른 모든 N-FET 및 P-FET 은 HVT 트랜지스터로 구현될 수도 있다.

일반적으로, 1 개 이상의 제어 스위치가 LVT 트랜지스터들을 인에이블하거나 또는 디스에이블하고, 낮은 누설 경로를 D 플립-플롭 내의 이들 LVT 트랜지스터에 제공하는데 사용된다. 별도의 세트의 1 개 이상의 제어 스위치는 마스터 래치 및 슬레이브 래치에 사용될 수도 있고, 도 2 및 3 에 도시된 바와 같이, 이들 세트는 별도의 인에이블 신호에 의해 제어될 수도 있다. 다른 방법으로, 일 세트의 1 개 이상의 제어 스위치는 마스터 및 슬레이브 래치 모두에 사용될 수도 있고, 단일 인에이블 신호에 의해 제어될 수도 있다.

도 1, 2 및 3 은 상승 에지 플립-플롭에 관한 것이다. 하강 에지 플립-플롭이 유사한 방법으로 또한 구현될 수도 잇다. 하강 에지 플립-플롭의 경우에, 슬립 모드 동안에 클럭 신호는 로직 하이이고, 마스터 래치는 투과성 (transparent) 이 없고, 슬레이브 래치는 투과성이 있다. 따라서, 마스터 래치는 HVT 트랜지스터로 구현될 수도 있고, 슬레이브 래치는 LVT 트랜지스터 및, 슬립 모드 동안에 상태를 저장하기 위한 1 개 이상의 제어 스위치로 구현될 수 있다.

도 2 에서의 D 플립-플롭 (100a) 및 도 3 에서의 D 플립-플롭 (100b) 는 다양한 이점을 제공한다. 첫째, 이들 D 플립-플롭은 고속 동작을 달성할 수 있다. 각각의 D 플립-플롭에 관한 마스터 래치는 LVT 트랜지스터들로 구성되며, 플립-플롭에 관한 설정 시간을 감소시킬 수 있다. 또한, 출력 드라이버는 LVT 트랜지스터들로 구성되며, 클럭-투-출력 시간을 감소시킨다. 둘째, 이들 D 플립-플롭은 낮은 누설 전류를 갖는다. 이들 D 플립-플롭이 디스에이블되는 경우 (예를 들어, 슬립 모드 동안), 제어 스위치는 턴오프되고, LVT 디바이스를 통한 높은 누설 전류를 방지한다. 셋째, 각각의 D 플립-플롭은 디스에이블되는 경우 그 로직 상태를 보유할 수 있다. 각각의 D 플립-플롭의 로직 상태는 슬레이브 래치가 제어 스위치 없는 HVT 디바이스로 구성되기 때문에 슬레이브 래치에 저장된다.

명확화를 위해, 다중-임계 MOS 회로는 D 플립-플롭에 관해 상세히 설명하였다. 다중-임계 MOS 회로는 JK 플립-플롭, RS 플립-플롭 등과 같은 다른 타입의 플립-플롭에 또한 사용될 수도 있다. 다중-임계 MOS 회로는 일 타입의 트랜지스터 (HVT 또는 LVT 트랜지스터) 로 구성되는 마스터 래치, 결합 로직, 및 다른 타입의 트랜지스터 (LVT 또는 HVT 트랜지스터) 로 구성되는 슬레이브 래치를 포함하는 임의의 회로 블록에 사용될 수도 있다.

여기에서 설명한 다중-임계 MOS 회로는 통신, 네트워킹, 연산, 가전제품 등과 같은 다양한 애플리케이션에 사용될 수도 있다. 또한, 다중-임계 MOS 회로는 다양한 전자 디바이스, 특히, 무선 통신 디바이스, 셀룰러 폰, 무선 PDA (digital personal assistant), 무선 모뎀 모듈, 랩탑 컴퓨터, 및 플립-플롭을 사용하는 다른 디지털 회로와 같은 휴대용 디바이스에 사용될 수 있다. 이하, 무선 디바이스에 관한 다중-임계 MOS 회로의 사용에 대해 설명한다.

도 4 는 다중-임계 MOS 회로를 유리하게 사용할 수도 있는 무선 디바이스 (400) 의 블록도이다. 무선 디바이스 (400) 는 셀룰러 폰, 단말기, 핸드셋, 또는 여러 다른 장치일 수도 있다. 무선 디바이스 (400) 는 CDMA (code division multiple access) 시스템, TDMA (time division multiple access) 시스템, GSM (Global System for Mobile Communication) 시스템, AMPS (Advanced Mobile Phone System) 시스템, GPS (Global Positioning System), MIMO (multiple-input multiple-output) 시스템, OFDM (orthogonal frequency division multiplexing) 시스템, OFDMA (orthogonal frequency division multiple access) 시스템, WLAN (wireless local area network), 및/또는 여러 다른 무선 통신 시스템 및 네트워크와 통신할 수도 있다. CDMA 시스템은 W-CDMA (Wideband-CDMA), cdma2000, 또는 여러 다른 무선 액세스 기술을 구현할 수 있다. WLAN 은 IEEE 802.11 네트워크, 블루투스 네트워크 또는 다른 무선 네트워크일 수도 있다.

무선 디바이스 (400) 는 수신 경로 및 송신 경로를 통해 양방향 통신을 제공한다. 수신 경로의 경우에, 기지국으로부터 송신되는 순방향 링크 신호는 안테나 (412) 에 의해 수신되고, 듀플렉서 (D; 414) 를 통해 라우팅되어, 수신기 유닛 (RCVR; 416) 에 제공된다. 수신기 유닛 (416) 은 수신 신호를 컨디셔닝하고 디지털화하여, 더 프로세싱하기 위한 디지털 섹션 (420) 에 입력 샘플을 제공한다. 송신 경로의 경우에, 송신 유닛 (TMTR; 418) 은 송신될 데이터를 디지털 섹션 (420) 으로부터 수신하고, 그 데이터를 프로세싱하고 컨디셔닝하여, 역방향 링크 신호를 생성하며, 그 역방향 링크 신호는 듀플렉서 (414) 를 통해 라우팅되어 안테나 (412) 를 통해 기지국으로 송신된다.

디지털 섹션 (420) 은 예를 들어, DSP (digital signal processor; 422), RISC (reduced instruction set computer; 424), 제어기/마이크로프로세서 (426) 및 EBI (external bus interface; 428) 과 같은 다양한 프로세싱 유닛 및 인터페이스를 포함한다. DSP (422) 및/또는 RISC (424) 는 (1) 데이터 송신 및 수신에 관한 프로세싱 (예를 들어, 인코딩, 변조, 복조, 디코딩 등) 을 수행하는 모뎀 프로세서, (2) 정지 이미지, 동영상 비디오, 무빙 텍스트 (moving text) 등에 대해 프로세싱을 수행하는 비디오 프로세서, (3) 비디오 게임, 3-D 아바타 등에 관한 그래픽에 대해 프로세싱을 수행하는 그래픽 프로세서, 및/또는 (4) 다른 애플리케이션에 관한 다른 프로세서를 구현할 수도 있다. EBI (428) 는 디지털 섹션 (420) 과 휘발성 메모리 (432) 및 비휘발성 메모리 (434) 사이의 데이터의 전송을 용이하게 한다. 휘발성 메모리 (432) 는 RAM, SRAM, DRAM, 및 SDRAM 등일 수도 있다. 비-휘발성 메모리 (434) 는 플래시 메모리, ROM 등일 수도 있다. 다중-임계 MOS 회로는 디지털 섹션 (420) 내의 임의의 또는 모든 유닛, 및/또는 메모리 (432 및 434) 에 사용될 수도 있다.

다중-임계 MOS 회로는 ASIC (application specific integrated circuit), DSP, RISC, DSPD (digital signal processing device), PLD (programmable logic device), FPGA (field programmable gate array), 프로세서, 제어기, 마이크로-제어기, 마이크로프로세서 등과 같은 다양한 타입의 IC 에 사용될 수도 있다. 또한, 다중-임계 MOS 회로는 CMOS, N-MOS, P-MOS, 양극성-CMOS (Bi-CMOS) 등과 같은 다양한 IC 프로세스 기술로 제조될 수도 있다. CMOS 기술은 동일한 다이에서 N-FET과 P-FET 모두를 제조할 수 있지만, N-MOS 기술은 단지 N-FET 디바이스만을 제조할 수 있으며, P-MOS 기술은 단지 P-FET 디바이스만을 제조할 수 있다. 다중-임계 MOS 회로는 상이한 디바이스 사이즈 기술 (예를 들어, 0.13 mm, 30nm 등) 을 사용하여 제조될 수도 있다. 일반적으로, 다중-임계 MOS 회로는 IC 프로세 스 기술이 더 작은 "피쳐 (feature)" 또는 디바이스 길이로 스케일링됨에 따라 더 효과적이고 유리하다.

개시된 실시형태의 이전 설명은 당업자가 본 발명을 실시 또는 사용할 수 있도록 제공된다. 이들 실시형태에 대한 다양한 변형은 당업자에게 용이하고 명백할 것이고, 여기에서 정의된 일반 원리는 본 발명의 사상 또는 범위에서 벗어나지 않고 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 여기에 도시된 실시형태로 제한하려는 것이 아니라 여기에 개시된 원리 및 신규한 특징에 부합하는 최광의 범위로 일치시키려는 것이다.

삭제

Claims

1 개 이상의 다중-임계 플립-플롭을 포함하는 집적 회로로서,

각각의 다중-임계 플립-플롭은,

LVT (low threshold) 트랜지스터로 구성되는 마스터 래치;

상기 다중-임계 플립-플롭에 관한 상기 마스터 래치로부터의 출력 데이터를 샘플링하고 홀드하도록 동작하는 슬레이브 래치; 및

상기 LVT 트랜지스터를 인에이블하거나 또는 디스에이블하도록 동작하는 1 개 이상의 제어 스위치를 포함하고,

상기 슬레이브 래치는,

HVT (high threshold) 트랜지스터로 형성되고 피드백 구성으로 연결되는 제 1 인버터 및 제 2 인버터, 및

HVT 트랜지스터로 형성되고 상기 제 1 인버터의 입력에 연결되는 제 1 패스 스위치, 및 HVT 트랜지스터로 형성되고 상기 피드백 구성 내에 연결되는 제 2 패스 스위치를 포함하는, 집적 회로.

제 1 항에 있어서,

상기 각각의 다중-임계 플립-플롭에 관한 상기 마스터 래치는 LVT 트랜지스터로 구성되고 입력 데이터를 샘플링하고 홀드하도록 동작하는 래치 회로를 포함하고,

상기 1 개 이상의 제어 스위치는 상기 래치 회로용 LVT 트랜지스터를 인에이블하거나 또는 디스에이블하도록 동작하는, 집적 회로.

제 2 항에 있어서,

상기 각각의 다중-임계 플립-플롭에 관한 상기 마스터 래치 내의 상기 래치 회로는,

LVT 트랜지스터로 형성되고 피드백 구성으로 연결되는 제 1 인버터 및 제 2 인버터, 및

LVT 트랜지스터로 형성되고 상기 제 1 인버터의 입력에 연결되는 제 1 패스 스위치, 및 LVT 트랜지스터로 형성되고 상기 피드백 구성 내에 연결되는 제 2 패스 스위치를 포함하는, 집적 회로.

제 2 항에 있어서,

상기 각각의 다중-임계 플립-플롭에 관한 상기 마스터 래치는,

LVT 트랜지스터로 구성되고, 상기 입력 데이터를 버퍼링하도록 동작하며, 상기 버퍼링된 데이터를 상기 래치 회로에 제공하는 입력 버퍼를 더 포함하고,

상기 1 개 이상의 제어 스위치는 상기 입력 버퍼용 LVT 트랜지스터를 인에이블하거나 또는 디스에이블하도록 동작하는, 집적 회로.

삭제

제 1 항에 있어서,

상기 각각의 다중-임계 플립-플롭에 관한 상기 슬레이브 래치는,

LVT 트랜지스터로 형성되고 신호 드라이브를 상기 다중-임계 플립-플롭에 제공하도록 동작하는 출력 드라이버를 더 포함하고,

상기 1 개 이상의 제어 스위치는 상기 출력 드라이버용 LVT 트랜지스터를 인에이블하거나 또는 디스에이블하도록 동작하는, 집적 회로.

제 7 항에 있어서,

상기 각각의 다중-임계 플립-플롭에 관한 1 개 이상의 제어 스위치는,

제 1 인에이블 신호를 수신하도록 구성되고 상기 제 1 인에이블 신호에 기초하여 상기 마스터 래치용 LVT 트랜지스터를 인에이블하거나 또는 디스에이블하도록 동작하는 제 1 세트의 1 개 이상의 풋스위치, 및

제 2 인에이블 신호를 수신하도록 구성되고 상기 제 2 인에이블 신호에 기초 하여 상기 출력 드라이버용 LVT 트랜지스터를 인에이블하거나 또는 디스에이블하도록 동작하는 제 2 세트의 1 개 이상의 풋스위치를 포함하는, 집적 회로.

제 1 항에 있어서,

상기 각각의 다중-임계 플립-플롭에 관한 상기 슬레이브 래치는, 상기 다중-임계 플립-플롭이 디스에이블된 경우, 상기 다중-임계 플립-플롭의 출력을 소정의 로직 상태로 풀링 (pull) 하도록 동작하는 풀-업 트랜지스터를 더 포함하는, 집적 회로.

제 1 항에 있어서,

상기 각각의 다중-임계 플립-플롭에 관한 상기 슬레이브 래치는, 상기 다중-임계 플립-플롭이 디스에이블된 경우, 상기 다중-임계 플립-플롭의 로직 상태를 유지하도록 동작하는, 집적 회로.

제 1 항에 있어서,

상기 1 개 이상의 다중-임계 플립-플롭은 상기 1 개 이상의 다중-임계 플립-플롭이 디스에이블된 경우, 소정의 로직 레벨로 유지되는 클럭 신호를 수신하도록 동작하는, 집적 회로.

제 1 항에 있어서,

상기 1 개 이상의 제어 스위치는 1 개 이상의 풋스위치를 포함하는, 집적 회로.

제 1 항에 있어서,

상기 1 개 이상의 제어 스위치는 1 개 이상의 헤드스위치를 포함하는, 집적 회로.

제 1 항에 있어서,

상기 1 개 이상의 제어 스위치는 1 개 이상의 HVT 트랜지스터로 형성되는, 집적 회로.

제 1 항에 있어서,

상기 LVT 트랜지스터 및 상기 HVT 트랜지스터는 MOS (metal oxide semiconductor) 디바이스인, 집적 회로.

삭제

각각의 다중-임계 플립-플롭은,

LVT (low threshold) 트랜지스터로 형성되는 입력 버퍼 및 LVT 트랜지스터로 형성되는 제 1 래치 회로로 구성되는 마스터 래치;

HVT (high threshold) 트랜지스터로 형성되고 피드백 구성으로 연결되는 제 1 인버터 및 제 2 인버터를 포함하는 제 2 래치 회로, HVT 트랜지스터로 형성되고 상기 제 1 인버터의 입력에 연결되는 제 1 패스 스위치, HVT 트랜지스터로 형성되고 상기 피드백 구성 내에 연결되는 제 2 패스 스위치, 및 LVT 트랜지스터로 형성되는 출력 드라이버를 포함하고, 상기 다중-임계 플립-플롭에 관한 상기 마스터 래치로부터의 출력 데이터를 샘플링하고 홀드하도록 동작하는 슬레이브 래치; 및

상기 입력 버퍼, 상기 제 1 래치 회로, 및 상기 출력 드라이버를 위해 상기 LVT 트랜지스터를 인에이블하거나 또는 디스에이블하도록 동작하는 1 개 이상의 제어 스위치를 포함하는, 집적 회로.

제 17 항에 있어서,

상기 각각의 다중-임계 플립-플롭에 관한 1 개 이상의 제어 스위치는 1 개 이상의 HVT 트랜지스터로 형성되는, 집적 회로.

제 17 항에 있어서,

상기 LVT 트랜지스터 및 상기 HVT 트랜지스터는 N-FET (N-channel field effecct transistor), P-FET (P-channel field effecct transistor), 또는 이들의 조합인, 집적 회로.

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