KR102378150B1 - 저 전력 리텐션 플립-플롭을 포함하는 반도체 장치 - Google Patents

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Abstract

저 전력 리텐션 플립-플롭을 포함하는 반도체 장치가 제공된다. 반도체 장치는, 글로벌 전원 전압이 인가되는 제1 라인, 제1 라인과 분리되고 로컬 전원 전압이 인가되는 제2 라인, 제2 라인에 접속되어 로컬 전원 전압을 이용하는 제1 오퍼레이팅 회로, 제1 오퍼레이팅 회로에 로컬 전원 전압의 인가 여부를 결정하는 제1 파워 게이팅 회로, 및 제1 라인과 제2 라인에 접속된 제1 리텐션 플립-플롭을 포함하되, 제1 리텐션 플립-플롭은, 마스터 래치를 포함하는 제1 회로와, 슬래이브 래치를 포함하는 제2 회로와, 마스터 래치와 슬래이브 래치 사이에 접속된 제1 트라이-스테이트 인버터(tri-state inverter)를 포함한다.

Description

저 전력 리텐션 플립-플롭을 포함하는 반도체 장치{Semiconductor device comprising low power retention flip-flop}
본 발명은 저전력 리텐션 플립-플롭을 포함하는 반도체 장치에 관한 것이다.
저 전력 반도체 칩 설계를 위해서, 누설 전류를 줄이는 파워 게이팅(power gating) 기술이 널리 사용되고 있다. 이러한 파워 게이팅 기술을 사용하기 위해서는, 전원을 차단할 때 플립-플롭 내의 데이터를 다른 곳으로 옮겨놓아야 하는데, 데이터 보존용 리텐션 플립-플롭(retention flip-flop)에 데이터를 저장한 후 전원을 차단하는 방식이 사용되고 있다. 이에 따라, 리텐션 플립-플롭에 대한 연구가 활발히 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 리텐션 신호가 활성화된 후, 클럭신호에 의해 불필요한 트랜지션이 발생하지 않는 저 전력 리텐션 플립-플롭을 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 배치되는 소자 수를 최소화하여 누설 전류를 최소화하고 소형화가 가능한 저 전력 리텐션 플립-플롭을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 글로벌 전원 전압이 인가되는 제1 라인, 제1 라인과 분리되고 로컬 전원 전압이 인가되는 제2 라인, 제2 라인에 접속되어 로컬 전원 전압을 이용하는 제1 오퍼레이팅 회로, 제1 오퍼레이팅 회로에 로컬 전원 전압의 인가 여부를 결정하는 제1 파워 게이팅 회로, 및 제1 라인과 제2 라인에 접속된 제1 리텐션 플립-플롭을 포함하되, 제1 리텐션 플립-플롭은, 마스터 래치를 포함하는 제1 회로와, 슬래이브 래치를 포함하는 제2 회로와, 마스터 래치와 슬래이브 래치 사이에 접속된 제1 트라이-스테이트 인버터(tri-state inverter)를 포함한다.
실시예에서, 상기 제1 회로와 상기 제1 트라이-스테이트 인버터는 상기 제2 라인에 접속되고, 상기 제2 회로는 상기 제1 라인에 접속될 수 있다.
실시예에서, 상기 제1 트라이-스테이트 인버터는, 상기 슬래이브 래치의 리텐션 동작을 제어하는 리텐션 신호에 게이팅되어, 상기 제1 트라이-스테이트 인버터에 상기 로컬 전원 전압의 인가 여부를 결정하는 제1 트랜지스터를 포함할 수 있다.
실시예에서, 상기 제1 트라이-스테이트 인버터는, 상기 제1 트랜지스터에 직렬 접속되고, 클럭 신호에 게이팅되어 상기 마스터 래치의 출력을 반전시켜 상기 슬래이브 래치에 전달하는 제2 트랜지스터를 더 포함할 수 있다.
실시예에서, 상기 제1 트라이-스테이트 인버터는, 상기 제2 라인과 상기 슬래이브 래치의 입력단 사이에 서로 직렬로 연결된 제1 내지 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 슬래이브 래치의 리텐션 동작을 제어하는 리텐션 신호에 게이팅되고, 상기 제2 트랜지스터는 상기 마스터 래치의 출력 신호에 게이팅되고, 상기 제3 트랜지스터는 클럭 신호에 게이팅될 수 있다.
실시예에서, 상기 제2 회로는 클럭 신호로 제어되는 제1 인버터와, 상기 슬래이브 래치의 리텐션 동작을 제어하는 리텐션 신호로 제어되는 제2 인버터를 포함할 수 있다.
실시예에서, 상기 제1 트라이-스테이트 인버터는, 상기 리텐션 신호로 제어될 수 있다.
실시예에서, 상기 제1 회로는 리셋 신호와 데이터 신호를 NOR 연산하는 제1 NOR 게이트를 포함할 수 있다.
실시예에서, 클럭 신호와 상기 리셋 신호를 NOR 연산하는 제2 NOR 게이트와, 상기 슬래이브 래치의 리텐션 동작을 제어하는 리텐션 신호와 상기 리셋 신호를 NOR 연산하는 제3 NOR 게이트를 더 포함할 수 있다.
실시예에서, 상기 제2 라인과 분리되고, 상기 로컬 전원 전압이 인가되는 제3 라인, 상기 제3 라인에 접속되어 상기 로컬 전원 전압을 이용하는 제2 오퍼레이팅 회로, 상기 제2 오퍼레이팅 회로에 상기 로컬 전원 전압의 인가 여부를 결정하는 제2 파워 게이팅 회로, 및 상기 제1 라인과 상기 제3 라인에 접속된 제2 리텐션 플립-플롭을 더 포함하되, 상기 제2 리텐션 플립-플롭은, 마스터 래치를 포함하는 제3 회로와, 슬래이브 래치를 포함하는 제4 회로와, 상기 마스터 래치와 슬래이브 래치 사이에 배치된 제2 트라이-스테이트 인버터를 포함할 수 있다.
상기 기술적 과제들을 달성하기 위한 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는, 글로벌 전원 전압이 인가되는 제1 라인, 상기 제1 라인과 분리되고 로컬 전원 전압이 인가되는 제2 라인, 상기 제2 라인에 접속되고, 상기 로컬 전원 전압과 클럭 신호를 이용하여 입력되는 데이터 신호를 저장하는 제1 회로, 리텐션 신호의 신호 레벨이 제1 레벨인 경우, 상기 글로벌 전원 전압과 상기 클럭 신호를 이용하여 상기 데이터 신호를 저장하고, 상기 리텐션 신호의 신호 레벨이 상기 제1 레벨과 다른 제2 레벨인 경우, 상기 클럭 신호와 무관하게 상기 글로벌 전원 전압을 이용하여 상기 데이터 신호를 저장하는 제2 회로, 및 상기 리텐션 신호의 신호 레벨에 따라 제어되어, 상기제1 회로의 출력을 반전시켜 상기 제2 회로에 전달하는 트라이-스테이트 인버터를 포함한다.
실시예에서, 상기 트라이-스테이트 인버터는, 상기 리텐션 신호의 신호 레벨이 상기 제1 레벨인 경우, 상기 로컬 전원 전압과 상기 클럭 신호를 이용하여 상기 제1 회로의 출력을 반전시켜 상기 제2 회로에 전달하고, 상기 리텐션 신호의 신호 레벨이 상기 제2 레벨인 경우, 상기 제1 회로의 출력을 반전시켜 상기 제2 회로에 전달하지 않을 수 있다.
실시예에서, 상기 제2 회로는, 클럭 신호로 제어되는 제1 인버터와, 상기 슬래이브 래치의 리텐션 동작을 제어하는 리텐션 신호로 제어되는 제2 인버터를 포함할 수 있다.
실시예에서, 상기 제1 인버터는, 상기 클럭 신호와, 상기 클럭 신호와 리셋 신호를 NOR 연산한 신호로 제어될 수 있다.
실시예에서, 상기 리텐션 신호의 신호 레벨이 상기 제1 레벨에서 상기 제2 레벨로 변경되기 전에, 상기 클럭 신호의 신호 레벨은 상기 제1 레벨로 유지될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 개념 블록도이다.
도 2는 도 1의 리텐션 플립-플롭의 회로도이다.
도 3은 본 발명의 몇몇 실시예에 따른 도 2의 제1 회로의 상세 회로도의 예시이다.
도 4는 본 발명의 몇몇 실시예에 따른 도 2의 트라이 스테이트 인버터(tri-state inverter)의 상세 회로도의 예시이다.
도 5는 본 발명의 몇몇 실시예에 따른 도 2의 제2 회로의 상세 회로도의 예시이다.
도 6은 도 2의 리텐션 플립-플롭의 동작 타이밍 다이어그램이다.
도 7 내지 도 10은 도 2의 리텐션 플립-플롭의 동작을 설명하기 위한 도면들이다.
도 11은 본 발명의 다른 몇몇 실시예에 따른 리텐션 플립-플롭의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치의 개념 블록도이다.
도 1을 참조하면, 반도체 장치는 리텐션 플립-플롭(retention flip-flop)(1), 오퍼레이팅 회로(98) 및 파워 게이팅 회로(99)를 포함할 수 있다.
파워 게이팅 회로(99)는 글로벌 전원 전압 라인(91)과 접지 라인(93)에 접속될 수 있다. 파워 게이팅 회로(99)는 오퍼레이팅 회로(98)에 로컬 전원 전압(VDDL)의 인가 여부를 결정할 수 있다.
구체적으로, 파워 게이팅 회로(99)는, 글로벌 전원 전압(VDDG)을 이용하여, 로컬 전원 전압 라인(92)의 온/오프(on/off)를 결정함으로써, 오퍼레이팅 회로(98)에 로컬 전원 전압(VDDL)의 인가 여부를 결정할 수 있다.
파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 오퍼레이팅 회로(98)에 인가하면, 오퍼레이팅 회로(98)는 로컬 전원 전압(VDDL)을 이용하여 구동되고, 파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 오퍼레이팅 회로(98)에 인가하지 않으면, 오퍼레이팅 회로(98)는 구동되지 않을 수 있다.
본 실시예에서, 로컬 전원 전압 라인(92)과 접지 라인(93)에 접속된 오퍼레이팅 회로(98)는 로컬 전원 전압(VDDL)을 이용하여 구동되는 모든 회로를 포함할 수 있다. 몇몇 실시예에서, 이러한 오퍼레이팅 회로(98)는 데이터 신호를 바탕으로 연산을 수행하는데 사용될 수 있다.
리텐션 플립-플롭(1)은 글로벌 전원 전압 라인(91), 로컬 전원 전압 라인(92), 및 접지 라인(93)에 접속될 수 있다. 리텐션 플립-플롭(1)은 파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 차단할 시, 데이터를 보존하는 역할을 할 수 있다.
구체적으로, 리텐션 플립-플롭(1)은, 파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 인가하는 동안 노멀 플립-플롭으로 동작하다가, 파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 차단하는 경우, 저장된 데이터를 보존하는 역할을 할 수 있다.
본 실시예에 따른, 리텐션 플립-플롭(1)은, 파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 인가하는 동안에는 로컬 전원 전압(VDDL)과 글로벌 전원 전압(VDDG)을 이용하여, 노멀 플립-플롭으로 동작하고, 파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 차단하는 동안에는 글로벌 전원 전압(VDDG)을 이용하여, 리텐션 동작을 수행할 수 있다. 몇몇 실시예에서, 파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 차단하는 동안 리텐션 플립-플롭(1)이 저정하는 데이터는, 파워 게이팅 회로(99)가 로컬 전원 전압(VDDL)을 다시 인가하면 오퍼레이팅 회로(98)의 연산에 필요한 데이터일 수 있다.
로컬 전원 전압 라인(92)과 글로벌 전원 전압 라인(91)은 도시된 것과 같이 분리되어 배치될 수 있다. 로컬 전원 전압 라인(92)에는 로컬 전원 전압(VDDL)이 제공되고, 글로벌 전원 전압 라인(91)에는 글로벌 전원 전압(VDDG)이 제공될 수 있다.
글로벌 전원 전압 라인(91)은, 로컬 전원 전압 라인(92)에 비해 리텐션 플립-플롭(1)으로부터 멀리 떨어져 배치될 수 있다. 따라서, 경우에 따라, 글로벌 전원 전압 라인(91)에 인가되는 글로벌 전원 전압(VDDG)의 크기와, 로컬 전원 전압 라인(92)에 인가되는 로컬 전원 전압(VDDL)의 크기가 같다고 하더라도, 리텐션 플립-플롭(1)에 제공되는 전압의 크기는 다를 수 있다. 즉, 리텐션 플립-플롭(1)에서 측정한 글로벌 전원 전압(VDDG)의 크기가 로컬 전원 전압(VDDL)의 크기보다 작을 수 있다.
몇몇 실시예에서, 반도체 장치는, 도시된 것과 같이, 복수의 로컬 전원 전압 라인(92)과 접지 라인(93)을 포함할 수 있다. 이 경우, 각 로컬 전원 전압 라인(92)에는 서로 다른 리텐션 플립-플롭(1)과 오퍼레이팅 회로(98)가 접속될 수 있다. 그리고, 각 로컬 전원 전압 라인(92)의 온/오프를 결정하는 파워 게이팅 회로(99)도 도시된 것과 같이 복수 개가 배치될 수 있다.
도 2는 도 1의 리텐션 플립-플롭의 회로도이다.
도 2를 참조하면, 리텐션 플립-플롭(1)은 제1 회로(10), 제2 회로(20), 및 트라이-스테이트 인버터(tri-state inverter)(TSI)를 포함할 수 있다.
제1 회로(10)는 멀티플렉서(MUX) 및 복수의 인버터(I1~I3)를 포함할 수 있다.
멀티플렉서(MUX)는 스캔 인에이블 신호(SE)의 제어에 따라 데이터 신호(D)와 스캔 인풋 신호(SI)를 멀티플렉싱할 수 있다.
인버터(I1)는 클럭 신호(CK)와 반전된 클럭 신호(CKB)에 의해 제어되어, 멀티플렉서(MUX)의 출력을 노드(P)에 제공할 수 있다.
인버터(I2)와 인버터(I3)는 멀티플렉서(MUX)의 출력을 저장하는 마스터 래치의 역할을 할 수 있다. 즉, 인버터(I2)와 인버터(I3)는 인가된 데이터 신호(D) 또는 스캔 인풋 신호(SI)를 저장하는 마스터 래치의 역할을 할 수 있다. 인버터(I2)는 클럭 신호(CK)와 반전된 클럭 신호(CKB)에 의해 제어될 수 있다.
본 발명의 몇몇 실시예에 따른 이러한 제1 회로(10)의 구체적인 회로 구성은 도 3을 참조하여 후술한다.
인버터(I4)는 리텐션 신호(RET)를 반전시킬 수 있다. 리텐션 신호(RET)는 제2 회로(20) 또는 제2 회로(20)에 포함된 슬래이브 래치의 리텐션 동작을 제어하는 역할을 할 수 있다.
트라이-스테이트 인버터(TSI)는 마스터 래치를 포함하는 제1 회로(10)와 슬래이브 래치를 포함하는 제2 회로(20) 사이에 배치되어, 제1 회로(10) 및 제2 회로(20)에 접속될 수 있다.
트라이-스테이트 인버터(TSI)는, 리텐션 신호(RET)의 신호 레벨이 제1 레벨(예를 들어, logical low - 이하 L로 표기)인 동안에는, 클럭 신호(CK)와 반전된 클럭 신호(CKB)에 의해 제어되어, 노드(P)의 전압 레벨을 반전시켜 노드(S)에 제공하는 역할을 할 수 있다. 한편, 트라이-스테이트 인버터(TSI)는, 리텐션 신호(RET)의 신호 레벨이 제2 레벨(예를 들어, logical high - 이하 H로 표기)인 동안에는, 노드(P)의 전압 레벨을 반전시켜 노드(S)에 제공하지 않을 수 있다.
이러한 트라이-스테이트 인버터(TSI)의 보다 구체적인 회로 구성은 도 4를 참조하여 후술한다.
제2 회로(20)는 복수의 인버터(I5~I7)를 포함할 수 있다.
복수의 인버터(I5~I7)는 노드(S)의 신호를 저장하는 슬래이브 래치의 역할을 할 수 있다. 즉, 복수의 인버터(I5~I7)는 마스터 래치로부터 제공된 데이터 신호(D)를 저장하는 슬래이브 래치의 역할을 할 수 있다.
인버터(I5)는 노드(S)의 출력블 반전시켜 인버터(I6)와 인버터(I7)에 제공할 수 있다. 인버터(I6)는 클럭 신호(CK)와 반전된 클럭 신호(CKB)에 의해 제어되어, 인버터(I5)의 출력을 반전시켜 노드(S)에 제공할 수 있다. 인버터(I7)는 리텐션 신호(RET)와 반전된 리텐션 신호(RETN)에 의해 제어되어, 인버터(I5)의 출력을 반전시켜 노드(S)에 제공할 수 있다.
이러한 제2 회로(20)의 보다 구체적인 회로 구성은 도 5를 참조하여 후술한다.
인버터(I8)는 슬레이브 래치의 출력을 반전시켜 출력 신호(Q)로 출력할 수 있다.
인버터(I9)는 클럭 신호(CK)를 반전시켜 반전된 클럭 신호(CKB)를 출력할 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 도 2의 제1 회로의 상세 회로도의 예시이다.
도 3을 참조하면, 제1 회로(10)는 복수의 트랜지스터(T1~T16)를 포함할 수 있다.
복수의 트랜지스터(T1~T5, T11~T12, T15)는 예를 들어, P형 트랜지스터(p-type transistor)를 포함하고, 복수의 트랜지스터(T6~T10, T13~T14, T16)는 예를 들어, N형 트랜지스터(n-type transistor)를 포함할 수 있다. 하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 필요에 따라 트랜지스터의 도전형을 얼마든지 이와 다르게 변형될 수 있다.
복수의 트랜지스터(T1~T4)는 로컬 전원 전압(VDDL)을 트랜지스터(T5)에 제공할 수 있다. 구체적으로, 트랜지스터(T1)는 스캔 인에이블 신호(SE)에 게이팅(gating)되고, 트랜지스터(T2)는 데이터 신호(D)에 게이팅되고, 트랜지스터(T3)는 스캔 인풋 신호(SI)에 게이팅되고, 트랜지스터(T4)는 반전된 스캔 인에이블 신호(NSE)에 게이팅되어, 로컬 전원 전압(VDDL)을 트랜지스터(T5)에 제공할 수 있다.
복수의 트랜지스터(T7~T10)는 트랜지스터(T6)를 접지 전압에 접속시킬 수 있다. 구체적으로, 트랜지스터(T7)는 데이터 신호(D)에 게이팅되고, 트랜지스터(T8)는 반전된 스캔 인에이블 신호(NSE)에 게이팅되고, 트랜지스터(T9)는 스캔 인에이블 신호(SE)에 게이팅되고, 트랜지스터(T10)는 스캔 인풋 신호(SI)에 게이팅되어, 트랜지스터(T6)를 접지 전압에 접속시킬 수 있다.
트랜지스터(T5)는 클럭 신호(CK)에 게이팅되고, 트랜지스터(T6)는 반전된 클럭 신호(CKB)에 게이팅될 수 있다. 트랜지스터(T5)와 트랜지스터(T6)는 서로 직렬 연결되고, 트랜지스터(T5)와 트랜지스터(T6)의 출력은 노드(P)에 제공될 수 있다.
복수의 트랜지스터(T11~T16)는 마스터 래치의 역할을 수행할 수 있다.
복수의 트랜지스터(T15~T16)는 노드(P)의 데이터 신호를 반전시켜 노드(R)에 출력할 수 있다.
구체적으로, 트랜지스터(T15)는 노드(P)의 데이터 신호에 게이팅되어, 노드(R)에 로컬 전원 전압(VDDL)을 제공할 수 있다. 그리고, 트랜지스터(T16)는 노드(P)의 데이터 신호에 게이팅되어, 노드(R)를 접지 전압에 접속시킬 수 있다.
복수의 트랜지스터(T11~T14)는 클럭 신호(CK)와 반전된 클럭 신호(CKB)의 제어에 따라 노드(R)의 데이터 신호를 반전시켜 노드(P)에 출력할 수 있다.
구체적으로, 트랜지스터(T11)는 노드(R)의 데이터 신호에 게이팅되고, 트랜지스터(T12)는 반전된 클럭 신호(CKB)에 게이팅되어, 노드(P)에 로컬 전원 전압(VDDL)을 제공할 수 있다. 그리고, 트랜지스터(T13)는 클럭 신호(CKB)에 게이팅되고, 트랜지스터(T14)는 노드(R)의 데이터 신호에 게이팅되어, 노드(P)를 접지 전압에 접속시킬 수 있다.
도 4는 본 발명의 몇몇 실시예에 따른 도 2의 트라이 스테이트 인버터(tri-state inverter)의 상세 회로도의 예시이다.
도 4를 참조하면, 트라이-스테이트 인버터(TSI)는, 복수의 트랜지스터(T21~T26)를 포함할 수 있다.
복수의 트랜지스터(T21~T23)는 예를 들어, P형 트랜지스터를 포함하고, 복수의 트랜지스터(T24~T26)는 예를 들어, N형 트랜지스터를 포함할 수 있다. 하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 필요에 따라 트랜지스터의 도전형을 얼마든지 이와 다르게 변형될 수 있다.
복수의 트랜지스터(T21~T23)는 로컬 전원 전압(VDDL)을 노드(S)에 제공할 수 있다. 구체적으로, 트랜지스터(T21)는 리텐션 신호(RET)에 게이팅되고, 트랜지스터(T22)는 노드(P)의 데이터 신호(D)에 게이팅되고, 트랜지스터(T23)는 반전된 클럭 신호(CKB)에 게이팅되어, 로컬 전원 전압(VDDL)을 노드(S)에 제공할 수 있다.
복수의 트랜지스터(T24~T26)는 노드(S)를 접지 전압에 접속시킬 수 있다. 구체적으로, 트랜지스터(T24)는 클럭 신호(CK)에 게이팅되고, 트랜지스터(T25)는 노드(P)의 데이터 신호(D)에 게이팅되고, 트랜지스터(T26)는 반전된 리텐션 신호(RETN)에 게이팅되어, 노드(S)를 접지 전압에 접속시킬 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 도 2의 제2 회로의 상세 회로도의 예시이다.
도 5를 참조하면, 제2 회로(20)는 복수의 트랜지스터(T30~T37)를 포함할 수 있다.
복수의 트랜지스터(T30, T31, T33, T36)는 예를 들어, P형 트랜지스터를 포함하고, 복수의 트랜지스터(T32, T34, T35, T37)는 예를 들어, N형 트랜지스터를 포함할 수 있다. 하지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 필요에 따라 트랜지스터의 도전형을 얼마든지 이와 다르게 변형될 수 있다.
트랜지스터(T30)는 글로벌 전원 전압(VDDG)을 복수의 트랜지스터(T31, T33)에 제공할 수 있다. 구체적으로, 트랜지스터(T30)는 트랜지스터들(T36, T37)을 포함하는 인버터(도 2의 I5)의 출력에 게이팅되어, 글로벌 전원 전압(VDDG)을 복수의 트랜지스터(T31, T33)에 제공할 수 있다.
트랜지스터(T35)는 복수의 트랜지스터(T31, T33)를 접지 전압에 접속시킬 수 있다. 구체적으로, 트랜지스터(T35)는 트랜지스터들(T36, T37)을 포함하는 인버터(도 2의 I5)의 출력에 게이팅되어, 복수의 트랜지스터(T31, T33)를 접지 전압에 접속시킬 수 있다.
트랜지스터(T33)와 트랜지스터(T34)는 서로 직렬 연결될 수 있다. 트랜지스터(T33)는 클럭 신호(CK)에 게이팅되고, 트랜지스터(T34)는 반전된 클럭 신호(CKB)에 게이팅될 수 있다. 이러한 트랜지스터(T33)와 트랜지스터(T34)의 출력은 노드(S)에 제공될 수 있다.
트랜지스터(T31)와 트랜지스터(T32)는 서로 직렬 연결될 수 있다. 트랜지스터(T31)는 반전된 리텐션 신호(RETN)에 게이팅되고, 트랜지스터(T32)는 리텐션 신호(RET)에 게이팅될 수 있다. 이러한 트랜지스터(T31)와 트랜지스터(T32)의 출력은 노드(S)에 제공될 수 있다.
복수의 트랜지스터(T36~T37)는 노드(S)의 데이터 신호를 반전시켜 복수의 트랜지스터(T30, T35)의 게이팅 신호로 출력할 수 있다.
복수의 트랜지스터(T30~T37)은 슬레이브 래치의 역할을 할 수 있다.
이하, 도 6 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 리텐션 플립-플롭의 동작에 대해 설명한다.
도 6은 도 2의 리텐션 플립-플롭의 동작 타이밍 다이어그램이다. 도 7 내지 도 10은 도 2의 리텐션 플립-플롭의 동작을 설명하기 위한 도면들이다.
먼저, 도 6을 참조하면, 리텐션 신호(RET)의 신호 레벨이 제1 레벨(L)인 A1 구간에서, 리텐션 플립-플롭(1)은 노멀 플립-플롭으로 동작한다.
구체적으로, 도 7을 참조하면, 리텐션 신호(RET)의 신호 레벨이 제1 레벨(L)이므로, 트라이-스테이트 인버터(TSI)에 포함된 트랜지스터들(T21, T26)이 턴온된다. 이에 따라, 트랜지스터(T21)는 트랜지스터(T22)를 로컬 전원 전압(VDDL)에 접속시키고, 트랜지스터(T26)는 트랜지스터(T25)를 접지 전압에 접속시킨다.
다음 도 8을 참조하면, 리텐션 신호(RET)의 신호 레벨이 제1 레벨(L)이므로, 트랜지스터들(T31, T32)은 턴오프된다. 이에 따라, 트랜지스터들(T33, T34)만이 클럭 신호(CK)의 신호 레벨에 따라 제어되어, 데이터 신호를 노드(S)에 전달한다.
즉, 제1 회로(10), 트라이-스테이트 인버터(TSI), 및 제2 회로(20)가 클럭 신호(CK)의 신호 레벨에 따라 제어되어, 입력된 데이터 신호(D)를 래치한 후, 이를 출력 신호(Q)로 전달한다. 따라서, 리텐션 플립-플롭(1)은 노멀 플립-플롭으로 동작한다.
이후, 도 6을 참조하면, 클럭 신호(CK)의 신호 레벨은, 리텐션 신호(RET)의 신호 레벨이 제2 레벨(H)로 변경되기 전에, 제1 레벨(L)을 유지한다.
다음, 도 6을 참조하면, 리텐션 신호(RET)의 신호 레벨이 제2 레벨(H)로 변경된 A2 구간에서, 리텐션 플립-플롭(1)은 글로벌 전원 전압(VDDG)을 이용한 리텐션 동작을 수행한다.
구체적으로, 도 9를 참조하면, 리텐션 신호(RET)의 신호 레벨이 제2 레벨(H)로 변경되면, 트라이-스테이트 인버터(TSI)에 포함된 트랜지스터들(T21, T26)이 턴오프된다. 이에 따라, 트랜지스터(T21)는 트랜지스터(T22)에 로컬 전원 전압(VDDL)을 차단하고, 트랜지스터(T26)는 트랜지스터(T25)를 접지 전압에 접속시키지 않는다. 이에 따라, 노드(P)의 데이터 신호가 노드(S)에 전달되지 않는다.
다음 도 10을 참조하면, 리텐션 신호(RET)의 신호 레벨이 제2 레벨(H)로 변경되면, 트랜지스터들(T31, T32)은 턴온된다. 이에 따라, 트랜지스터들(T33, T34)에 제공되는 클럭 신호(CK)와 무관한 데이터 패스가 형성되어, 데이터 신호가 노드(S)에 전달될 수 있다.
즉, 트라이-스테이트 인버터(TSI)는 더 이상 제1 회로(10)의 출력을 제2 회로(20)에 전달하지 않고, 제2 회로(20)는 클럭 신호(CK)의 신호 레벨과 무관하고, 로컬 전원 전압(VDDL)의 공급 없이도, 글로벌 전원 전압(VDDG)을 이용하여 노드(S)의 데이터 신호를 래치한다. 따라서, 리텐션 플립-플롭(1)이 리텐션 동작을 수행한다.
다시, 도 6을 참조하면, 예를 들어, 파워 게이팅 회로(도 1의 99)에 의해, 리텐션 플립-플롭(1)에 로컬 전원 전압(VDDL)이 차단되는 A3 구간과, 리텐션 플립-플롭(1)에 로컬 전원 전압(VDDL)이 다시 제공되는 A4 구간에서, 리텐션 플립-플롭(1)은 글로벌 전원 전압(VDDG)을 이용하여 리텐션 동작을 지속적으로 수행한다.
이후, 리텐션 신호(RET)의 신호 레벨이 제1 레벨(L)로 변경된 A5 구간에서, 리텐션 플립-플롭(1)은 다시 노멀 플립-플롭으로 동작한다. 이에 관한 구체적인 동작은 앞서 설명한 바, 중복된 설명은 생략한다.
이와 같은 구성에 의해, 본 실시예에 따른 리텐션 플립-플롭(1)은 리텐션 신호(RET)가 제2 레벨(H)로 변경된 후, 클럭 신호(CK)에 의해 불필요한 트랜지션이 발생하지 않는다. 따라서, 동작 전력이 저감될 수 있다.
또한, 본 실시예에 따른 리텐션 플립-플롭(1)은, 마스터 래치와 슬레이브 래치 사이에 리텐션 신호(RET)로 제어되는 트라이-스테이트 인버터(TSI)를 접속시켜, 이와 같은 리텐션 동작을 수행하기 때문에, 리텐션 동작에 필요한 소자의 수가 최소화된다. 이에 따라, 동작 누설 전류를 저감시킬 수 있고, 반도체 장치의 소형화가 가능하다.
도 11은 본 발명의 다른 몇몇 실시예에 따른 리텐션 플립-플롭의 회로도이다. 이하에서는 앞서 설명한 실시예와 중복되는 설명은 생략하고 차이점을 위주로 설명한다.
도 11을 참조하면, 리텐션 플립-플롭(2)은 제1 회로(30), 제2 회로(20), 및 트라이-스테이트 인버터(TSI)를 포함할 수 있다.
제1 회로(30)는 멀티플렉서(MUX), 트랜스퍼 게이트(TG0), 게이트(G1), 및 인버터(I11)를 포함할 수 있다.
멀티플렉서(MUX)는 스캔 인에이블 신호(SE)의 제어에 따라 데이터 신호(D)와 스캔 인풋 신호(SI)를 멀티플렉싱할 수 있다.
트랜스퍼 게이트(TG0)는 인버터(I11)의 출력과 게이트(G2)의 출력에 제어되어, 멀티플렉서(MUX)의 출력을 전달할 수 있다.
게이트(G1)는 리셋 신호(R)와 트랜스퍼 게이트(TG0) 출력을 NOR 연산하여 인버터(I1) 및 트라이-스테이트 인버터(TSI)에 제공할 수 있다.
인버터(I11)는 클럭 신호(CK)와 게이트(G2) 출력에 의해 제어되어, 게이트(G1)의 출력을 반전시켜 노드(P)에 제공할 수 있다.
본 실시예에서, 리셋 신호(R)의 신호 레벨이 신호 레벨이 제1 레벨(L)일 경우, 게이트(G1)는 입력을 반전 시켜 출력하는 인버터로 동작한다. 따라서, 게이트(G1)와 인버터(I11)는 멀티플렉서(MUX)의 출력을 저장하는 마스터 래치의 역할을 할 수 있다. 즉, 게이트(G1)와 인버터(I11)는 인가된 데이터 신호(D) 또는 스캔 인풋 신호(SI)를 저장하는 마스터 래치의 역할을 할 수 있다.
한편, 리셋 신호(R)의 신호 레벨이 신호 레벨이 제2 레벨(H)일 경우, 게이트(G1)의 출력 신호의 신호 레벨은 제1 레벨(L)이 된다. 따라서, 리셋 신호(R)의 신호 레벨에 따라 마스터 래치에 저장되는 데이터의 신호가 리셋될 수 있다.
인버터(I12)는 리텐션 신호(RET)를 반전시킬 수 있다. 리텐션 신호(RET)는 제2 회로(40) 또는 제2 회로(40)에 포함된 슬래이브 래치의 리텐션 동작을 제어하는 역할을 할 수 있다.
트라이-스테이트 인버터(TSI)는 마스터 래치를 포함하는 제1 회로(30)와 슬래이브 래치를 포함하는 제2 회로(40) 사이에 배치되어, 제1 회로(30) 및 제2 회로(40)에 접속될 수 있다. 이러한 트라이-스테이트 인버터(TSI)에 대한 설명은 앞서 충분히 한 바, 중복된 설명은 생략한다.
제2 회로(40)는 복수의 인버터(I13~I15)를 포함할 수 있다.
복수의 인버터(I13~I15)는 노드(S)의 신호를 저장하는 슬래이브 래치의 역할을 할 수 있다. 즉, 복수의 인버터(I13~I15)는 마스터 래치로부터 제공된 데이터 신호(D)를 저장하는 슬래이브 래치의 역할을 할 수 있다.
인버터(I13)는 노드(S)의 출력을 반전시켜서 인버터(I14)와 인버터(I15)에 제공할 수 있다. 인버터(I14)는 클럭 신호(CK)와 게이트(G2)의 출력에 의해 제어되어, 인버터(I13)의 출력을 반전시켜 노드(S)에 제공할 수 있다. 인버터(I15)는 리텐션 신호(RET)와 반전된 리텐션 신호(RETN)에 의해 제어되어, 인버터(I13)의 출력을 반전시켜 노드(S)에 제공할 수 있다.
게이트(G2)는 클럭 신호(CK)와 리셋 신호(R)의 신호 레벨을 NOR 연산하여 출력할 수 있다. 게이트(G3)는 노드(S)와 리셋 신호(R)의 신호 레벨을 NOR 연산하여 출력 신호(Q)로 출력할 수 있다.
본 실시예에서, 리셋 신호(R)의 신호 레벨이 신호 레벨이 제1 레벨(L)일 경우, 복수의 게이트(G1~G3)는 입력을 반전 시켜 출력하는 인버터로 동작한다. 따라서, 본 실시예에 따른 리텐션 플립-플롭(2)은 앞서 설명한 리텐션 플립-플롭(1)과 동일한 구성을 포함하게되어 동일하게 동작한다.
한편, 리셋 신호(R)의 신호 레벨이 신호 레벨이 제2 레벨(H)일 경우, 복수의 게이트(G1~G3)의 출력 신호의 신호 레벨은 제1 레벨(L)이 된다. 따라서, 리텐션 플립-플롭(2)의 출력 신호(Q)의 신호 레벨이 제1 레벨(L)이 되는 리셋 동작이 수행된다. 구체적으로, 게이트(G1)는 노드(P)의 신호 레벨에 관계 없이 항상 제1 레벨(L)의 신호를 출력하므로, 마스터 래치가 리셋 될 수 있다. 그리고, 게이트(G3)는 노드(P)의 신호 레벨에 관계 없이 항상 제1 레벨(L)의 신호를 출력하므로, 출력 신호(Q)는 리텐션 신호(RET 또는 RETN)의 신호 레벨과 관계 없이 항상 제1 레벨(L)이 될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 리텐션 플립-플롭
10, 30: 제1 회로
20, 40: 제2 회로

Claims (10)

  1. 글로벌 전원 전압이 인가되는 제1 라인;
    상기 제1 라인과 분리되고 로컬 전원 전압이 인가되는 제2 라인;
    상기 제2 라인에 접속되어 상기 로컬 전원 전압을 선택적으로 수신하고, 상기 로컬 전원 전압을 이용하는 제1 오퍼레이팅 회로;
    상기 제2 라인을 통하여, 상기 제1 오퍼레이팅 회로에 상기 로컬 전원 전압의 인가 여부를 결정하는 제1 파워 게이팅 회로; 및
    상기 제1 라인과 상기 제2 라인에 접속되며, 상기 로컬 전원 전압이 차단되는 동안 상기 글로벌 전원 전압을 이용하여 리텐션 동작을 수행여 데이터를 저장하하는 제1 리텐션 플립-플롭을 포함하되,
    상기 제1 리텐션 플립-플롭은,
    마스터 래치를 포함하는 제1 회로와,
    슬래이브 래치를 포함하는 제2 회로와,
    상기 마스터 래치와 슬래이브 래치 사이에 접속된 제1 트라이-스테이트 인버터(tri-state inverter)를 포함하되,
    상기 제1 파워 게이팅 회로가 상기 제1 오퍼레이팅 회로에 상기 로컬 전원 전압을 인가하면 상기 데이터가 상기 제1 리텐션 플립-플롭으로부터 상기 제1 오퍼레이팅 회로로 전송되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 회로와 상기 제1 트라이-스테이트 인버터는 상기 제2 라인에 접속되고,
    상기 제2 회로는 상기 제1 라인에 접속되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 트라이-스테이트 인버터는,
    상기 슬래이브 래치의 리텐션 동작을 제어하는 리텐션 신호에 게이팅되어, 상기 제1 트라이-스테이트 인버터에 상기 로컬 전원 전압의 인가 여부를 결정하는 제1 트랜지스터를 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 트라이-스테이트 인버터는,
    상기 제1 트랜지스터에 직렬 접속되고, 클럭 신호에 게이팅되어 상기 마스터 래치의 출력을 반전시켜 상기 슬래이브 래치에 전달하는 제2 트랜지스터를 더 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 트라이-스테이트 인버터는,
    상기 제2 라인과 상기 슬래이브 래치의 입력단 사이에 서로 직렬로 연결된 제1 내지 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 슬래이브 래치의 리텐션 동작을 제어하는 리텐션 신호에 게이팅되고,
    상기 제2 트랜지스터는 상기 마스터 래치의 출력 신호에 게이팅되고,
    상기 제3 트랜지스터는 클럭 신호에 게이팅되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 회로는 클럭 신호로 제어되는 제1 인버터와, 상기 슬래이브 래치의 리텐션 동작을 제어하는 리텐션 신호로 제어되는 제2 인버터를 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 회로는 리셋 신호와 데이터 신호를 NOR 연산하는 제1 NOR 게이트를 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제2 라인과 분리되고, 상기 로컬 전원 전압이 인가되는 제3 라인;
    상기 제3 라인에 접속되어 상기 로컬 전원 전압을 이용하는 제2 오퍼레이팅 회로;
    상기 제2 오퍼레이팅 회로에 상기 로컬 전원 전압의 인가 여부를 결정하는 제2 파워 게이팅 회로; 및
    상기 제1 라인과 상기 제3 라인에 접속된 제2 리텐션 플립-플롭을 더 포함하되,
    상기 제2 리텐션 플립-플롭은,
    마스터 래치를 포함하는 제3 회로와,
    슬래이브 래치를 포함하는 제4 회로와,
    상기 마스터 래치와 슬래이브 래치 사이에 배치된 제2 트라이-스테이트 인버터를 포함하는 반도체 장치.
  9. 글로벌 전원 전압이 인가되는 제1 라인;
    상기 제1 라인과 분리되고 로컬 전원 전압을 파워 게이팅 회로로부터 선택적으로 인가받는 제2 라인;
    상기 제2 라인에 접속되고, 데이터 신호를 수신받고, 상기 로컬 전원 전압과 클럭 신호를 이용하여 입력되는 상기 데이터 신호를 저장하는 제1 회로;
    리텐션 신호를 수신받고, 상기 리텐션 신호의 신호 레벨이 제1 레벨인 경우, 상기 글로벌 전원 전압과 상기 클럭 신호를 이용하여 상기 데이터 신호를 저장하고, 상기 리텐션 신호의 신호 레벨이 상기 제1 레벨과 다른 제2 레벨인 경우, 상기 클럭 신호와 무관하게 상기 글로벌 전원 전압을 이용하여 상기 데이터 신호를 저장하는 제2 회로; 및
    상기 리텐션 신호의 신호 레벨에 따라 제어되어, 상기제1 회로의 출력을 반전시켜 상기 제2 회로에 전달하는 트라이-스테이트 인버터를 포함하되,
    상기 파워 게이팅 회로로부터 상기 로컬 전원 전압이 인가되면, 상기 데이터 신호가 오퍼레이팅 회로로 전송되는 반도체 장치.
  10. 제 9항에 있어서,
    상기 트라이-스테이트 인버터는,
    상기 리텐션 신호의 신호 레벨이 상기 제1 레벨인 경우, 상기 로컬 전원 전압과 상기 클럭 신호를 이용하여 상기 제1 회로의 출력을 반전시켜 상기 제2 회로에 전달하고, 상기 리텐션 신호의 신호 레벨이 상기 제2 레벨인 경우, 상기 제1 회로의 출력을 반전시켜 상기 제2 회로에 전달하지 않는 반도체 장치.
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