TWI736606B - 包括保持重定雙穩態觸發器的半導體裝置 - Google Patents

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Abstract

一種半導體裝置可包括：主鎖存器，使用本地電源供應電壓及時脈信號來儲存輸入資料信號，並將輸入資料信號輸出至第一輸出信號；從鎖存器，使用全域電源供應電壓、時脈信號及保持信號來儲存第一輸出信號，並輸出第二輸出信號；第一邏輯閘，接收保持信號、時脈信號及重定信號中的一個信號及另一信號的輸入，並輸出通過執行第一邏輯運算而產生的第一控制信號；以及第二邏輯閘，接收保持信號、時脈信號及重定信號中的其餘信號及第一控制信號的輸入，並對主鎖存器及從鎖存器中的至少一個執行第二邏輯運算。本發明的半導體裝置可減小產品的大小且可降低功耗。

Description

包括保持重定雙穩態觸發器的半導體裝置
本發明概念的示例性實施例涉及一種包括保持復位雙穩態觸發器(retention reset flip-flop)的半導體裝置。
在低功率半導體晶片的設計中，廣泛使用通過切斷對未處於使用狀態的電路區塊的電源供應來減小洩漏電流的電源閘控技術(power gating technique)。為了使用此種電源閘控技術，當切斷電源供應時，可將資料儲存觸發器中的資料轉移至另一位置，且可使用在將資料轉移出資料儲存觸發器之後切斷電源供應的方法。
可使用分立的電路及/或邏輯對保持雙穩態觸發器執行復位功能。然而，此種分立的電路及/或邏輯可能會增大保持雙穩態觸發器的大小且還可能增大功耗。因此，需要一種低功率的小型保持雙穩態觸發器。
本發明概念的某些示例性實施例涉及一種可減小產品的大小且可降低功耗的半導體裝置。
然而，本發明概念的示例性實施例並非僅限於本文中所述的實施例。通過參照下文給出的對本發明概念示例性實施例的詳細說明，本發明概念示例性實施例的以上及其他方面將對本發明概念所屬技術領域中的普通技術人員變得更顯而易見。
根據本發明概念的某些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：主鎖存器(latch)，使用本地(local)電源供應電壓及時脈信號來儲存輸入資料信號，並將所述輸入資料信號輸出至第一輸出信號；從鎖存器，使用不同於所述本地電源供應電壓的全域(global)電源供應電壓、所述時脈信號及保持信號來儲存所述第一輸出信號，並將所述第一輸出信號輸出至第二輸出信號；第一邏輯閘，接收所述保持信號、所述時脈信號及重定(reset)信號中的一個信號及另一信號的輸入，並輸出通過執行第一邏輯運算而產生的第一控制信號；以及第二邏輯閘，接收所述保持信號、所述時脈信號及所述重定信號中的其餘信號及所述第一控制信號的輸入，並提供通過對主鎖存器及從鎖存器中的至少一個執行第二邏輯運算而產生的第二控制信號。
根據本發明概念的某些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：第一條線，被施加全域電源供應電壓；第二條線，與所述第一條線獨立且被施加本地電源供應電壓；第一操作電路，連接至所述第二條線且使用所述本地電源供應電 壓；第一電源閘控電路，判斷是否將所述本地電源供應電壓施加至所述第一操作電路；以及第一保持復位雙穩態觸發器，連接至所述第一條線及所述第二條線，其中所述第一保持復位雙穩態觸發器包括主鎖存器、從鎖存器及邏輯閘。所述主鎖存器連接至所述第二條線，使用所述時脈信號、所述保持信號及所述重定信號來儲存輸入資料信號，並將所述資料信號輸出至第一輸出信號。所述從鎖存器連接至所述第一條線，使用所述時脈信號、所述保持信號及所述重定信號來儲存所述第一輸出信號，並將所述第一輸出信號輸出至第二輸出信號。所述邏輯閘接收所述保持信號、所述時脈信號及所述重定信號的輸入，並提供通過對所述主鎖存器及所述從鎖存器中的至少一個執行邏輯運算而產生的控制信號。
根據本發明概念的某些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：主鎖存器，使用本地電源供應電壓來儲存輸入資料信號，並將所述資料信號輸出至第一輸出信號；從鎖存器，使用不同於所述本地電源供應電壓的全域電源供應電壓來儲存所述第一輸出信號，並將所述第一輸出信號輸出至第二輸出信號；以及邏輯閘，接收所提供的第一信號至第三信號，並將所述全域電源供應電壓提供至所述主鎖存器及所述從鎖存器中的至少一個，其中所述邏輯閘包括：第一電晶體，通過所述第一信號來閘控(gated)以將所述全域電源供應電壓提供至第一節點；第二電晶體，通過所述第一信號來閘控以將接地電壓提供至所述 第一節點；第三電晶體，通過所述第二信號及所述第三信號來閘控以將所述全域電源供應電壓提供至所述第一節點；以及第四電晶體，通過所述第二信號及所述第三信號來閘控以將所述接地電壓提供至所述第一節點。
根據本發明概念的某些示例性實施例，提供一種半導體裝置，所述半導體裝置包括：主鎖存器，使用本地電源供應電壓及時脈信號來儲存輸入資料信號，並將所述資料信號輸出至第一輸出信號；從鎖存器，使用不同於所述本地電源供應電壓的全域電源供應電壓、所述時脈信號及重定信號來儲存所述第一輸出信號，並將所述第一輸出信號輸出至第二輸出信號；第一邏輯閘，接收所述保持信號、所述時脈信號及所述重定信號的輸入，並提供通過對所述主鎖存器及所述從鎖存器中的至少一個執行第一邏輯運算而產生的第一邏輯信號；以及第二邏輯閘，接收所提供的所述第二輸出信號及所述重定信號以執行第二邏輯運算。
某些示例性實施例涉及半導體裝置。
在某些示例性實施例中，所述半導體裝置包括：電源閘控電路，被配置成將本地電源供應電壓選擇性地供應至操作電路；以及保持重定雙穩態觸發器，被配置成：當所述電源閘控電路將所述本地電源供應電壓供應至所述操作電路時，以正常雙穩態觸發器模式操作，以使用所述本地電源供應電壓來鎖存資料，且當所述電源閘控電路切斷被供應至所述操作電路的所述本地電源供應電壓時，以保持模式操作，以使用全域電源供應電壓來維 持所述資料，所述全域電源供應電壓是通過與所述本地電源供應電壓不同的電壓源來供應。
1、2:保持復位雙穩態觸發器
10:主鎖存器
20:從鎖存器
30:掃描多工器
80:邏輯閘
91:全域電源供應電壓線
92:本地電源供應電壓線
93:接地線
98:操作電路
99:電源閘控電路
A、B、C、E、F、T:節點
CK:時脈信號
CS1:第一控制信號/輸出
CS2:第二控制信號
D:節點/資料信號
I1、I2、I3、I5、I6、I7、I8、I9、I10:反相器
LG1:邏輯閘/第一邏輯閘
LG2:邏輯閘/第二邏輯閘
LG3:邏輯閘/第三邏輯閘
LG4:第四邏輯閘
MP1、MP2、MP3、MP4、MP11、MP12、MP13、MP14、MP15、MP16、MN1、MN2、MN3、MN4、MN11、MN12、MN13、MN14、MN15、MN16:電晶體
OS1:第一輸出信號
OS2:第二輸出信號
Q:輸出端子/節點
R:重定信號
RETN:保持信號
SE:掃描使能信號
SI:掃描輸入信號
TG1:傳輸閘
VDDG:全域電源供應電壓
VDDL:本地電源供應電壓
VSSL:接地電壓
圖1是根據本發明概念某些示例性實施例的半導體裝置的概念性方塊圖。
圖2是圖1所示保持復位雙穩態觸發器的方塊圖。
圖3是圖2所示邏輯閘的方塊圖。
圖4是根據本發明概念某些示例性實施例的保持復位雙穩態觸發器的電路圖。
圖5及圖6是圖4所示反相器的電路圖。
圖7至圖10是圖4所示邏輯閘的電路圖。
圖11至圖13是說明根據本發明概念某些示例性實施例的保持復位雙穩態觸發器的操作的圖。
圖14是根據本發明概念某些示例性實施例的保持復位雙穩態觸發器的電路圖。
現在將參照附圖來詳細闡述示例性實施例。然而，本發明概念的示例性實施例可實施為各種不同形式，而不應被視為僅限於所說明的示例性實施例。確切來說，提供這些示例性實施例 是為了使此公開內容將透徹及完整，並將向所屬領域中的技術人員充分傳達本發明概念。因此，未對本發明概念的某些實施例闡述已知的工藝、元件及技術。除非另有說明，否則在所有附圖及書面說明通篇中相同的參考編號表示相同的元件，且因此將不再對其予以重複贅述。在圖式中，為清晰起見，可誇大層及區的大小及相對大小。
應理解，儘管本文中可能使用“第一(first)”、“第二(second)”、“第三(third)”等用語來闡述各種元件、組件、區、層及/或區段，然而這些元件、組件、區、層及/或區段不應受這些用語限制。這些用語僅用於區分各個元件、組件、區、層或區段。因此，下文論述的第一元件、組件、區、層或區段可被稱為第二元件、組件、區、層或區段，此並不背離本發明概念的教示內容。
為易於說明，本文中可使用例如“在…之下(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…下方(under)”、“在…之上(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。應理解，空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。舉例來說，若圖中所示裝置被翻轉，則被描述為位於其他元件或特徵“下面”或“之下”或者“下方”的元件此時將被取向為位於所述其他元件或特徵“之上”。因此，示例性用語“在…下面”及“在…下 方”可囊括“上方”及“下方”兩種取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中使用的空間相對性描述語應相應地進行解釋。另外，還應理解，當稱一個層“位於”兩個層“之間(between)”時，所述層可為所述兩個層之間的唯一層，抑或也可存在一個或多個中間層。
本文中所使用的術語僅是為了闡述特定實施例而並非旨在限制本發明概念。除非上下文清楚地另外指明，否則本文中所使用的單數形式“一(a、an)”及“所述(the)”旨在也包括複數形式。更應理解，當在本說明書中使用用語“包括(comprises 及/或comprising)”時，是指明所陳述特徵、整數、步驟、操作、元件及/或元件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、元件及/或其群組的存在或添加。本文中所使用用語“及/或(and/or)”包括相關所列項其中一個或多個項的任意及所有組合。
應理解，當稱一個元件或層位於另一元件或層“上(on)”，或“連接至(connected to)”、“耦合至(coupled to)”或“鄰近於(adjacent to)”另一元件或層時，所述元件或層可直接位於所述另一元件或層上，或直接連接至、直接耦合至或直接鄰近於所述另一元件或層，抑或可存在中間元件或層。相反，當稱一個元件“直接(directly)”位於另一元件或層“上(on)”，或“直接連接至(directly connected to)”、“直接耦合至(directly coupled to)”或“緊鄰於(immediately adjacent to)”至另一元 件或層時，則不存在中間元件或層。
除非另有定義，否則本文中所用的全部用語(包括技術用語及科學用語)的含義均與本發明概念所屬技術領域中的普通技術人員所通常理解的含義相同。更應理解，用語(例如在常用字典中所定義的用語)應被解釋為具有與其在相關技術的上下文及/或本說明書中的含義一致的含義，且除非在本文中明確定義，否則不應將其解釋為具有理想化或過於正式的意義。
通過參照對優選實施例及附圖的以下詳細說明，可更易於理解本發明的優點及特徵以及其實現方法。
圖1是根據本發明概念某些示例性實施例的半導體裝置的概念性方塊圖。
參照圖1，半導體裝置可包括保持重定雙穩態觸發器1、操作電路98及電源閘控電路99。
操作電路98可連接於分別供應本地電源供應電壓VDDL及接地電壓VSSL的本地電源供應電壓線92與接地線93之間。
電源閘控電路99可連接至供應全域電源供應電壓VDDG的全域電源供應電壓線91以及接地線93。
電源閘控電路99可判斷是否將本地電源供應電壓VDDL施加至操作電路98。舉例來說，電源閘控電路99可通過基於全域電源供應電壓VDDG將操作電路98選擇性地從本地電源供應電壓線92斷開來判斷是否將本地電源供應電壓VDDL施加至操 作電路98。
當電源閘控電路99將本地電源供應電壓VDDL施加至操作電路98時，可使用本地電源供應電壓VDDL來驅動操作電路98，而當電源閘控電路99不將本地電源供應電壓VDDL施加至操作電路98時，操作電路98可不被驅動。
在某些示例性實施例中，操作電路98可包括使用本地電源供應電壓VDDL來驅動的所有電路。在某些示例性實施例中，操作電路98可用於基於資料信號來執行操作。
保持復位雙穩態觸發器1可連接至全域電源供應電壓線91、本地電源供應電壓線92及接地線93。當電源閘控電路99切斷本地電源供應電壓VDDL時，保持重定雙穩態觸發器1可用於維持資料。
舉例來說，在電源閘控電路99施加本地電源供應電壓VDDL的同時，保持復位雙穩態觸發器1可在初始時作為正常復位雙穩態觸發器來操作。此後，當電源閘控電路99切斷本地電源供應電壓VDDL時，保持重定雙穩態觸發器1可用於使用全域電源供應電壓VDDG來維持所儲存資料。
當電源閘控電路99施加本地電源供應電壓VDDL時，根據示例性實施例的保持復位雙穩態觸發器1作為正常復位雙穩態觸發器、使用本地電源供應電壓VDDL及全域電源供應電壓VDDG來操作。此外，在電源閘控電路99切斷本地電源供應電壓VDDL的同時，保持復位雙穩態觸發器1可使用全域電源供應電 壓VDDG執行保持操作。在某些實施例中，在電源閘控電路99切斷本地電源供應電壓VDDL的同時儲存在保持重定雙穩態觸發器1中的資料可為用於在電源閘控電路99再次施加本地電源供應電壓VDDL時操作操作電路98的資料。
本地電源供應電壓線92與全域電源供應電壓線91可如圖所說明相互獨立地設置。本地電源供應電壓VDDL可被提供至本地電源供應電壓線92，且全域電源供應電壓VDDG可被提供至全域電源供應電壓線91。
全域電源供應電壓線91可設置於與本地電源供應電壓線92相比更遠離保持復位雙穩態觸發器1的位置處。因此，在某些情形中，即使被施加至全域電源供應電壓線91的全域電源供應電壓VDDG的量值與被施加至本地電源供應電壓線92的本地電源供應電壓VDDL的量值相同，被提供至保持復位雙穩態觸發器1的電壓的量值仍可不同。也就是說，在保持復位雙穩態觸發器1中測量到的全域電源供應電壓VDDG的量值可小於本地電源供應電壓VDDL的量值。
在某些示例性實施例中，如圖所說明，所述半導體裝置可包括多條本地電源供應電壓線92及多條接地線93。在此種情形中，半導體裝置可包括分別連接至每一本地電源供應電壓線92的多個保持復位雙穩態觸發器1及多個操作電路98。此外，半導體裝置可包括用於確定每一本地電源供應電壓線92的接通/斷開的多個電源閘控電路99。
圖2是圖1所示保持復位雙穩態觸發器的方塊圖。
參照圖2，保持復位雙穩態觸發器1可包括主鎖存器10、從鎖存器20、掃描多工器(scan mux)30及邏輯閘80。
掃描多工器30可接收資料信號D、掃描使能信號SE及掃描輸入信號SI中的一個或多個。此外，掃描多工器30可基於控制信號輸出資料信號D及掃描輸入信號SI中的任一個。
舉例來說，掃描多工器30可在掃描使能信號SE被啟動(activated)時(例如，當提供具有高(H)邏輯的掃描使能信號SE時)輸出掃描輸入信號SI，且掃描多工器30可在掃描使能信號SE未被啟動時(例如，當提供具有低(L)邏輯的掃描使能信號SE時)輸出資料信號D。
當從掃描多工器30輸出掃描輸入信號SI時，主鎖存器10及從鎖存器20可執行掃描操作以鎖存及輸出掃描輸入信號SI，而當從掃描多工器30輸出掃描資料信號D時，主鎖存器10及從鎖存器20可執行正常雙穩態觸發器操作以鎖存及輸出資料信號D。
掃描多工器30可包括多工器等，但本發明概念的示例性實施例並非僅限於此。
主鎖存器10可使用本地電源供應電壓(圖1中的VDDL)來儲存輸入資料信號D，且可將所述資料信號輸出至第一輸出信號OS1。舉例來說，主鎖存器10可基於時脈信號CK、使用本地電源供應電壓(圖1中的VDDL)來儲存輸入資料信號D，且可 輸出所述資料信號作為第一輸出信號OS1。隨後將闡述主鎖存器10的具體操作。
從鎖存器20可根據保持信號RETN是否被啟動來執行不同操作。
當保持信號RETN未被啟動時(例如，當提供具有高(H)邏輯的保持信號RETN時)，從鎖存器20可使用本地電源供應電壓(圖1中的VDDL)來儲存由主鎖存器10輸出的第一輸出信號OS1，且可將所述第一輸出信號輸出至第二輸出信號OS2。舉例來說，從鎖存器20可執行正常雙穩態觸發器操作：基於時脈信號CK、使用本地電源供應電壓(圖1中的VDDL)來儲存第一輸出信號OS1，並將第一輸出信號輸出至第二輸出信號OS2。
此後，第二輸出信號OS2可通過反相器I10等進行反相且可被提供至輸出端子Q。然而，本發明概念的示例性實施例並非僅限於此。
在示例性實施例中，通過將其中保持信號RETN處於高(H)邏輯的狀態定義為非啟動狀態並將其中保持信號RETN處於低(L)邏輯的狀態定義為啟動狀態來給出說明，但本發明概念的示例性實施例並非僅限於這些實例。在本發明概念的某些其他示例性實施例中，可將其中保持信號RETN處於低(L)邏輯的狀態定義為非啟動狀態並可將其中保持信號RETN處於高(H)邏輯的狀態定義為啟動狀態。
與此同時，當保持信號RETN被啟動時(例如，當提供 具有低(L)邏輯的保持信號RETN時)，從鎖存器20可使用全域電源供應電壓(圖1中的VDDG)來執行用於保持所儲存資料的保持操作。隨後也將闡述從鎖存器20的具體操作。
同時，主鎖存器10及從鎖存器20可根據重定信號R是否被啟動來執行復位操作。
具體來說，當重定信號R未被啟動時(例如，當提供具有低(L)邏輯的重定信號R時)，主鎖存器10及從鎖存器20可執行正常雙穩態觸發器操作：基於時脈信號CK來儲存輸入資料信號D，且此後，將所述資料信號輸出至第二輸出信號OS2。同時，當重定信號R被啟動時(例如，當提供具有高(H)邏輯的重定信號R時)，主鎖存器10及從鎖存器20可執行復位操作來輸出具有低(L)邏輯的第二輸出信號OS2，而無論輸入資料信號D如何。
邏輯閘80可用於產生第二控制信號CS2，以使得主鎖存器10及從鎖存器20可執行上述保持操作及復位操作。也就是說，在根據示例性實施例的保持復位雙穩態觸發器1中，邏輯閘80可產生第二控制信號CS2並將第二控制信號CS2提供至主鎖存器10及從鎖存器20，以使得主鎖存器10及從鎖存器20可順利執行保持操作及復位操作。也就是說，由於執行保持操作及重定操作的電路得到完善，因此保持復位雙穩態觸發器1的大小可微型化，且包括保持復位雙穩態觸發器1的半導體裝置也可進一步微型化。此外，此種配置還可降低在雙穩態觸發器操作期間消耗的功率。
根據示例性實施例的邏輯閘80可接收重定信號R、時脈信號CK及保持信號RETN中的一個或多個，且可執行邏輯運算以產生第二控制信號CS2。在下文中，將參照圖3來闡述根據示例性實施例的邏輯閘80的實例。
圖3是包含於圖2所示保持復位雙穩態觸發器中的邏輯閘的方塊圖。
參照圖3，邏輯閘80可包括第一邏輯閘LG1及第二邏輯閘LG2。
第一邏輯閘LG1可為例如執行或運算的或閘。具體來說，第一邏輯閘LG1可接收重定信號R及時脈信號CK，根據信號電平(signal level)來執行或運算，且可輸出所述或運算的結果作為第一控制信號CS1。
第二邏輯閘LG2例如可為執行與非運算的反及閘。具體來說，第二邏輯閘LG2可接收從第一邏輯閘LG1輸出的第一控制信號CS1以及保持信號RETN，根據信號電平來執行與非運算，輸出所述與非運算的結果作為第二控制信號CS2，並將第二控制信號CS2提供至主鎖存器(圖2中的10)及從鎖存器(圖2中的20)中的至少一個。
儘管圖3說明用於執行重定信號R的或運算的或閘以及用於執行或閘的輸出CS1與保持信號RETN的與非運算的反及閘作為根據示例性實施例的邏輯閘80的實例，然而本發明概念的示例性實施例並非僅限於此。如果需要，則可通過在其他配置中進 行修改來提供邏輯閘80的內部配置。
圖4是根據本發明概念某些示例性實施例的保持復位雙穩態觸發器的電路圖。圖5及圖6是圖4所示反相器的電路圖。
參照圖4，保持復位雙穩態觸發器1可包括主鎖存器10、從鎖存器20、掃描多工器30及邏輯閘80。
掃描多工器30例如可包括多個反相器I1至I3。
反相器I2可對掃描使能信號SE進行反相並輸出掃描使能信號SE。反相器I1可由反相器I1的輸出及掃描使能信號SE控制，且可對資料信號D進行反相並對其進行輸出。反相器I3是由反相器I1的輸出及掃描使能信號SE控制，且可對掃描輸入信號SI進行反相並對其進行輸出。
因此，節點A的電壓電平可根據掃描使能信號SE的信號電平來確定。舉例來說，當掃描使能信號SE被啟動(SE=H)時，節點A的電壓電平可根據掃描輸入信號SI的信號電平而變化。也就是說，掃描輸入信號SI可被輸入至主鎖存器10。
此外，當掃描使能信號SE被去啟動(inactivated)(SE=L)時，節點A的電壓電平可根據資料信號D的信號電平而變化。也就是說，資料信號D可被輸入至主鎖存器10。
主鎖存器10可包括傳輸閘TG1、反相器I5及第三邏輯閘LG3。
傳輸閘TG1是由節點E的電壓電平及節點D的電壓電平控制，且可將節點A的電壓提供至節點T。
第三邏輯閘LG3執行節點T的電壓電平與重定信號R的反或運算，且可將結果提供至節點B。當重定信號R未被啟動時(例如，當提供具有低(L)邏輯的重定信號R時)，第三邏輯閘LG3可充當對節點T的電壓電平進行反相並將所述電壓電平提供至節點B的反相器。當重定信號R被啟動時(例如，當提供具有高(H)邏輯的重定信號R時)，第三邏輯閘LG3可將節點B的電壓電平確定為低(L)邏輯，而無論節點T的電壓電平如何。隨後將闡述其具體操作。
反相器I5是由節點E的電壓電平及節點D的電壓電平控制、可對節點B的電壓電平進行反相並可將所述電壓電平提供至節點T。
從鎖存器20可包括多個反相器I6至I9。
反相器I6是由節點D的電壓電平及節點E的電壓電平控制，反相器I6可對節點B的電壓電平進行反相並可將所述電壓電平提供至節點C。反相器I7可對節點C的電壓電平進行反相並可將所述電壓電平提供至節點E。反相器I8可對節點C的電壓電平進行反相並將所述電壓電平提供至反相器I9，且反相器I9是由節點E的電壓電平及節點D的電壓電平控制，並且反相器I9可對反相器I8的輸出進行反相並可將所述輸出提供至節點C。
邏輯閘80可包括第一邏輯閘LG1及第二邏輯閘LG2。
第一邏輯閘LG1可通過以下方式來確定節點F的電壓電平：接收重定信號R及時脈信號CK，並例如根據信號電平來對重 定信號R與時脈信號CK執行或運算。
第二邏輯閘LG2可通過以下方式來確定節點D的電壓電平：接收節點F的電壓電平及保持信號RETN，並根據所述電壓電平或信號電平來對節點F的電壓與保持信號RETN執行與非運算。
反相器I10可對節點C的輸出電壓電平進行反相並可將所述電壓電平提供至節點Q。在本發明概念的某些其他示例性實施例中，可省略反相器I10。
全域電源供應電壓VDDG被提供至保持復位雙穩態觸發器1的反相器I8及I9、第一邏輯閘LG1以及第二邏輯閘LG2，且本地電源供應電壓VDDL可被提供至圖4中所示的其他裝置。也就是說，保持復位雙穩態觸發器1的反相器I8及I9、第一邏輯閘LG1以及第二邏輯閘LG2是使用全域電源供應電壓VDDG來驅動，而其他裝置則可使用本地電源供應電壓VDDL來驅動。
舉例來說，參照圖5，反相器I6可包括在本地電源供應電壓VDDL與接地電壓之間串聯連接的電晶體MP1、MP2、MN1及MN2。
具體來說，反相器I6可包括電晶體MP1、電晶體MP2、電晶體MN1及電晶體MN2，電晶體MP1通過節點D的電壓電平來閘控以將本地電源供應電壓VDDL傳送至節點C，電晶體MP2通過節點B的電壓電平來閘控以將本地電源供應電壓VDDL傳送至節點C，電晶體MN1通過節點B的電壓電平來閘控以將接地電 壓提供至節點C，電晶體MN2通過節點E的電壓電平來閘控以將接地電壓提供至節點C。
此處，表達“將接地電壓提供至節點C”的含義可包括使節點C接地的情形及將低於本地電源供應電壓VDDL的所期望的(或作為另外一種選擇，預定的)電壓(例如，VSS)提供至節點C的情形。以下，在本說明書中，表達“將接地電壓提供至特定節點”應被理解為包括這兩種含義。
儘管圖5僅說明反相器I6作為使用本地電源供應電壓VDDL來驅動的裝置的實例，然而圖4中所示使用本地電源供應電壓VDDL的其他裝置也可使用相似方法通過本地電源供應電壓VDDL來驅動。舉例來說，反相器I1至I3、I5、I7及I10、傳輸閘TG1及邏輯閘LG3可通過本地電源供應電壓VDDL來驅動。
接下來，例如參照圖6，反相器I9可包括在全域電源供應電壓VDDG與接地電壓之間串聯連接的電晶體MP3、MP4、MN3及MN4。
具體來說，反相器I9可包括電晶體MP3、電晶體MP4、電晶體MN3及電晶體MN4，電晶體MP3是通過節點E的電壓電平來閘控以將全域電源供應電壓VDDG傳送至節點C，電晶體MP4是通過反相器I8的輸出(即，通過實際地對節點C的電壓電平進行反相而獲得的結果)來閘控以將全域電源供應電壓VDDG傳送至節點C，電晶體MN3是通過反相器I8的輸出來閘控以將接地電壓提供至節點C，電晶體MN4是通過節點D的電壓電平來閘控以 將接地電壓提供至節點C。
儘管圖6僅說明反相器I9作為使用全域電源供應電壓VDDG來驅動的裝置的實例，然而使用全域電源供應電壓VDDG的其他裝置也可使用相似方法通過全域電源供應電壓VDDG來驅動。舉例來說，反相器I8以及邏輯閘LG1及LG2可通過全域電源供應電壓VDDG來驅動。
同時，圖4中所示邏輯閘80可通過組合多個電晶體而以不同方式提供。在下文中，將參照圖7至圖10來對此予以更具體的闡述。
圖7至圖10是圖4所示邏輯閘的電路圖。
在下文中，將首先參照圖7及圖8來闡述通過組合多個電晶體而形成的邏輯閘80的各種示例性實施例，且將參照圖9及圖10來闡述經修改示例性實施例。
首先參照圖7，邏輯閘80可包括分別通過時脈信號CK、重定信號R及保持信號RETN中的一個來閘控的多個電晶體MP11至MP13及MN11至MN13。
電晶體MP11可通過時脈信號CK來閘控且電晶體MP12可通過重定信號R來閘控，以當電晶體MP11及MP12被使能時將全域電源供應電壓VDDG提供至節點D。電晶體MP11與電晶體MP12可如圖所說明在全域電源供應電壓VDDG與節點D之間相互串聯連接。
電晶體MP13可通過保持信號RETN來閘控以將全域電 源供應電壓VDDG提供至節點D。電晶體MP11、電晶體MP12及電晶體MP13可如圖所說明在全域電源供應電壓VDDG與節點D之間相互串聯連接。
電晶體MN12可通過時脈信號CK來閘控以將接地電壓提供至節點D，且電晶體MN11可通過重定信號R來閘控以將接地電壓提供至節點D。電晶體MN12與電晶體MN11可如圖所說明在接地電壓與節點D之間相互並聯連接。
電晶體MN13可通過保持信號RETN來閘控以將接地電壓提供至節點D。電晶體MN12、電晶體MN11及電晶體MN13可如圖所說明在接地電壓與節點D之間相互串聯連接。
接下來，參照圖8，邏輯閘80可包括分別通過時脈信號CK、重定信號R及保持信號RETN中的一個來閘控的多個電晶體MP14至MP16及MN14至MN16。
電晶體MP15可通過時脈信號CK來閘控且電晶體MP14可通過重定信號R來閘控，以當電晶體MP14及MP15被使能時將全域電源供應電壓VDDG提供至節點D。電晶體MP15與電晶體MP14可如圖所說明在全域電源供應電壓VDDG與節點D之間相互串聯連接。
電晶體MP16可通過保持信號RETN來閘控以將全域電源供應電壓VDDG提供至節點D。電晶體MP14、電晶體MP15及電晶體MP16可如圖所說明在全域電源供應電壓VDDG與節點D之間相互並聯連接。
電晶體MN14可通過時脈信號CK來閘控以將接地電壓提供至節點D，且電晶體MN15可通過重定信號R來閘控以將接地電壓提供至節點D。電晶體MN14與電晶體MN15可如圖所說明在接地電壓與節點D之間相互並聯連接。
電晶體MN16可通過保持信號RETN來閘控以將接地電壓提供至節點D。電晶體MN14、電晶體MN15及電晶體MN16可如圖所說明在接地電壓與節點D之間相互串聯連接。
接下來，圖9是參照圖7所述示例性實施例的經修改示例性實施例。當將此經修改實例與參照圖7所述的實施例進行比較時，電晶體MN11至MN13的位置有所修改。具體來說，儘管在參照圖7所述的實施例中在節點D與接地電壓之間相互並聯連接的電晶體MN11與電晶體MN12各自的一個端子直接連接至節點D，然而在此經修改實例中電晶體MN13的一個端子直接連接至節點D。
接下來，圖10是參照圖8所述示例性實施例的經修改示例性實施例。相似地，當將此經修改實例與參照圖8所述的實施例進行比較時，電晶體MN14至MN16的位置有所修改。具體來說，儘管在參照圖8所述的實施例中在節點D與接地電壓之間相互並聯連接的電晶體MN14與電晶體MN15各自的一個端子直接連接至節點D，然而在此經修改實例中電晶體MN16的一個端子直接連接至節點D。
圖11至圖13是解釋根據本發明概念某些實施例的保持 復位雙穩態觸發器的操作的圖。
首先，在圖4中所示保持復位雙穩態觸發器中，相應節點D、E及F的電壓電平可如下表1中所示相依於重定信號R的信號電平、時脈信號CL的信號電平及保持信號RETN的信號電平。
Figure 106111610-A0305-02-0025-1
(此處，1表示信號(電壓)電平為高(H)邏輯的狀態，且0表示信號(電壓)電平為低(L)邏輯的狀態。)
在下文中，首先，將參照表1及圖11給出對其中保持復位雙穩態觸發器1作為正常雙穩態觸發器操作的情形的說明。
如果保持信號RETN及重定信號R被去啟動，則保持復位雙穩態觸發器1可作為正常雙穩態觸發器操作。在本示例性實施例中，在保持信號RETN的信號電平為高(H)邏輯時，保持信號RETN可被視為去啟動，且在重定信號R的信號電平為低L邏輯時，重定信號R可被去啟動。因此，圖1所示情形2及4對應於正常雙穩態觸發器操作。
參照表1，在情形2及4中，時脈信號CK的信號電平與節點D的電壓電平彼此相反。也就是說，當時脈信號CK的信號電平為高(H)邏輯時，節點D的電壓電平變為低(L)邏輯，且當時脈信號CK的信號電平為低(L)邏輯時，節點D的電壓電平變為高(H)邏輯。也就是說，邏輯閘80如圖11所示執行反相器的功能。更具體來說，由於節點(圖4中的F)的電壓電平與時脈信號CK的信號電平相同，因此第二邏輯閘LG2可執行反相器的功能。
與此同時，由於重定信號R被去啟動，因此主鎖存器10中所包含的用於執行反或運算的第三邏輯閘(圖4中的LG3)僅在下表2所示情形I1及I2中操作。
Figure 106111610-A0305-02-0026-2
(此處，1表示信號(電壓)電平為高(H)邏輯的狀態，且0表示信號(電壓)電平為低(L)邏輯的狀態。)
參照表2，在情形11及12中，節點T的電壓電平與節點B的電壓電平變得彼此相反。也就是說，當節點T的電壓電平為高(H)邏輯時，節點B的電壓電平變為低(L)邏輯，且當節點T的電壓電平為低(L)邏輯時，節點B的電壓電平變為高(H) 邏輯。也就是說，第三邏輯閘LG3如圖11中所示執行反相器的功能。
如此一來，保持復位雙穩態觸發器1基於時脈信號CK執行對資料信號D或掃描輸入信號SI進行鎖存及輸出的正常雙穩態觸發器操作。
接下來，將參照表1及圖12來給出對其中保持復位雙穩態觸發器1執行保持操作的情形的說明。
如果保持信號RETN被啟動且重定信號R被去啟動，則保持復位雙穩態觸發器1可執行保持操作。在本示例性實施例中，如果保持信號RETN為低(L)邏輯，則保持信號RETN可被啟動，且如果重定信號R為低(L)邏輯，則重定信號R可被去啟動。因此，表1所示情形1及情形3對應於保持操作。
參照表1，在情形1及情形3中，無論時脈信號CK的信號電平如何，節點D的電壓電平均始終維持高(H)邏輯狀態。也就是說，如圖12中所示，邏輯閘80執行將全域電源供應電壓VDDG持續提供至節點D的功能。
同時，在表1所示情形1及情形3中，由於節點E的電壓電平通過反相器I7而始終維持低(L)邏輯狀態，因此反相器(圖4中的I6)不進行操作。因此，儲存在主鎖存器10中的資料不被傳送至從鎖存器20，且從鎖存器20使用全域電源供應電壓VDDG來執行維持資料的保持操作。
接下來，將參照表1、表2及圖13來給出對其中保持復 位雙穩態觸發器1執行復位操作的情形的說明。
如果保持信號RETN被去啟動且重定信號R被啟動，則保持復位雙穩態觸發器1可執行復位操作。在本示例性實施例中，如果保持信號RETN的信號電平為高(H)邏輯，則保持信號RETN可被去啟動，且如果重定信號R的信號電平為高(H)邏輯，則重定信號R可被啟動。因此，表1所示情形6及情形8對應於這些情形。
參照表1，在情形6及情形8中，無論時脈信號CK的信號電平如何，節點D的電壓電平均始終維持低(L)邏輯狀態。也就是說，如圖13中所示，邏輯閘80執行將接地電壓持續提供至節點D的功能。
同時，由於重定信號R被啟動，因此主鎖存器10中所包含的用於執行反或運算的第三邏輯閘(圖4中的LG3)僅在表2所示情形13及情形14中操作。
參照表2，在情形13及情形14中，無論節點T的電壓電平如何，節點B的電壓電平均始終維持低(L)邏輯。也就是說，如圖13中所示，第三邏輯閘LG3執行將接地電壓持續提供至節點B的功能。
因此，保持復位雙穩態觸發器1執行無論被鎖存至主鎖存器10及從鎖存器20的資料如何均始終向輸出端子Q輸出低(L)邏輯信號的重定操作。
通過此種方式，根據本示例性實施例的保持復位雙穩態 觸發器1可使用在所述裝置中佔用相對小的面積的邏輯閘80來可靠地執行正常雙穩態觸發器操作、保持操作及復位操作。
圖14是根據本發明概念某些示例性實施例的保持復位雙穩態觸發器的電路圖。在下文中，將主要闡述與前述示例性實施例的不同之處。
參照圖14，保持復位雙穩態觸發器2與參照圖4所述的保持復位雙穩態觸發器1的不同之處在於，在輸出端子Q處設置第四邏輯閘LG4來取代反相器(圖4所示I10)。
第四邏輯閘LG4可為反或閘，所述反或閘執行重定信號R的信號電平與節點C的電壓電平的反或運算並輸出所述反或運算的結果。
當重定信號R被去啟動時，由於第四邏輯閘LG4如上所述執行反相器的功能，因此保持復位雙穩態觸發器2可執行正常雙穩態觸發器操作及保持操作。
當重定信號R被啟動時，由於第四邏輯閘LG4始終向輸出端子Q提供接地電壓，因此保持重定雙穩態觸發器2可執行復位操作。
具體來說，在保持復位雙穩態觸發器2中，當重定信號R被啟動時，無論保持信號RETN的信號電平如何，第四邏輯閘LG4均向輸出端子Q提供接地電壓。也就是說，即使當保持復位雙穩態觸發器2執行保持操作時(即使當保持信號RETN被啟動時)，如果重定信號R被啟動，保持復位雙穩態觸發器2仍會立即 執行復位操作。
儘管已參照本發明概念的某些示例性實施例具體說明及闡述了本發明概念的示例性實施例，然而所屬領域中的普通技術人員應理解，可在不背離由以上權利要求書所界定的本發明概念的示例性實施例的理念及範圍的條件下作出形式及細節上的各種改變。各示例性實施例應被視為僅具有說明性意義而非用於限制目的。
1‧‧‧保持復位雙穩態觸發器
10‧‧‧主鎖存器
20‧‧‧從鎖存器
30‧‧‧掃描多工器
80‧‧‧邏輯閘
A、B、C、E、F、T‧‧‧節點
CK‧‧‧時脈信號
D‧‧‧節點/資料信號
I1、I2、I3、I5、I6、I7、I8、I9、I10‧‧‧反相器
LG1‧‧‧邏輯閘/第一邏輯閘
LG2‧‧‧邏輯閘/第二邏輯閘
LG3‧‧‧邏輯閘/第三邏輯閘
Q‧‧‧輸出端子/節點
R‧‧‧重定信號
RETN‧‧‧保持信號
SE‧‧‧掃描使能信號
SI‧‧‧掃描輸入信號
TG1‧‧‧傳輸閘
VDDG‧‧‧全域電源供應電壓

Claims (17)

  1. 一種半導體裝置，包括：主鎖存器，被配置成基於本地電源供應電壓及時脈信號來儲存資料信號，並輸出所述資料信號作為第一輸出信號；從鎖存器，被配置成基於全域電源供應電壓、所述時脈信號及保持信號來儲存所述第一輸出信號，並輸出所述第一輸出信號作為第二輸出信號，所述全域電源供應電壓是通過與所述本地電源供應電壓不同的電壓源來供應；第一邏輯閘，被配置成通過對所述時脈信號及重定信號執行第一邏輯運算來產生第一控制信號；以及第二邏輯閘，被配置成通過基於所述保持信號及所述第一控制信號執行第二邏輯運算來產生第二控制信號，並將所述第二控制信號提供至所述主鎖存器及所述從鎖存器中的至少一個，其中所述半導體裝置被配置成將所述全域電源供應電壓供應至所述第一邏輯閘及所述第二邏輯閘。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述從鎖存器被配置成：如果所述重定信號被啟動，則通過將所述第二輸出信號固定至所設定信號電平來執行重定操作，以及如果所述重定信號被去啟動，則基於所述資料信號的信號電平來確定所述第二輸出信號的信號電平。
  3. 如申請專利範圍第1項所述的半導體裝置，其中 所述第一邏輯運算包括或運算，且所述第二邏輯運算包括與非運算。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一邏輯閘包括：或閘，被配置成通過基於所述重定信號及所述時脈信號執行或運算來產生所述第一控制信號，並將所述第一控制信號提供至所述第二邏輯閘。
  5. 如申請專利範圍第4項所述的半導體裝置，其中所述第二邏輯閘包括：反及閘，被配置成通過對所述保持信號及所述第一控制信號執行與非運算來產生所述第二控制信號，並將所述第二控制信號提供至所述主鎖存器與所述從鎖存器中的至少一個。
  6. 如申請專利範圍第1項所述的半導體裝置，更包括：第三邏輯閘，對所述重定信號及所述第二輸出信號執行第三邏輯運算，所述第三邏輯運算是與所述第一邏輯運算及所述第二邏輯運算不同的邏輯運算。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第三邏輯運算包括：對所述重定信號及所述第二輸出信號執行的反或運算。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述從鎖存器被配置成：如果所述保持信號被啟動且所述重定信號被去啟動，則執 行保持操作，且如果所述保持信號被去啟動且所述重定信號被啟動，則執行復位操作。
  9. 一種半導體裝置，被配置成至少經由第一條線接收全域電源供應電壓且經由第二條線接收本地電源供應電壓，所述半導體裝置包括：第一操作電路，被配置成經由所述第二條線選擇性地接收所述本地電源供應電壓，並基於所述本地電源供應電壓來操作；第一電源閘控電路，被配置成判斷是否經由所述第二條線將所述本地電源供應電壓供應至所述第一操作電路；以及第一保持復位雙穩態觸發器，連接至所述第一條線及所述第二條線，所述第一保持復位雙穩態觸發器包括：主鎖存器，被配置成使用所述本地電源供應電壓來操作以基於時脈信號、保持信號及重定信號來儲存資料信號，並輸出所述資料信號作為第一輸出信號；從鎖存器，被配置成使用所述全域電源供應電壓來操作以基於所述時脈信號、所述保持信號及所述重定信號來儲存所述第一輸出信號，並輸出所述第一輸出信號作為第二輸出信號；以及至少一個邏輯閘，被配置成通過對所述保持信號、所述時脈信號及所述重定信號執行至少一個邏輯運算來產生控制信號，並將所述控制信號提供至所述主鎖存器及所 述從鎖存器中的至少一個，其中所述至少一個邏輯閘連接至所述第一條線。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述至少一個邏輯閘包括：第一邏輯閘，被配置成執行第一邏輯運算；以及第二邏輯閘，連接至所述第一邏輯閘的輸出，且所述第二邏輯閘被配置成對至少所述第一邏輯閘的所述輸出執行第二邏輯運算，所述第二邏輯運算不同於所述第一邏輯運算。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第一邏輯閘包括或閘，所述或閘被配置成對所述重定信號及所述時脈信號執行或運算，且所述第二邏輯閘包括反及閘，所述反及閘被配置成對所述或閘的輸出及所述保持信號執行與非運算。
  12. 如申請專利範圍第9項所述的半導體裝置，其中所述從鎖存器包括：反相器，被配置成基於所述控制信號選擇性地對所述第一輸出信號進行反相。
  13. 如申請專利範圍第9項所述的半導體裝置，更包括：第二操作電路，被配置成使用經由第三條線接收的所述本地電源供應電壓來操作，所述第三條線是與所述第二條線獨立的傳輸線；第二電源閘控電路，被配置成判斷是否將所述本地電源供 應電壓施加至所述第二操作電路；以及第二保持復位雙穩態觸發器，連接至所述第一條線及所述第三條線。
  14. 一種半導體裝置，包括：電源閘控電路，被配置成將本地電源供應電壓選擇性地供應至操作電路；以及保持重定雙穩態觸發器，被配置成：當所述電源閘控電路將所述本地電源供應電壓供應至所述操作電路時，以正常雙穩態觸發器模式操作，以使用所述本地電源供應電壓來鎖存資料，且當所述電源閘控電路切斷被供應至所述操作電路的所述本地電源供應電壓時，以保持模式操作，以使用全域電源供應電壓來維持所述資料，所述全域電源供應電壓是通過與所述本地電源供應電壓不同的電壓源來供應，其中所述保持復位雙穩態觸發器包括：至少一個邏輯閘，被配置成產生控制信號來指示所述保持復位雙穩態觸發器以所述正常雙穩態觸發器模式及所述保持模式中的一種模式來操作，其中所述至少一個邏輯閘連接至所述全域電源供應電壓。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述至少一個邏輯閘被配置成基於保持信號、時脈信號及重定信號來產生所述控制信號，以使得如果所述保持復位雙穩態觸發器以 所述正常雙穩態觸發器模式操作，則所述控制信號的邏輯電平與所述時脈信號的邏輯電平相反，而如果所述保持復位雙穩態觸發器以所述保持模式操作，則無論所述時脈信號的所述邏輯電平如何所述控制信號的所述邏輯電平均是固定的。
  16. 如申請專利範圍第14項所述的半導體裝置，其中所述保持復位雙穩態觸發器更包括：主鎖存器，被配置成使用所述本地電源供應電壓來鎖存所述資料，並基於時脈信號來輸出資料信號作為第一輸出信號；以及從鎖存器，被配置成如果所述至少一個邏輯閘指示從裝置以所述保持模式操作，則基於保持信號使用所述全域電源供應電壓來保持所述資料。
  17. 如申請專利範圍第15項所述的半導體裝置，其中所述至少一個邏輯閘包括：或閘，被配置成通過基於重定信號及所述時脈信號執行或運算來產生中間控制信號；以及反及閘，被配置成通過對所述保持信號及所述中間控制信號執行與非運算來產生所述控制信號。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102650455B1 (ko) * 2019-06-13 2024-03-21 삼성전자주식회사 반도체 장치
KR102697921B1 (ko) 2019-11-14 2024-08-22 삼성전자주식회사 플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050218952A1 (en) * 2004-04-06 2005-10-06 Padhye Milind P State retention within a data processing system
TW200608397A (en) * 2004-03-30 2006-03-01 Impinj Inc Rewriteable electronic fuses
US20110298517A1 (en) * 2010-06-03 2011-12-08 Arm Limited Master-slave flip-flop circuit
US9099998B2 (en) * 2013-02-19 2015-08-04 Texas Instruments Incorporated Positive edge preset reset flip-flop with dual-port slave latch

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6424505A (en) * 1987-07-20 1989-01-26 Sharp Kk Logic circuit device
KR0147619B1 (ko) * 1995-01-27 1998-12-01 김광호 플립플롭 제어기
US6753714B2 (en) * 2002-10-22 2004-06-22 Texas Instruments Incorporated Reducing power and area consumption of gated clock enabled flip flops
JP4286842B2 (ja) * 2005-03-30 2009-07-01 株式会社ピーシーエヌ 車載バッテリー管理装置
KR20090040519A (ko) * 2007-10-22 2009-04-27 삼성전자주식회사 리텐션 플립플롭 장치
KR101612298B1 (ko) * 2009-03-13 2016-04-14 삼성전자주식회사 파워 게이팅 회로 및 이를 포함하는 집적 회로
KR20120100385A (ko) * 2011-03-04 2012-09-12 삼성전자주식회사 플립-플롭 및 이를 포함하는 반도체 장치
US9830964B2 (en) * 2012-09-10 2017-11-28 Texas Instruments Incorporated Non-volatile array wakeup and backup sequencing control
CN104617922B (zh) * 2015-02-06 2016-03-30 中国人民解放军国防科学技术大学 高速低功耗多阈值异步置位复位d型触发器
CN104617924B (zh) * 2015-02-06 2016-03-30 中国人民解放军国防科学技术大学 高速低功耗多阈值异步置位复位保持型d型触发器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200608397A (en) * 2004-03-30 2006-03-01 Impinj Inc Rewriteable electronic fuses
US20050218952A1 (en) * 2004-04-06 2005-10-06 Padhye Milind P State retention within a data processing system
US20110298517A1 (en) * 2010-06-03 2011-12-08 Arm Limited Master-slave flip-flop circuit
US8421513B2 (en) * 2010-06-03 2013-04-16 Arm Limited Master-slave flip-flop circuit
US9099998B2 (en) * 2013-02-19 2015-08-04 Texas Instruments Incorporated Positive edge preset reset flip-flop with dual-port slave latch

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