CN107276563A - 包括保持复位双稳态触发器的半导体装置 - Google Patents

包括保持复位双稳态触发器的半导体装置 Download PDF

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Abstract

一种半导体装置可包括：主锁存器，使用本地电源供应电压及时钟信号来存储输入数据信号，并将所述输入数据信号输出至第一输出信号；从锁存器，使用全局电源供应电压、时钟信号及保持信号来存储第一输出信号，并输出第二输出信号；第一逻辑门，接收保持信号、时钟信号及复位信号中的一个信号及另一信号的输入，并输出通过执行第一逻辑运算而产生的第一控制信号；以及第二逻辑门，接收保持信号、时钟信号及复位信号中的其余信号及第一控制信号的输入，并对主锁存器及从锁存器中的至少一个执行第二逻辑运算。本发明的半导体装置可减小产品的大小且可降低功耗。

Description

包括保持复位双稳态触发器的半导体装置
本申请主张2016年4月8日在韩国知识产权局提出申请的韩国专利申请第10-2016-0043525号的优先权，所述韩国专利申请的公开内容全文并入本文供参考。
技术领域
本发明概念的示例性实施例涉及一种包括保持复位双稳态触发器(retentionreset flip-flop)的半导体装置。
背景技术
在低功率半导体芯片的设计中，广泛使用通过切断对未处于使用状态的电路区块的电源供应来减小泄漏电流的电源选通技术(power gating technique)。为了使用此种电源选通技术，当切断电源供应时，可将数据存储触发器中的数据转移至另一位置，且可使用在将数据转移出数据存储触发器之后切断电源供应的方法。
可使用分立的电路及/或逻辑对保持双稳态触发器执行复位功能。然而，此种分立的电路及/或逻辑可能会增大保持双稳态触发器的大小且还可能增大功耗。因此，需要一种低功率的小型保持双稳态触发器。
发明内容
本发明概念的某些示例性实施例涉及一种可减小产品的大小且可降低功耗的半导体装置。
然而，本发明概念的示例性实施例并非仅限于本文中所述的实施例。通过参照下文给出的对本发明概念示例性实施例的详细说明，本发明概念示例性实施例的以上及其他方面将对本发明概念所属技术领域中的普通技术人员变得更显而易见。
根据本发明概念的某些示例性实施例，提供一种半导体装置，所述半导体装置包括：主锁存器(latch)，使用本地(local)电源供应电压及时钟信号来存储输入数据信号，并将所述输入数据信号输出至第一输出信号；从锁存器，使用不同于所述本地电源供应电压的全局(global)电源供应电压、所述时钟信号及保持信号来存储所述第一输出信号，并将所述第一输出信号输出至第二输出信号；第一逻辑门，接收所述保持信号、所述时钟信号及复位(reset)信号中的一个信号及另一信号的输入，并输出通过执行第一逻辑运算而产生的第一控制信号；以及第二逻辑门，接收所述保持信号、所述时钟信号及所述复位信号中的其余信号及所述第一控制信号的输入，并提供通过对主锁存器及从锁存器中的至少一个执行第二逻辑运算而产生的第二控制信号。
根据本发明概念的某些示例性实施例，提供一种半导体装置，所述半导体装置包括：第一条线，被施加全局电源供应电压；第二条线，与所述第一条线独立且被施加本地电源供应电压；第一操作电路，连接至所述第二条线且使用所述本地电源供应电压；第一电源选通电路，判断是否将所述本地电源供应电压施加至所述第一操作电路；以及第一保持复位双稳态触发器，连接至所述第一条线及所述第二条线，其中所述第一保持复位双稳态触发器包括主锁存器、从锁存器及逻辑门。所述主锁存器连接至所述第二条线，使用所述时钟信号、所述保持信号及所述复位信号来存储输入数据信号，并将所述数据信号输出至第一输出信号。所述从锁存器连接至所述第一条线，使用所述时钟信号、所述保持信号及所述复位信号来存储所述第一输出信号，并将所述第一输出信号输出至第二输出信号。所述逻辑门接收所述保持信号、所述时钟信号及所述复位信号的输入，并提供通过对所述主锁存器及所述从锁存器中的至少一个执行逻辑运算而产生的控制信号。
根据本发明概念的某些示例性实施例，提供一种半导体装置，所述半导体装置包括：主锁存器，使用本地电源供应电压来存储输入数据信号，并将所述数据信号输出至第一输出信号；从锁存器，使用不同于所述本地电源供应电压的全局电源供应电压来存储所述第一输出信号，并将所述第一输出信号输出至第二输出信号；以及逻辑门，接收所提供的第一信号至第三信号，并将所述全局电源供应电压提供至所述主锁存器及所述从锁存器中的至少一个，其中所述逻辑门包括：第一晶体管，通过所述第一信号来选通(gated)以将所述全局电源供应电压提供至第一节点；第二晶体管，通过所述第一信号来选通以将接地电压提供至所述第一节点；第三晶体管，通过所述第二信号及所述第三信号来选通以将所述全局电源供应电压提供至所述第一节点；以及第四晶体管，通过所述第二信号及所述第三信号来选通以将所述接地电压提供至所述第一节点。
根据本发明概念的某些示例性实施例，提供一种半导体装置，所述半导体装置包括：主锁存器，使用本地电源供应电压及时钟信号来存储输入数据信号，并将所述数据信号输出至第一输出信号；从锁存器，使用不同于所述本地电源供应电压的全局电源供应电压、所述时钟信号及复位信号来存储所述第一输出信号，并将所述第一输出信号输出至第二输出信号；第一逻辑门，接收所述保持信号、所述时钟信号及所述复位信号的输入，并提供通过对所述主锁存器及所述从锁存器中的至少一个执行第一逻辑运算而产生的第一逻辑信号；以及第二逻辑门，接收所提供的所述第二输出信号及所述复位信号以执行第二逻辑运算。
某些示例性实施例涉及半导体装置。
在某些示例性实施例中，所述半导体装置包括：电源选通电路，被配置成将本地电源供应电压选择性地供应至操作电路；以及保持复位双稳态触发器，被配置成：当所述电源选通电路将所述本地电源供应电压供应至所述操作电路时，以正常双稳态触发器模式操作，以使用所述本地电源供应电压来锁存数据，且当所述电源选通电路切断被供应至所述操作电路的所述本地电源供应电压时，以保持模式操作，以使用全局电源供应电压来维持所述数据，所述全局电源供应电压是通过与所述本地电源供应电压不同的电压源来供应。
附图说明
通过参照附图来阐述本发明概念的详细示例性实施例，本发明概念的以上及其他方面及特征将变得更显而易见，在附图中：
图1是根据本发明概念某些示例性实施例的半导体装置的概念性方块图。
图2是图1所示保持复位双稳态触发器的方块图。
图3是图2所示逻辑门的方块图。
图4是根据本发明概念某些示例性实施例的保持复位双稳态触发器的电路图。
图5及图6是图4所示反相器的电路图。
图7至图10是图4所示逻辑门的电路图。
图11至图13是说明根据本发明概念某些示例性实施例的保持复位双稳态触发器的操作的图。
图14是根据本发明概念某些示例性实施例的保持复位双稳态触发器的电路图。
[符号的说明]
1、2：保持复位双稳态触发器
10：主锁存器
20：从锁存器
30：扫描多路复用器
80：逻辑门
91：全局电源供应电压线
92：本地电源供应电压线
93：接地线
98：操作电路
99：电源选通电路
A、B、C、E、F、T：节点
CK：时钟信号
CS1：第一控制信号/输出
CS2：第二控制信号
D：节点/数据信号
I1、I2、I3、I5、I6、I7、I8、I9、I10：反相器
LG1：逻辑门/第一逻辑门
LG2：逻辑门/第二逻辑门
LG3：逻辑门/第三逻辑门
LG4：第四逻辑门
MP1、MP2、MP3、MP4、MP11、MP12、MP13、MP14、MP15、MP16、MN1、MN2、MN3、MN4、MN11、MN12、MN13、MN14、MN15、MN16：晶体管
OS1：第一输出信号
OS2：第二输出信号
Q：输出端子/节点
R：复位信号
RETN：保持信号
SE：扫描使能信号
SI：扫描输入信号
TG1：传输门
VDDG：全局电源供应电压
VDDL：本地电源供应电压
VSSL：接地电压
具体实施方式
现在将参照附图来详细阐述示例性实施例。然而，本发明概念的示例性实施例可实施为各种不同形式，而不应被视为仅限于所说明的示例性实施例。确切来说，提供这些示例性实施例是为了使此公开内容将透彻及完整，并将向所属领域中的技术人员充分传达本发明概念。因此，未对本发明概念的某些实施例阐述已知的工艺、元件及技术。除非另有说明，否则在所有附图及书面说明通篇中相同的参考编号表示相同的元件，且因此将不再对其予以重复赘述。在图式中，为清晰起见，可夸大层及区的大小及相对大小。
应理解，尽管本文中可能使用“第一(first)”、“第二(second)”、“第三(third)”等用语来阐述各种元件、组件、区、层及/或区段，然而这些元件、组件、区、层及/或区段不应受这些用语限制。这些用语仅用于区分各个元件、组件、区、层或区段。因此，下文论述的第一元件、组件、区、层或区段可被称为第二元件、组件、区、层或区段，此并不背离本发明概念的教示内容。
为易于说明，本文中可使用例如“在…之下(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…下方(under)”、“在…之上(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。应理解，空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。举例来说，若图中所示装置被翻转，则被描述为位于其他元件或特征“下面”或“之下”或者“下方”的元件此时将被取向为位于所述其他元件或特征“之上”。因此，示例性用语“在…下面”及“在…下方”可囊括“上方”及“下方”两种取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中使用的空间相对性描述语应相应地进行解释。另外，还应理解，当称一个层“位于”两个层“之间(between)”时，所述层可为所述两个层之间的唯一层，抑或也可存在一个或多个中间层。
本文中所使用的术语仅是为了阐述特定实施例而并非旨在限制本发明概念。除非上下文清楚地另外指明，否则本文中所使用的单数形式“一(a、an)”及“所述(the)”旨在也包括复数形式。更应理解，当在本说明书中使用用语“包括(comprises及/或comprising)”时，是指明所陈述特征、整数、步骤、操作、元件及/或组件的存在，但不排除一或多个其他特征、整数、步骤、操作、元件、组件及/或其群组的存在或添加。本文中所使用用语“及/或(and/or)”包括相关所列项其中一个或多个项的任意及所有组合。
应理解，当称一个元件或层位于另一元件或层“上(on)”，或“连接至(connectedto)”、“耦合至(coupled to)”或“邻近于(adjacent to)”另一元件或层时，所述元件或层可直接位于所述另一元件或层上，或直接连接至、直接耦合至或直接邻近于所述另一元件或层，抑或可存在中间元件或层。相反，当称一个元件“直接(directly)”位于另一元件或层“上(on)”，或“直接连接至(directly connected to)”、“直接耦合至(directly coupledto)”或“紧邻于(immediately adjacent to)”至另一元件或层时，则不存在中间元件或层。
除非另有定义，否则本文中所用的全部用语(包括技术用语及科学用语)的含义均与本发明概念所属技术领域中的普通技术人员所通常理解的含义相同。更应理解，用语(例如在常用字典中所定义的用语)应被解释为具有与其在相关技术的上下文及/或本说明书中的含义一致的含义，且除非在本文中明确定义，否则不应将其解释为具有理想化或过于正式的意义。
通过参照对优选实施例及附图的以下详细说明，可更易于理解本发明的优点及特征以及其实现方法。
图1是根据本发明概念某些示例性实施例的半导体装置的概念性方块图。
参照图1，半导体装置可包括保持复位双稳态触发器1、操作电路98及电源选通电路99。
操作电路98可连接于分别供应本地电源供应电压VDDL及接地电压VSSL的本地电源供应电压线92与接地线93之间。
电源选通电路99可连接至供应全局电源供应电压VDDG的全局电源供应电压线91以及接地线93。
电源选通电路99可判断是否将本地电源供应电压VDDL施加至操作电路98。举例来说，电源选通电路99可通过基于全局电源供应电压VDDG将操作电路98选择性地从本地电源供应电压线92断开来判断是否将本地电源供应电压VDDL施加至操作电路98。
当电源选通电路99将本地电源供应电压VDDL施加至操作电路98时，可使用本地电源供应电压VDDL来驱动操作电路98，而当电源选通电路99不将本地电源供应电压VDDL施加至操作电路98时，操作电路98可不被驱动。
在某些示例性实施例中，操作电路98可包括使用本地电源供应电压VDDL来驱动的所有电路。在某些示例性实施例中，操作电路98可用于基于数据信号来执行操作。
保持复位双稳态触发器1可连接至全局电源供应电压线91、本地电源供应电压线92及接地线93。当电源选通电路99切断本地电源供应电压VDDL时，保持复位双稳态触发器1可用于维持数据。
举例来说，在电源选通电路99施加本地电源供应电压VDDL的同时，保持复位双稳态触发器1可在初始时作为正常复位双稳态触发器来操作。此后，当电源选通电路99切断本地电源供应电压VDDL时，保持复位双稳态触发器1可用于使用全局电源供应电压VDDG来维持所存储数据。
当电源选通电路99施加本地电源供应电压VDDL时，根据示例性实施例的保持复位双稳态触发器1作为正常复位双稳态触发器、使用本地电源供应电压VDDL及全局电源供应电压VDDG来操作。此外，在电源选通电路99切断本地电源供应电压VDDL的同时，保持复位双稳态触发器1可使用全局电源供应电压VDDG执行保持操作。在某些实施例中，在电源选通电路99切断本地电源供应电压VDDL的同时存储在保持复位双稳态触发器1中的数据可为用于在电源选通电路99再次施加本地电源供应电压VDDL时操作操作电路98的数据。
本地电源供应电压线92与全局电源供应电压线91可如图所说明相互独立地设置。本地电源供应电压VDDL可被提供至本地电源供应电压线92，且全局电源供应电压VDDG可被提供至全局电源供应电压线91。
全局电源供应电压线91可设置于与本地电源供应电压线92相比更远离保持复位双稳态触发器1的位置处。因此，在某些情形中，即使被施加至全局电源供应电压线91的全局电源供应电压VDDG的量值与被施加至本地电源供应电压线92的本地电源供应电压VDDL的量值相同，被提供至保持复位双稳态触发器1的电压的量值仍可不同。也就是说，在保持复位双稳态触发器1中测量到的全局电源供应电压VDDG的量值可小于本地电源供应电压VDDL的量值。
在某些示例性实施例中，如图所说明，所述半导体装置可包括多条本地电源供应电压线92及多条接地线93。在此种情形中，半导体装置可包括分别连接至每一本地电源供应电压线92的多个保持复位双稳态触发器1及多个操作电路98。此外，半导体装置可包括用于确定每一本地电源供应电压线92的接通/断开的多个电源选通电路99。
图2是图1所示保持复位双稳态触发器的方块图。
参照图2，保持复位双稳态触发器1可包括主锁存器10、从锁存器20、扫描多路复用器(scan mux)30及逻辑门80。
扫描多路复用器30可接收数据信号D、扫描使能信号SE及扫描输入信号SI中的一个或多个。此外，扫描多路复用器30可基于控制信号输出数据信号D及扫描输入信号SI中的任一个。
举例来说，扫描多路复用器30可在扫描使能信号SE被激活时(例如，当提供具有高(H)逻辑的扫描使能信号SE时)输出扫描输入信号SI，且扫描多路复用器30可在扫描使能信号SE未被激活时(例如，当提供具有低(L)逻辑的扫描使能信号SE时)输出数据信号D。
当从扫描多路复用器30输出扫描输入信号SI时，主锁存器10及从锁存器20可执行扫描操作以锁存及输出扫描输入信号SI，而当从扫描多路复用器30输出扫描数据信号D时，主锁存器10及从锁存器20可执行正常双稳态触发器操作以锁存及输出数据信号D。
扫描多路复用器30可包括多路复用器等，但本发明概念的示例性实施例并非仅限于此。
主锁存器10可使用本地电源供应电压(图1中的VDDL)来存储输入数据信号D，且可将所述数据信号输出至第一输出信号OS1。举例来说，主锁存器10可基于时钟信号CK、使用本地电源供应电压(图1中的VDDL)来存储输入数据信号D，且可输出所述数据信号作为第一输出信号OS1。随后将阐述主锁存器10的具体操作。
从锁存器20可根据保持信号RETN是否被激活来执行不同操作。
当保持信号RETN未被激活时(例如，当提供具有高(H)逻辑的保持信号RETN时)，从锁存器20可使用本地电源供应电压(图1中的VDDL)来存储由主锁存器10输出的第一输出信号OS1，且可将所述第一输出信号输出至第二输出信号OS2。举例来说，从锁存器20可执行正常双稳态触发器操作：基于时钟信号CK、使用本地电源供应电压(图1中的VDDL)来存储第一输出信号OS1，并将第一输出信号输出至第二输出信号OS2。
此后，第二输出信号OS2可通过反相器I10等进行反相且可被提供至输出端子Q。然而，本发明概念的示例性实施例并非仅限于此。
在示例性实施例中，通过将其中保持信号RETN处于高(H)逻辑的状态定义为非激活状态并将其中保持信号RETN处于低(L)逻辑的状态定义为激活状态来给出说明，但本发明概念的示例性实施例并非仅限于这些实例。在本发明概念的某些其他示例性实施例中，可将其中保持信号RETN处于低(L)逻辑的状态定义为非激活状态并可将其中保持信号RETN处于高(H)逻辑的状态定义为激活状态。
与此同时，当保持信号RETN被激活时(例如，当提供具有低(L)逻辑的保持信号RETN时)，从锁存器20可使用全局电源供应电压(图1中的VDDG)来执行用于保持所存储数据的保持操作。随后也将阐述从锁存器20的具体操作。
同时，主锁存器10及从锁存器20可根据复位信号R是否被激活来执行复位操作。
具体来说，当复位信号R未被激活时(例如，当提供具有低(L)逻辑的复位信号R时)，主锁存器10及从锁存器20可执行正常双稳态触发器操作：基于时钟信号CK来存储输入数据信号D，且此后，将所述数据信号输出至第二输出信号OS2。同时，当复位信号R被激活时(例如，当提供具有高(H)逻辑的复位信号R时)，主锁存器10及从锁存器20可执行复位操作来输出具有低(L)逻辑的第二输出信号OS2，而无论输入数据信号D如何。
逻辑门80可用于产生第二控制信号CS2，以使得主锁存器10及从锁存器20可执行上述保持操作及复位操作。也就是说，在根据示例性实施例的保持复位双稳态触发器1中，逻辑门80可产生第二控制信号CS2并将第二控制信号CS2提供至主锁存器10及从锁存器20，以使得主锁存器10及从锁存器20可顺利执行保持操作及复位操作。也就是说，由于执行保持操作及复位操作的电路得到完善，因此保持复位双稳态触发器1的大小可微型化，且包括保持复位双稳态触发器1的半导体装置也可进一步微型化。此外，此种配置还可降低在双稳态触发器操作期间消耗的功率。
根据示例性实施例的逻辑门80可接收复位信号R、时钟信号CK及保持信号RETN中的一个或多个，且可执行逻辑运算以产生第二控制信号CS2。在下文中，将参照图3来阐述根据示例性实施例的逻辑门80的实例。
图3是包含于图2所示保持复位双稳态触发器中的逻辑门的方块图。
参照图3，逻辑门80可包括第一逻辑门LG1及第二逻辑门LG2。
第一逻辑门LG1可为例如执行或运算的或门。具体来说，第一逻辑门LG1可接收复位信号R及时钟信号CK，根据信号电平来执行或运算，且可输出所述或运算的结果作为第一控制信号CS1。
第二逻辑门LG2例如可为执行与非运算的与非门。具体来说，第二逻辑门LG2可接收从第一逻辑门LG1输出的第一控制信号CS1以及保持信号RETN，根据信号电平来执行与非运算，输出所述与非运算的结果作为第二控制信号CS2，并将第二控制信号CS2提供至主锁存器(图2中的10)及从锁存器(图2中的20)中的至少一个。
尽管图3说明用于执行复位信号R的或运算的或门以及用于执行或门的输出CS1与保持信号RETN的与非运算的与非门作为根据示例性实施例的逻辑门80的实例，然而本发明概念的示例性实施例并非仅限于此。如果需要，则可通过在其他配置中进行修改来提供逻辑门80的内部配置。
图4是根据本发明概念某些示例性实施例的保持复位双稳态触发器的电路图。图5及图6是图4所示反相器的电路图。
参照图4，保持复位双稳态触发器1可包括主锁存器10、从锁存器20、扫描多路复用器30及逻辑门80。
扫描多路复用器30例如可包括多个反相器I1至I3。
反相器I2可对扫描使能信号SE进行反相并输出扫描使能信号SE。反相器I1可由反相器I1的输出及扫描使能信号SE控制，且可对数据信号D进行反相并对其进行输出。反相器I3是由反相器I1的输出及扫描使能信号SE控制，且可对扫描输入信号SI进行反相并对其进行输出。
因此，节点A的电压电平可根据扫描使能信号SE的信号电平来确定。举例来说，当扫描使能信号SE被激活(SE＝H)时，节点A的电压电平可根据扫描输入信号SI的信号电平而变化。也就是说，扫描输入信号SI可被输入至主锁存器10。
此外，当扫描使能信号SE被去激活(SE＝L)时，节点A的电压电平可根据数据信号D的信号电平而变化。也就是说，数据信号D可被输入至主锁存器10。
主锁存器10可包括传输门TG1、反相器I5及第三逻辑门LG3。
传输门TG1是由节点E的电压电平及节点D的电压电平控制，且可将节点A的电压提供至节点T。
第三逻辑门LG3执行节点T的电压电平与复位信号R的或非运算，且可将结果提供至节点B。当复位信号R未被激活时(例如，当提供具有低(L)逻辑的复位信号R时)，第三逻辑门LG3可充当对节点T的电压电平进行反相并将所述电压电平提供至节点B的反相器。当复位信号R被激活时(例如，当提供具有高(H)逻辑的复位信号R时)，第三逻辑门LG3可将节点B的电压电平确定为低(L)逻辑，而无论节点T的电压电平如何。随后将阐述其具体操作。
反相器I5是由节点E的电压电平及节点D的电压电平控制、可对节点B的电压电平进行反相并可将所述电压电平提供至节点T。
从锁存器20可包括多个反相器I6至I9。
反相器I6是由节点D的电压电平及节点E的电压电平控制，反相器I6可对节点B的电压电平进行反相并可将所述电压电平提供至节点C。反相器I7可对节点C的电压电平进行反相并可将所述电压电平提供至节点E。反相器I8可对节点C的电压电平进行反相并将所述电压电平提供至反相器I9，且反相器I9是由节点E的电压电平及节点D的电压电平控制，并且反相器I9可对反相器I8的输出进行反相并可将所述输出提供至节点C。
逻辑门80可包括第一逻辑门LG1及第二逻辑门LG2。
第一逻辑门LG1可通过以下方式来确定节点F的电压电平：接收复位信号R及时钟信号CK，并例如根据信号电平来对复位信号R与时钟信号CK执行或运算。
第二逻辑门LG2可通过以下方式来确定节点D的电压电平：接收节点F的电压电平及保持信号RETN，并根据所述电压电平或信号电平来对节点F的电压与保持信号RETN执行与非运算。
反相器I10可对节点C的输出电压电平进行反相并可将所述电压电平提供至节点Q。在本发明概念的某些其他示例性实施例中，可省略反相器I10。
全局电源供应电压VDDG被提供至保持复位双稳态触发器1的反相器I8及I9、第一逻辑门LG1以及第二逻辑门LG2，且本地电源供应电压VDDL可被提供至图4中所示的其他装置。也就是说，保持复位双稳态触发器1的反相器I8及I9、第一逻辑门LG1以及第二逻辑门LG2是使用全局电源供应电压VDDG来驱动，而其他装置则可使用本地电源供应电压VDDL来驱动。
举例来说，参照图5，反相器I6可包括在本地电源供应电压VDDL与接地电压之间串联连接的晶体管MP1、MP2、MN1及MN2。
具体来说，反相器I6可包括晶体管MP1、晶体管MP2、晶体管MN1及晶体管MN2，晶体管MP1通过节点D的电压电平来选通以将本地电源供应电压VDDL传送至节点C，晶体管MP2通过节点B的电压电平来选通以将本地电源供应电压VDDL传送至节点C，晶体管MN1通过节点B的电压电平来选通以将接地电压提供至节点C，晶体管MN2通过节点E的电压电平来选通以将接地电压提供至节点C。
此处，表达“将接地电压提供至节点C”的含义可包括使节点C接地的情形及将低于本地电源供应电压VDDL的所期望的(或作为另外一种选择，预定的)电压(例如，VSS)提供至节点C的情形。以下，在本说明书中，表达“将接地电压提供至特定节点”应被理解为包括这两种含义。
尽管图5仅说明反相器I6作为使用本地电源供应电压VDDL来驱动的装置的实例，然而图4中所示使用本地电源供应电压VDDL的其他装置也可使用相似方法通过本地电源供应电压VDDL来驱动。举例来说，反相器I1至I3、I5、I7及I10、传输门TG1及逻辑门LG3可通过本地电源供应电压VDDL来驱动。
接下来，例如参照图6，反相器I9可包括在全局电源供应电压VDDG与接地电压之间串联连接的晶体管MP3、MP4、MN3及MN4。
具体来说，反相器I9可包括晶体管MP3、晶体管MP4、晶体管MN3及晶体管MN4，晶体管MP3是通过节点E的电压电平来选通以将全局电源供应电压VDDG传送至节点C，晶体管MP4是通过反相器I8的输出(即，通过实际地对节点C的电压电平进行反相而获得的结果)来选通以将全局电源供应电压VDDG传送至节点C，晶体管MN3是通过反相器I8的输出来选通以将接地电压提供至节点C，晶体管MN4是通过节点D的电压电平来选通以将接地电压提供至节点C。
尽管图6仅说明反相器I9作为使用全局电源供应电压VDDG来驱动的装置的实例，然而使用全局电源供应电压VDDG的其他装置也可使用相似方法通过全局电源供应电压VDDG来驱动。举例来说，反相器I8以及逻辑门LG1及LG2可通过全局电源供应电压VDDG来驱动。
同时，图4中所示逻辑门80可通过组合多个晶体管而以不同方式提供。在下文中，将参照图7至图10来对此予以更具体的阐述。
图7至图10是图4所示逻辑门的电路图。
在下文中，将首先参照图7及图8来阐述通过组合多个晶体管而形成的逻辑门80的各种示例性实施例，且将参照图9及图10来阐述经修改示例性实施例。
首先参照图7，逻辑门80可包括分别通过时钟信号CK、复位信号R及保持信号RETN中的一个来选通的多个晶体管MP11至MP13及MN11至MN13。
晶体管MP11可通过时钟信号CK来选通且晶体管MP12可通过复位信号R来选通，以当晶体管MP11及MP12被使能时将全局电源供应电压VDDG提供至节点D。晶体管MP11与晶体管MP12可如图所说明在全局电源供应电压VDDG与节点D之间相互串联连接。
晶体管MP13可通过保持信号RETN来选通以将全局电源供应电压VDDG提供至节点D。晶体管MP11、晶体管MP12及晶体管MP13可如图所说明在全局电源供应电压VDDG与节点D之间相互串联连接。
晶体管MN12可通过时钟信号CK来选通以将接地电压提供至节点D，且晶体管MN11可通过复位信号R来选通以将接地电压提供至节点D。晶体管MN12与晶体管MN11可如图所说明在接地电压与节点D之间相互并联连接。
晶体管MN13可通过保持信号RETN来选通以将接地电压提供至节点D。晶体管MN12、晶体管MN11及晶体管MN13可如图所说明在接地电压与节点D之间相互串联连接。
接下来，参照图8，逻辑门80可包括分别通过时钟信号CK、复位信号R及保持信号RETN中的一个来选通的多个晶体管MP14至MP16及MN14至MN16。
晶体管MP15可通过时钟信号CK来选通且晶体管MP14可通过复位信号R来选通，以当晶体管MP14及MP15被使能时将全局电源供应电压VDDG提供至节点D。晶体管MP15与晶体管MP14可如图所说明在全局电源供应电压VDDG与节点D之间相互串联连接。
晶体管MP16可通过保持信号RETN来选通以将全局电源供应电压VDDG提供至节点D。晶体管MP14、晶体管MP15及晶体管MP16可如图所说明在全局电源供应电压VDDG与节点D之间相互并联连接。
晶体管MN14可通过时钟信号CK来选通以将接地电压提供至节点D，且晶体管MN15可通过复位信号R来选通以将接地电压提供至节点D。晶体管MN14与晶体管MN15可如图所说明在接地电压与节点D之间相互并联连接。
晶体管MN16可通过保持信号RETN来选通以将接地电压提供至节点D。晶体管MN14、晶体管MN15及晶体管MN16可如图所说明在接地电压与节点D之间相互串联连接。
接下来，图9是参照图7所述示例性实施例的经修改示例性实施例。当将此经修改实例与参照图7所述的实施例进行比较时，晶体管MN11至MN13的位置有所修改。具体来说，尽管在参照图7所述的实施例中在节点D与接地电压之间相互并联连接的晶体管MN11与晶体管MN12各自的一个端子直接连接至节点D，然而在此经修改实例中晶体管MN13的一个端子直接连接至节点D。
接下来，图10是参照图8所述示例性实施例的经修改示例性实施例。相似地，当将此经修改实例与参照图8所述的实施例进行比较时，晶体管MN14至MN16的位置有所修改。具体来说，尽管在参照图8所述的实施例中在节点D与接地电压之间相互并联连接的晶体管MN14与晶体管MN15各自的一个端子直接连接至节点D，然而在此经修改实例中晶体管MN16的一个端子直接连接至节点D。
图11至图13是解释根据本发明概念某些实施例的保持复位双稳态触发器的操作的图。
首先，在图4中所示保持复位双稳态触发器中，相应节点D、E及F的电压电平可如下表1中所示相依于复位信号R的信号电平、时钟信号CL的信号电平及保持信号RETN的信号电平。
[表1]
情形 R CK RETN 节点F 节点D 节点E
1(保持) 0 0 0 0 1 0
2(正常F/F) 0 0 1 0 1 0
3(保持) 0 1 0 1 1 0
4(正常F/F) 0 1 1 1 0 1
5 1 0 0 1 1 0
6(复位) 1 0 1 1 0 1
7 1 1 0 1 1 0
8(复位) 1 1 1 1 0 1
(此处，1表示信号(电压)电平为高(H)逻辑的状态，且0表示信号(电压)电平为低(L)逻辑的状态。)
在下文中，首先，将参照表1及图11给出对其中保持复位双稳态触发器1作为正常双稳态触发器操作的情形的说明。
如果保持信号RETN及复位信号R被去激活，则保持复位双稳态触发器1可作为正常双稳态触发器操作。在本示例性实施例中，在保持信号RETN的信号电平为高(H)逻辑时，保持信号RETN可被视为去激活，且在复位信号R的信号电平为低L逻辑时，复位信号R可被去激活。因此，图1所示情形2及4对应于正常双稳态触发器操作。
参照表1，在情形2及4中，时钟信号CK的信号电平与节点D的电压电平彼此相反。也就是说，当时钟信号CK的信号电平为高(H)逻辑时，节点D的电压电平变为低(L)逻辑，且当时钟信号CK的信号电平为低(L)逻辑时，节点D的电压电平变为高(H)逻辑。也就是说，逻辑门80如图11所示执行反相器的功能。更具体来说，由于节点(图4中的F)的电压电平与时钟信号CK的信号电平相同，因此第二逻辑门LG2可执行反相器的功能。
与此同时，由于复位信号R被去激活，因此主锁存器10中所包含的用于执行或非运算的第三逻辑门(图4中的LG3)仅在下表2所示情形I1及I2中操作。
[表2]
(此处，1表示信号(电压)电平为高(H)逻辑的状态，且0表示信号(电压)电平为低(L)逻辑的状态。)
参照表2，在情形11及12中，节点T的电压电平与节点B的电压电平变得彼此相反。也就是说，当节点T的电压电平为高(H)逻辑时，节点B的电压电平变为低(L)逻辑，且当节点T的电压电平为低(L)逻辑时，节点B的电压电平变为高(H)逻辑。也就是说，第三逻辑门LG3如图11中所示执行反相器的功能。
如此一来，保持复位双稳态触发器1基于时钟信号CK执行对数据信号D或扫描输入信号SI进行锁存及输出的正常双稳态触发器操作。
接下来，将参照表1及图12来给出对其中保持复位双稳态触发器1执行保持操作的情形的说明。
如果保持信号RETN被激活且复位信号R被去激活，则保持复位双稳态触发器1可执行保持操作。在本示例性实施例中，如果保持信号RETN为低(L)逻辑，则保持信号RETN可被激活，且如果复位信号R为低(L)逻辑，则复位信号R可被去激活。因此，表1所示情形1及情形3对应于保持操作。
参照表1，在情形1及情形3中，无论时钟信号CK的信号电平如何，节点D的电压电平均始终维持高(H)逻辑状态。也就是说，如图12中所示，逻辑门80执行将全局电源供应电压VDDG持续提供至节点D的功能。
同时，在表1所示情形1及情形3中，由于节点E的电压电平通过反相器I7而始终维持低(L)逻辑状态，因此反相器(图4中的I6)不进行操作。因此，存储在主锁存器10中的数据不被传送至从锁存器20，且从锁存器20使用全局电源供应电压VDDG来执行维持数据的保持操作。
接下来，将参照表1、表2及图13来给出对其中保持复位双稳态触发器1执行复位操作的情形的说明。
如果保持信号RETN被去激活且复位信号R被激活，则保持复位双稳态触发器1可执行复位操作。在本示例性实施例中，如果保持信号RETN的信号电平为高(H)逻辑，则保持信号RETN可被去激活，且如果复位信号R的信号电平为高(H)逻辑，则复位信号R可被激活。因此，表1所示情形6及情形8对应于这些情形。
参照表1，在情形6及情形8中，无论时钟信号CK的信号电平如何，节点D的电压电平均始终维持低(L)逻辑状态。也就是说，如图13中所示，逻辑门80执行将接地电压持续提供至节点D的功能。
同时，由于复位信号R被激活，因此主锁存器10中所包含的用于执行或非运算的第三逻辑门(图4中的LG3)仅在表2所示情形13及情形14中操作。
参照表2，在情形13及情形14中，无论节点T的电压电平如何，节点B的电压电平均始终维持低(L)逻辑。也就是说，如图13中所示，第三逻辑门LG3执行将接地电压持续提供至节点B的功能。
因此，保持复位双稳态触发器1执行无论被锁存至主锁存器10及从锁存器20的数据如何均始终向输出端子Q输出低(L)逻辑信号的复位操作。
通过此种方式，根据本示例性实施例的保持复位双稳态触发器1可使用在所述装置中占用相对小的面积的逻辑门80来可靠地执行正常双稳态触发器操作、保持操作及复位操作。
图14是根据本发明概念某些示例性实施例的保持复位双稳态触发器的电路图。在下文中，将主要阐述与前述示例性实施例的不同之处。
参照图14，保持复位双稳态触发器2与参照图4所述的保持复位双稳态触发器1的不同之处在于，在输出端子Q处设置第四逻辑门LG4来取代反相器(图4所示I10)。
第四逻辑门LG4可为或非门，所述或非门执行复位信号R的信号电平与节点C的电压电平的或非运算并输出所述或非运算的结果。
当复位信号R被去激活时，由于第四逻辑门LG4如上所述执行反相器的功能，因此保持复位双稳态触发器2可执行正常双稳态触发器操作及保持操作。
当复位信号R被激活时，由于第四逻辑门LG4始终向输出端子Q提供接地电压，因此保持复位双稳态触发器2可执行复位操作。
具体来说，在保持复位双稳态触发器2中，当复位信号R被激活时，无论保持信号RETN的信号电平如何，第四逻辑门LG4均向输出端子Q提供接地电压。也就是说，即使当保持复位双稳态触发器2执行保持操作时(即使当保持信号RETN被激活时)，如果复位信号R被激活，保持复位双稳态触发器2仍会立即执行复位操作。
尽管已参照本发明概念的某些示例性实施例具体说明及阐述了本发明概念的示例性实施例，然而所属领域中的普通技术人员应理解，可在不背离由以上权利要求书所界定的本发明概念的示例性实施例的理念及范围的条件下作出形式及细节上的各种改变。各示例性实施例应被视为仅具有说明性意义而非用于限制目的。

Claims (20)

1.一种半导体装置，其特征在于，包括：
主锁存器，被配置成基于本地电源供应电压及时钟信号来存储数据信号，并输出所述数据信号作为第一输出信号；
从锁存器，被配置成基于全局电源供应电压、所述时钟信号及保持信号来存储所述第一输出信号，并输出所述第一输出信号作为第二输出信号，所述全局电源供应电压是通过与所述本地电源供应电压不同的电压源来供应；
第一逻辑门，被配置成通过对所述时钟信号及复位信号执行第一逻辑运算来产生第一控制信号；以及
第二逻辑门，被配置成通过基于所述保持信号及所述第一控制信号执行第二逻辑运算来产生第二控制信号，并将所述第二控制信号提供至所述主锁存器及所述从锁存器中的至少一个。
2.根据权利要求1所述的半导体装置，其特征在于，所述从锁存器被配置成：
如果所述复位信号被激活，则通过将所述第二输出信号固定至所设定信号电平来执行复位操作，以及
如果所述复位信号被去激活，则基于所述数据信号的信号电平来确定所述第二输出信号的信号电平。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第一逻辑运算包括或运算，且
所述第二逻辑运算包括与非运算。
4.根据权利要求1所述的半导体装置，其特征在于，所述第一逻辑门包括：
或门，被配置成通过基于所述复位信号及所述时钟信号执行或运算来产生所述第一控制信号，并将所述第一控制信号提供至所述第二逻辑门。
5.根据权利要求4所述的半导体装置，其特征在于，所述第二逻辑门包括：
与非门，被配置成通过对所述保持信号及所述第一控制信号执行与非运算来产生所述第二控制信号，并将所述第二控制信号提供至所述主锁存器与所述从锁存器中的至少一个。
6.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置被配置成将所述全局电源供应电压供应至所述第一逻辑门及所述第二逻辑门。
7.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
第三逻辑门，对所述复位信号及所述第二输出信号执行第三逻辑运算，所述第三逻辑运算是与所述第一逻辑运算及所述第二逻辑运算不同的逻辑运算。
8.根据权利要求7所述的半导体装置，其特征在于，所述第三逻辑运算包括：
对所述复位信号及所述第二输出信号执行的或非运算。
9.根据权利要求1所述的半导体装置，其特征在于，所述从锁存器被配置成：
如果所述保持信号被激活且所述复位信号被去激活，则执行保持操作，且
如果所述保持信号被去激活且所述复位信号被激活，则执行复位操作。
10.一种半导体装置，被配置成至少经由第一条线接收全局电源供应电压且经由第二条线接收本地电源供应电压，其特征在于，所述半导体装置包括：
第一操作电路，被配置成经由所述第二条线选择性地接收所述本地电源供应电压，并基于所述本地电源供应电压来操作；
第一电源选通电路，被配置成判断是否经由所述第二条线将所述本地电源供应电压供应至所述第一操作电路；以及
第一保持复位双稳态触发器，连接至所述第一条线及所述第二条线，所述第一保持复位双稳态触发器包括：
主锁存器，被配置成使用所述本地电源供应电压来操作以基于时钟信号、保持信号及复位信号来存储数据信号，并输出所述数据信号作为第一输出信号；
从锁存器，被配置成使用所述全局电源供应电压来操作以基于所述时钟信号、所述保持信号及所述复位信号来存储所述第一输出信号，并输出所述第一输出信号作为第二输出信号；以及
至少一个逻辑门，被配置成通过对所述保持信号、所述时钟信号及所述复位信号执行至少一个逻辑运算来产生控制信号，并将所述控制信号提供至所述主锁存器及所述从锁存器中的至少一个。
11.根据权利要求10所述的半导体装置，其特征在于，所述至少一个逻辑门连接至所述第一条线。
12.根据权利要求10所述的半导体装置，其特征在于，所述至少一个逻辑门包括：
第一逻辑门，被配置成执行第一逻辑运算；以及
第二逻辑门，连接至所述第一逻辑门的输出，且所述第二逻辑门被配置成对至少所述第一逻辑门的所述输出执行第二逻辑运算，所述第二逻辑运算不同于所述第一逻辑运算。
13.根据权利要求12所述的半导体装置，其特征在于，
所述第一逻辑门包括或门，所述或门被配置成对所述复位信号及所述时钟信号执行或运算，且
所述第二逻辑门包括与非门，所述与非门被配置成对所述或门的输出及所述保持信号执行与非运算。
14.根据权利要求10所述的半导体装置，其特征在于，所述从锁存器包括：
反相器，被配置成基于所述控制信号选择性地对所述第一输出信号进行反相。
15.根据权利要求10所述的半导体装置，其特征在于，进一步包括：
第二操作电路，被配置成使用经由第三条线接收的所述本地电源供应电压来操作，所述第三条线是与所述第二条线独立的传输线；
第二电源选通电路，被配置成判断是否将所述本地电源供应电压施加至所述第二操作电路；以及
第二保持复位双稳态触发器，连接至所述第一条线及所述第三条线。
16.一种半导体装置，其特征在于，包括：
电源选通电路，被配置成将本地电源供应电压选择性地供应至操作电路；以及
保持复位双稳态触发器，被配置成：
当所述电源选通电路将所述本地电源供应电压供应至所述操作电路时，以正常双稳态触发器模式操作，以使用所述本地电源供应电压来锁存数据，且
当所述电源选通电路切断被供应至所述操作电路的所述本地电源供应电压时，以保持模式操作，以使用全局电源供应电压来维持所述数据，所述全局电源供应电压是通过与所述本地电源供应电压不同的电压源来供应。
17.根据权利要求16所述的半导体装置，其特征在于，所述保持复位双稳态触发器包括：
至少一个逻辑门，被配置成产生控制信号来指示所述保持复位双稳态触发器以所述正常双稳态触发器模式及所述保持模式中的一种模式来操作。
18.根据权利要求17所述的半导体装置，其特征在于，所述至少一个逻辑门被配置成基于保持信号、时钟信号及复位信号来产生所述控制信号，以使得如果所述保持复位双稳态触发器以所述正常双稳态触发器模式操作，则所述控制信号的逻辑电平与所述时钟信号的逻辑电平相反，而如果所述保持复位双稳态触发器以所述保持模式操作，则无论所述时钟信号的所述逻辑电平如何所述控制信号的所述逻辑电平均是固定的。
19.根据权利要求17所述的半导体装置，其特征在于，所述保持复位双稳态触发器进一步包括：
主锁存器，被配置成使用所述本地电源供应电压来锁存所述数据，并基于时钟信号来输出数据信号作为第一输出信号；以及
从锁存器，被配置成如果所述至少一个逻辑门指示从装置以所述保持模式操作，则基于保持信号使用所述全局电源供应电压来保持所述数据。
20.根据权利要求18所述的半导体装置，其特征在于，所述至少一个逻辑门包括：
或门，被配置成通过基于复位信号及所述时钟信号执行或运算来产生中间控制信号；以及
与非门，被配置成通过对所述保持信号及所述中间控制信号执行与非运算来产生所述控制信号。
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