CN101658005A - 用于以高数据速率执行芯片外数据通信的系统及方法 - Google Patents

Abstract

本发明描述一种电子装置。所述电子装置包括第一集成电路(IC)及第二集成电路(IC)。所述电子装置还包括经配置以将并行数据信号多路复用为串行数据信号的多路复用器，以及经配置以将所述串行数据信号从所述第一IC发射到所述第二IC的发射器。所述电子装置进一步包括经配置以接收所述串行数据信号的接收器。所述接收器包括经配置以将模拟节点的电压摆动箝位于经确定的范围内的箝位电路。所述箝位还有助于扩展所述接收器的带宽。

Description

用于以高数据速率执行芯片外数据通信的系统及方法

根据35 U.S.C.§119主张优先权

本申请案与发明人为维威克·莫汉(Vivek Mohan)及迪西特·阿布海(Dixit Abhay)的在2007年4月18日申请的题为“高速低功率低工作循环失真差分接收器(HIGHSPEED LOW POWER LOW DUTY CYCLE DISTORTION DIFFERENTIAL RECEIVER)”的第60/912,619号美国临时专利申请案相关并主张所述临时申请案的优先权，所述临时申请案以引用的方式并入本文中。

技术领域

本发明的系统及方法涉及通信及无线相关技术。明确地说，本发明的系统及方法涉及用于以高数据速率执行芯片外数据通信的系统及方法。

背景技术

通信装置已变得越来越小且越来越强大，以便满足消费者需求且改进便携性及便利性。消费者已变得依赖于例如蜂窝式电话、个人数字助理(PDA)、膝上型计算机、显示装置、数字订户线(DSL)调制解调器等通信装置。消费者已开始预期可靠的服务、扩展的覆盖区域及增加的功能性。无线通信装置可被称为移动台、台、存取终端、用户终端、终端、订户单元、用户装备等。

通信系统可同时支持多个通信装置的通信。在一个实例中，无线通信装置可经由上行链路及下行链路上的发射而与一个或一个以上基站(其或者可被称为存取点、节点B等)通信。上行链路(或反向链路)指代从无线通信装置到基站的通信链路，且下行链路(或前向链路)指代从基站到无线通信装置的通信链路。

无线通信系统可为能够通过共享可用系统资源(例如，带宽及发射功率)而支持与多个用户的通信的多址系统。此类多址系统的实例包括码分多址(CDMA)系统、宽带码分多址(WCDMA)、时分多址(TDMA)系统、全球移动通信系统(GSM)、频分多址(FDMA)系统及正交频分多址(OFDMA)系统。

从装置内的一个电路向所述装置内的另一电路传送数据可发生于所述通信装置中的一些或全部通信装置中，例如超级移动个人计算机(UMPC)。随着这些装置的尺寸减小而需要较小的集成电路。然而，随着电路的几何形状减小，具有低功率及低抖动的高速率芯片外通信的困难增加。抖动可指代对产生输出信号的时间与预期产生输出信号的时间的变化的测量。因而，可通过提供用于以高数据速率执行芯片外数据通信的系统及方法而实现益处。

附图说明

图1为说明根据本发明的系统及方法的装置的一个实例的框图；

图2为根据本发明的系统及方法的一个实例的装置的另一配置；

图3为根据本发明的系统及方法的接收器的一个配置；

图4为说明接收器的另一配置的框图；

图5为说明可在接收器中使用的箝位装置的一个实例的示意图；

图6为说明接收器中的可编程泄漏装置的一个配置的示意图；

图7为说明接收器中的保护二极管及延迟元件的一个实例的示意图；

图8为说明接收器中的二极管装置的一个配置的示意图；

图9为说明用于实施高速、低功率及低抖动差分接收器的方法的一个实例的流程图；

图10说明对应于图9中所示的方法的装置加功能块；以及

图11说明可用于电子装置的各种组件。

具体实施方式

数据可在单一装置内从一个集成电路(IC)传送到另一IC或从所述另一IC传送到所述一个IC，或在不同装置之间传送。IC可被称为硅芯片。不同IC之间的数据通信可被称为芯片外数据通信。传统的芯片外数据通信技术使用并行低速互补金属氧化物半导体(CMOS)数据线。然而，此传统技术具有许多缺点。举例来说，此传统技术占用大量IC表面区域。另外，其还需要较多封装引脚。结果，硅成本及封装成本增加。较小表面区域意味着IC上存在很少空间来添加执行其它功能的额外元件。

另外，电子装置正变得越来越小。举例来说，一些无线通信装置(例如，蜂窝式电话)呈“翻转形式”，以便减小所述装置的总尺寸。作为实例，呈“翻转形式”的蜂窝式电话可被称为翻盖电话。所述电话的第一部分可从所述电话的第二部分“翻转”打开及闭合。第一部分可包括显示器。第二部分可包括小键盘。连接第一部分与第二部分的组件可被称为转向节。在芯片外通信期间，电话的第一部分中的第一IC可将数据发送到电话的第二部分中的第二IC/从电话的第二部分中的第二IC接收数据。连接第一IC与第二IC的导线穿过转向节。在使用上文描述的传统技术的情况下，使用多个并行线(即，导线)来穿过小转向节区域变得越来越困难。

一些技术已转向针对芯片外数据通信使用串行高速数据线。串行高速数据线可最小化用于在装置内的不同IC之间传送数据的导线的数目。接收IC可实施芯片上串行到并行转换，以便经由并行线将数据馈送到微处理器。微处理器可位于接收IC上。

然而，在使用串行数据线的增加的数据速率的情况下，CMOS轨到轨驱动器可能并不以此高数据速率操作。因而，需要高速及低功率串行线。低功率低抖动高速接收器是所述串行线的重要组件。抖动可指代对产生输出信号的时间与预期产生所述输出信号的时间的变化的测量。现有工业解决方案使用大量电流。电流的高使用对于底板交流电(AC)插座桌上型应用来说可能并不是不利的，因为大量电流并不是对电源的牵制。然而，消耗大量电流对于电池操作的手持式装置来说是麻烦的。本发明的系统及方法概述用于接收器的高速、低功率及低抖动设计。所述接收器可实施于装置内的一个或一个以上IC上。

本发明描述一种电子装置。所述电子装置包括第一集成电路(IC)及第二集成电路(IC)。电子装置还包括经配置以将并行数据信号多路复用为串行数据信号的多路复用器，以及经配置以将串行数据信号从第一IC发射到第二IC的发射器。电子装置进一步包括经配置以接收串行数据信号的接收器。接收器包括经配置以将模拟节点的电压摆动箝位于经确定的范围内的箝位电路。箝位还有助于扩展接收器的带宽。

本发明还描述一种用于执行芯片外数据通信的方法。将并行数据信号多路复用为串行数据信号。将串行数据信号从第一芯片发射到第二芯片。在第二芯片处，接收器处理所接收的数据。接收器电路中的箝位电路将与模拟节点相关联的电压摆动箝位于经确定的电压范围内。这有助于接收器的输出级中的串联晶体管离开饱和。箝位还有助于扩展接收器的带宽。将来自接收器的串行数据输出多路分用为并行数据信号。由处理器来处理并行数据信号。

本发明还描述一种设备。所述设备包括用于将并行数据信号多路复用为串行数据信号的装置及用于将串行数据信号从第一芯片发射到第二芯片的装置。所述设备还包括用于将与模拟节点相关联的电压输出摆动箝位于经确定的电压范围内的装置。这还扩展接收器的带宽。所述设备进一步包括用于将串行数据信号多路分用为并行数据信号的装置及用于处理所述并行数据信号的装置。

本发明还描述一种用于执行芯片外数据通信的集成电路。所述集成电路包括经配置以接收串行数据信号的接收器。所述接收器包括经配置以对接收器内的模拟节点进行偏置并将与所述模拟节点相关联的电压摆动箝位于经确定的电压范围内的箝位电路。这还扩展接收器的带宽。所述接收器进一步包括经配置以防止接收器的串联输出级装置进入深截止区的可编程电流泄漏电路。另外，接收器包括经配置以将接收器的输出箝位于逻辑低直到内部接收器节点接近对应静态点且接收器偏置电流接近静态值为止的延迟元件。

图1为说明根据本发明的系统及方法的装置100的一个实例的框图。装置100可为任何种类的电子装置，包括但不限于无线通信装置、媒体处理器、PDA、蜂窝式电话等。本发明的系统及方法提供待用于电子装置100的不同部分之间(例如，不同IC、芯片、电路等之间)的数据通信的接收器。现参看图1的图式，第一部分160可包括处理模块102且第二部分170可包括传感器模块112及显示模块114。在一个配置中，处理模块102可为中央处理单元(CPU)、微控制器IC、移动台调制解调器(MSM)等。

在一个配置中，传感器模块112可为图像俘获模块，例如相机。另外，传感器模块112可为全球定位系统(GPS)模块或可以高速率将数据发射到处理模块102的任何其它类型的模块。传感器模块112可包括包含发射器110B的主机模块106B。发射器110B可将数据118B发射到处理模块102。数据118B可经由一个或一个以上导线122B而发射。处理模块102可包括处理器116A及客户端模块104A。客户端模块104A还可包括接收器108A以接收数据118B。处理器116A可处理所述数据118B。

另外，处理模块102可包括具有发射器110A的主机模块106A。发射器110A可将数据118A发射到显示模块114。在一个配置中，显示模块114可为液晶显示器(LCD)。处理模块102可使用一个或一个以上导线122A将数据118A发射到显示器114。显示模块114可包括具有接收所述数据118A的接收器108B的客户端模块104B。处理器116B可处理所接收的数据118A。每一部分160、170内的元件的组合可各自被称为有线收发器，因为每一部分160、170内的元件是通过导线、电缆等来连接的。

图2为根据本发明的系统及方法的一个实例的装置200的另一配置。在一个配置中，装置200可具有“翻转”能力(例如，装置可打开及闭合)。装置200可包括主显示器及子显示器。装置200的第一部分260及第二部分270可通过连接器220来连接。连接器220可被称为转向节。第二部分270可围绕连接器220的轴线在第一方向上旋转且搁置在第一部分260上。可通过围绕连接器220的轴线在第二方向上旋转第二部分270而将装置200翻转打开。在一个实例中，第一方向与第二方向相反。在一些实例中，可使用子显示器且可不必翻转打开装置来启动装置。在其它配置中，装置200可不包括“翻转”能力。非翻转装置200可包括显示器及子显示器。非翻转装置可能无需被翻转打开来启动。

主机模块206可包括多路复用器224。多路复用器224可将并行数据线218A转换成串行数据线222。在一个配置中，多路复用器224可为串行器。

串行数据线222可为两个导线(即，正线及负线)的差分线。每一并行数据线可同时携载特定量的数据。举例来说，如果存在1千兆位的数据，则十个并行数据线可各自携载100兆位的数据。串行数据线可同时顺序地携载一位或一位以上的数据。可存在多个串行数据线。

发射器210可通过连接器220经由串行数据线222发射数据。客户端模块204可包括接收串行数据线222上的数据的接收器208。多路分用器228可将串行数据线222多路分用为并行数据线218B。在一个配置中，多路分用器228可为解串行器。在进一步配置中，多路分用器228可为时钟及数据恢复(CDR)电路。接收器208可将串行数据线222发送到CDR电路，所述CDR电路将串行数据线222转换成并行数据线218B。CDR可与同多路复用器224相关联的时钟同步，使得可将串行数据线222转换成并行数据线218B。在一个实例中，关于与多路复用器224相关联的时钟的信息被与所述数据一起发送到CDR。或者，所述时钟可连同在串行数据线222上所发送的数据一起编码。CDR可解码所述时钟，与经解码的时钟同步并将串行数据线222转换成并行数据线218B。在一个配置中，可在串行数据线222的一个线上发送数据且可在第二串行数据线222上发送选通线。CDR可使用选通线来解码时钟信息。并行数据线218B可连接到处理所述数据的处理器216。

图3为根据本发明的系统及方法的接收器308的一个配置。在一个实例中，将第一偏置电流源366A及第二偏置电流源366B输入到电流输入级350。此电流可充当用于整个差分放大器353的偏置电流。另外，将第一电压源368A及第二电压源368B输入到差分放大器353的输入级352。第一电压源368A及第二电压源368B可为差分电压信号。在一个配置中，差分电压信号可具有约50毫伏(mV)到70mV的电压摆动。

在一个配置中，第一电压源368A及第二电压源368B为差分低电压源。可使用差分低电压信令方案，以便抑制可能存在于装置100的环境中的任何共模噪声。

电流泄漏装置354A、354B可为可编程泄漏装置且接收差分放大器353的输入级352的输出作为输入。电流泄漏装置354A、354B可使一些电流渗出到输出级356且因而辅助输出级356串联装置进入深截止区。深截止区可使差分放大器353的高速操作降级。输出级356可进一步连接到箝位装置358。箝位装置358可对接收器内的模拟节点355进行偏置且对从输出级356产生的输出摆动电压进行箝位。模拟节点355可在输出级356与输出缓冲器360之间。节点355可为敏感节点。模拟节点355上的任何电容可产生低频极点，从而限制放大器353的带宽。箝位装置358可有助于减少模拟节点355上的电容负荷且还提供低输出阻抗，从而增加接收器的带宽。

下文提供关于电流泄漏装置354A、354B及箝位装置358的细节。输出缓冲器360可连接到箝位装置358且输出缓冲器360可驱动输出串行数据信号372以供进一步处理。输出信号372可为单端CMOS输出。在一个实例中，将输出串行数据信号372提供到多路分用器228，所述多路分用器228将串行数据信号372转换成并行数据信号，如先前所解释。

另外，接收器308还可包括延迟元件364及保护二极管362A、362B。保护二极管362A、362B可保护接收器308的元件以免受破坏性静电放电(ESD)脉冲的影响。保护二极管362A、362B可为充电装置模型(CDM)ESD保护电路。在一个实例中，可将启用信号374输入到延迟元件。延迟元件364可将接收器308的输出信号372保持于逻辑低达经确定的时间段。在一个实例中，将输入信号(包括差分电压信号368A、368B)输入到保护二极管362A、362B。

在一个配置中，接收器308可为移动数字显示接口(MDDI)物理层(PHY)的元件中的一者。然而，MDDI仅为与接收器308一起使用的接口类型的一个实例。可在标准链接操作期间使用接收器308。接收器308可将差分低电压信号转换成单端CMOS输出。在一个实例中，接收器308的操作速度可大于一千兆位/秒(Gbps)。另外，接收器308的共模输入范围(Vcm)可为轨到轨。在一些配置中，针对轨到轨共模操作引入小于一百的工作循环失真(DCD)及抖动。在进一步实例中，接收器308可包括50mV的最小差分输入摆动。差分输入摆动提供对接收器308的敏感度的测量。

在一个实例中，接收器308的输入敏感度可小于50mV且接收器308的电流消耗可小于500微安(μA)。在一个配置中，操作输入电压368A、368B对于衬垫功率可为1.65V到1.95V且对于核心功率为1.08V到1.45V。核心功率可用于获得来自接收器308的电平转换CMOS输出。接收器308的操作温度范围可为-40摄氏度(℃)到125℃。

接收器308的设计可将p型金属氧化物半导体(PMOS)场效应晶体管与n型金属氧化物半导体(NMOS)场效应晶体管输入对两者连同对应的尾源一起并入。此互补输入允许接收器放大器具有宽广的共模输入范围。可合并且镜射此输入对的差分输出电流以执行差分到单端转换。输入装置可在弱反转区中操作以最小化接收器偏移。尾源可调节信号的轨到轨共模输入范围(即，至少0.475V到1.475V)。在一个实例中，可通过电源轨来限制共模范围。在1.65V的低衬垫电源及中间共模输入信号下，归因于厚氧化物装置的高Vt(阈值电压)，服务于PMOS及NMOS差分对的两个尾电流源可退出饱和，从而导致差分对中的电流减少且输出级356中的电流减少。这可对高速操作造成无效且可导致若干位的数据在输出中丢失。薄氧化物NMOS及PMOS差分对(下文在图5中进一步解释)可用于避免这些无效。

图4为说明接收器408的另一配置的框图。接收器408的配置类似于图3中所说明的接收器308的配置。然而，本实例包括二极管装置474A、474B，而非电流泄漏装置354A、354B。二极管装置474A、474B还可辅助具有级联装置的输出级456避免进入深截止区。深截止区可使放大器的高速操作降级。

图5为说明可在本发明的系统及方法的接收器108中使用的箝位装置558的一个实例的示意图。箝位558可扩展接收器108的带宽(BW)(即，速度)。箝位558可对模拟节点555进行偏置且将输出电压摆动箝位到小电压范围，以便将接收器输出级中的装置保持于饱和区中。箝位588可通过包括并联的p型金属氧化物半导体(PMOS)场效应晶体管及n型金属氧化物半导体(NMOS)场效应晶体管504而提供低阻抗。可将来自并联的PMOS晶体管及NMOS晶体管504的低阻抗表示为1/跨导(gm)。

在一个配置中，箝位使用NMOS-PMOS推挽式拓扑结构来向敏感模拟节点555提供低阻抗并对敏感模拟节点555进行偏置。低阻抗及对敏感模拟节点555进行偏置可扩展接收器108的带宽(BW)。箝位558可不将栅极帽添加于敏感模拟节点580上。栅极帽可为观察MOS装置的栅极的电容。到NMOS-PMOS晶体管504的输入可为输出级556的输出。另外，启用装置520还可连接到NMOS-PMOS晶体管504。输出级556的输出还可为到输出缓冲器560的输入。输出缓冲器560可产生输出信号572。

图6为说明接收器608中的可编程泄漏装置654A、654B的一个配置的示意图。(接收器608的一些部分未在图6中展示。)输出级656及箝位装置658也被说明为参考点。泄漏装置654A、654B使从输入装置对到输出级656的电流比不平衡，从而在其断开时在输出级PMOS/NMOS串联晶体管中造成小泄漏电流。如先前所提及，可编程泄漏装置654A、654B用于辅助输出级656串联装置不进入深截止区。级联可用于增加放大器的输出电阻，这有助于改进放大器的增益。经改进的(即，较高的)增益有助于消除任何输入偏移电压。级联还可用于改进信噪比。

图7为说明接收器708中的保护二极管762及延迟元件764的一个实例的示意图。(接收器708的一些部分未在图7中展示。)如先前所提及，保护二极管762可为ESD保护二极管。保护二极管762可保护接收器输入对晶体管以免受破坏性静电放电(ESD)脉冲的影响。差分输入信号768A、768B可为到保护二极管762的输入。

延迟元件764可为连接到接收器启用信号774的非对称延迟元件。延迟元件可用一连串非对称反相器来实施；所得的低到高延迟可比高到低延迟大得多。延迟元件764可确保接收器708的输出在接收器708的功率上升周期期间保持为低。延迟元件764可将接收器输出箝位于低，直到偏置节点固定到其相应静态值(即，稳定状态值)为止。

图8为说明接收器808中的二极管装置874A、874B的一个配置的示意图。(接收器808的一些部分未在图8中展示。)箝位装置858、输出级856及输出缓冲器860在示意图内也被说明为参考点。二极管装置874A、874B可替代泄漏电流装置354A、354B。二极管装置874A、874B可为以二极管配置连接的PMOS/NMOS装置。泄漏电流装置354A、354B可为PMOS晶体管及/或NMOS晶体管。二极管装置874A、874B执行与可编程泄漏装置654A、654B相同的功能。如先前所提及，二极管装置874A、874B可用于辅助具有串联装置的输出级856避免进入深截止区。

图9为说明用于实施高速、低功率及低抖动差分接收器108的方法900的一个实例的流程图。方法900可由装置100(例如电子装置、移动装置、手持式装置等)来实施。在一个配置中，可将并行数据信号多路复用902为串行数据信号。可在第一芯片上对并行信号进行多路复用902。第一芯片可在处理模块102、传感器模块112、显示模块114等中。

可将串行数据信号发射904到第二芯片。第二芯片可位于不同于第一芯片的模块中。举例来说，第一芯片可位于处理模块102中且第二芯片可位于显示模块114中。在一个配置中，可在第二芯片处接收906串行数据信号。可对与模拟节点相关联的电压信号进行箝位908。可将信号箝位908到经确定的电压范围。举例来说，可由箝位装置304来对电压信号进行箝位908，以便将输出级串联装置维持处于饱和。

在一个配置中，可将串行数据信号多路分用910为并行数据信号。串行数据信号的多路分用910可发生于第二芯片上。可由处理器216(例如微处理器)来处理912并行数据信号。

上文所描述的图9的方法可由对应于图10中所说明的装置加功能块的各种硬件及/或软件组件及/或模块来执行。换句话说，图9中所说明的框902到912对应于图10中所说明的装置加功能块1002到1012。

在使用上文所提供的设计技术的情况下，接收器108可满足先前所指定的设计参数。在一个配置中，对于低到50mV的输入电压摆动，观测到具有低抖动的高效能(若干千兆位/秒(Gbps))。本发明的系统及方法的接收器108还可具有高共模抑制比(CMRR)。高CMRR抑制共模噪声，共模噪声在无线电产生高电平噪声的蜂窝式电话中可为高。使用串行数据线(即，单一导线)来实现至少若干Gbps的数据速率节省了集成电路的表面区域上的空间且还节省了封装引脚。接收器108的低功率使用改进了用于装置100的电源。在一个配置中，接收器具有在约5到10毫微安(nA)的范围内的断开电流。接收器108的启用时间可为约50到60毫微秒(ns)，而断开时间可小于5ns。较快的启用时间可有助于迅速地接通装置100。可以突发模式发送数据且可迅速地断开装置100，以便节省功率。

图11说明可用于电子装置1102的各种组件。电子装置1102为可经配置以实施本文中所描述的各种系统及方法的装置的实例。举例来说，本文中所揭示的有线接收器108可为装置1102的组件。装置1102可为移动台、蜂窝式电话、PDA、手持式装置、卫星电话、膝上型计算装置等。当前系统及方法可实施于无线或非无线电子装置中。不具有无线能力的装置的配置可包括处理器、存储器等，但可不包括收发器、信号检测器或用于实施无线能力的其它组件。

装置1102可包括控制电子装置1102的操作的处理器1104。处理器1104还可被称为中央处理单元(CPU)。存储器1106(其可包括只读存储器(ROM)与随机存取存储器(RAM)两者)向处理器1104提供指令及数据。存储器1106的一部分还可包括非易失性随机存取存储器(NVRAM)。处理器1104通常基于存储在存储器1106内的程序指令来执行逻辑及算术运算。装置1102还可包括外壳1108。

装置1102还可包括信号检测器1118。信号检测器1118可检测例如总能量、每一伪噪声(PN)芯片的导频能量、功率谱密度及其它信号等信号。装置1102还可包括用于处理信号的数字信号处理器(DSP)1120。

电子装置1102的各种组件可通过总线系统1122而耦合在一起，所述总线系统1122除数据总线以外还可包括功率总线、控制信号总线及状态信号总线。然而，为清楚起见，图11中将各种总线说明为总线系统1122。

如本文中所使用，术语“确定”包含广泛多种动作，且因此“确定”可包括核算、计算、处理、导出、调查、查找(例如，在表格、数据库或另一数据结构中查找)、查明等。而且，“确定”可包括接收(例如，接收信息)、存取(例如，存取存储器中的数据)等。而且，“确定”可包括解决、选择、挑选、建立等。

除非另有明确指定，否则短语“基于”并不意指“仅基于”。换句话说，短语“基于”描述“仅基于”与“至少基于”两者。

结合本发明所描述的各种说明性逻辑块、模块和电路可用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列信号(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，所述处理器可以是任何市售的处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器或任何其它此类配置。

结合本发明所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中或在所述两者的组合中体现。软件模块可驻留在此项技术中已知的任何形式的存储媒体中。可使用的存储媒体的一些实例包括RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM等。软件模块可包含单一指令或许多指令，且可分布于若干不同码段上、分布于不同程序中及分布于多个存储媒体上。存储媒体可耦合到处理器，使得所述处理器可从所述存储媒体读取信息及将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。

本文中所揭示的方法包含用于实现所描述的方法的一个或一个以上步骤或动作。所述方法步骤及/或动作可在不脱离权利要求书的范围的情况下彼此互换。换句话说，除非指定步骤或动作的特定次序，否则在不脱离权利要求书的范围的情况下，可修改特定步骤及/或动作的次序及/或使用。

所描述的功能可以硬件、软件、固件或其任何组合来实施。如果以软件来实施，则所述功能可作为一个或一个以上指令而存储于计算机可读媒体上。计算机可读媒体可为可由计算机存取的任何可用媒体。借助于实例而非限制，计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于以指令或数据结构形式携载或存储所要程序代码并可由计算机存取的任何其它媒体。如本文中所使用，磁盘及光盘包括压缩光盘(CD)、激光光盘、光盘、数字通用光盘(DVD)、软盘及Blu-

光盘，其中磁盘通常以磁性方式再生数据，而光盘以光学方式用激光再生数据。

软件或指令还可经由发射媒体来发射。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电及微波)而从网站、服务器或其它远程源发射软件，则将同轴电缆、光纤电缆、双绞线、DSL或无线技术(例如红外线、无线电及微波)包括于发射媒体的定义中。

此外，应了解，用于执行本文中所描述的方法及技术的模块及/或其它适当装置(例如图9到10所说明的那些装置)可由移动装置及/或基站下载且/或以其它方式获得(如果适用)。举例来说，此装置可耦合到服务器以有助于用于执行本文中所描述的方法的装置的传送。或者，本文中所描述的各种方法可经由存储装置(例如，随机存取存储器(RAM)、只读存储器(ROM)、例如压缩光盘(CD)或软盘的物理存储媒体等)来提供，使得移动装置及/或基站在将存储装置耦合或提供到所述装置后便可获得所述各种方法。此外，可利用用于将本文中所描述的方法及技术提供到装置的任何其它合适的技术。

应理解，权利要求书不限于上文所说明的精确配置及组件。可在不脱离权利要求书的范围的情况下对本文中所描述的系统、方法及设备的布置、操作及细节做出各种修改、改变及变化。

Claims (24)

1.一种电子装置，其包含：

第一集成电路(IC)；

第二集成电路(IC)；

多路复用器，其经配置以将并行数据信号多路复用为串行数据信号；

发射器，其经配置以将所述串行数据信号从所述第一IC发射到所述第二IC；

接收器，其经配置以接收所述串行数据信号，所述接收器包含：

箝位电路，其经配置以将模拟节点的电压摆动箝位于经确定的范围内并扩展所述接收器的带宽。

2.根据权利要求1所述的电子装置，其中所述箝位电路包含p型金属氧化物半导体(PMOS)晶体管及n型金属氧化物半导体(NMOS)晶体管。

3.根据权利要求2所述的电子装置，其中所述箝位电路进一步包含NMOS及PMOS推挽式拓扑结构。

4.根据权利要求3所述的电子装置，其中所述NMOS及所述PMOS推挽式拓扑结构提供等于并联的所述NMOS及所述PMOS的跨导(gm)的倒数的阻抗。

5.根据权利要求1所述的电子装置，其中所述接收器进一步包含经配置以提供足够增益的输出级装置。

6.根据权利要求5所述的电子装置，其中输入摆动的所述经确定的范围为用以将所述输出级装置维持处于饱和的电压信号的范围。

7.根据权利要求1所述的电子装置，其中所述接收器进一步包含经配置以避免所述接收器的串联装置进入深截止区的可编程电流泄漏装置。

8.根据权利要求1所述的电子装置，其中所述接收器进一步包含经配置以避免所述接收器的串联装置进入深截止区的二极管装置。

9.根据权利要求1所述的电子装置，其中所述接收器进一步包含经配置以将所述接收器的输出箝位于逻辑低的延迟装置。

10.根据权利要求9所述的电子装置，其中所述延迟装置进一步经配置以将所述接收器的所述输出箝位于逻辑低，直到内部接收器节点接近对应静态点为止。

11.根据权利要求9所述的电子装置，其中所述延迟装置进一步经配置以将所述接收器的所述输出箝位于逻辑低，直到接收器偏置电流接近对应静态值为止。

12.根据权利要求1所述的电子装置，其中所述电子装置包含无线装置。

13.根据权利要求12所述的电子装置，其中所述无线装置包含手持机。

14.一种用于执行芯片外数据通信的方法，所述方法包含：

将并行数据信号多路复用为串行数据信号；

将所述串行数据信号从第一芯片发射到第二芯片；

将与模拟节点相关联的电压摆动箝位于经确定的电压范围内并扩展接收器的带宽；

将所述串行数据信号多路分用为所述并行数据信号；以及

处理所述并行数据信号。

15.根据权利要求14所述的方法，其中由p型金属氧化物半导体(PMOS)晶体管及n型金属氧化物半导体(NMOS)晶体管来执行对电压输出摆动进行箝位。

16.根据权利要求15所述的方法，其进一步包含提供NMOS及PMOS推挽式拓扑结构。

17.根据权利要求16所述的方法，其进一步包含提供等于并联的所述NMOS及所述PMOS的跨导(gm)的倒数的阻抗。

18.根据权利要求14所述的方法，其进一步包含通过将模拟节点的电压箝位于经确定的电压范围内而将接收器的输出级装置维持处于饱和。

19.根据权利要求18所述的方法，其进一步包含防止所述输出级装置的级联装置进入深截止区。

20.根据权利要求14所述的方法，其进一步包含将接收器的输出箝位于逻辑低。

21.根据权利要求20所述的方法，其进一步包含将所述接收器的所述输出箝位于所述逻辑低，直到内部接收器节点接近对应静态点为止。

22.根据权利要求20所述的方法，其进一步包含将所述接收器的所述输出箝位于所述逻辑低，直到接收器偏置电流接近对应静态值为止。

23.一种设备，其包含：

用于将并行数据信号多路复用为串行数据信号的装置；

用于将所述串行数据信号从第一芯片发射到第二芯片的装置；

用于将与模拟节点相关联的电压输出摆动箝位于经确定的电压范围内并扩展接收器的带宽的装置；

用于将所述串行数据信号多路分用为所述并行数据信号的装置；以及

用于处理所述并行数据信号的装置。

24.一种用于执行芯片外数据通信的集成电路，所述集成电路包含：

接收器，其经配置以接收串行数据信号，所述接收器包含：

箝位电路，其经配置以对所述接收器内的模拟节点进行偏置且将与所述模拟节点相关联的电压摆动箝位于经确定的电压范围内并扩展所述接收器的带宽；

可编程电流泄漏电路，其经配置以防止所述接收器的串联输出级装置进入深截止区；以及

延迟元件，其经配置以将所述接收器的输出箝位于逻辑低，直到内部接收器节点接近对应静态点且接收器偏置电流接近静态值为止。

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