CN107925639A - 脉冲决策反馈均衡电路 - Google Patents

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Abstract

实施例包括一种脉冲决策反馈均衡(DFE)电路。所述DFE电路可以包括电流积分求和器(CIS)电路，所述CIS电路基于输入数据信号和时钟信号在对应数据节点上传递一个或多个数据信号。所述DFE电路可以进一步包括校正电路，所述校正电路可以基于所述输入数据信号的先前位向数据节点提供校正信号。所述校正电路可以在所述校正电路的电流源与所述数据节点之间提供导电通路达小于所述时钟信号和/或数据信号的单位间隔(UI)的时间段。所述DFE电路可以包括用于基于所述输入数据信号的不同先前位提供对应校正信号的多个校正电路。可以描述并要求保护其他实施例。

Description

脉冲决策反馈均衡电路
相关申请
本申请要求于2015年9月23日提交的题为“PULSED DECISION FEEDBACKEQUALIZATION CIRCUIT(脉冲决策反馈均衡电路)”的美国专利申请14/863,300的优先权。
技术领域
本发明的实施例总体上涉及电子电路技术领域，并且更具体地涉及一种脉冲决策反馈均衡电路。
背景技术
在高速串行链路接收器中使用决策反馈均衡(decision feedbackequalization，DFE)电路来消除来自先前位的符号间干扰(intersymbol interference，ISI)。在一些DFE电路中，对由电流源单元所提供的消除信号与输出节点处的输入数据信号进行求和。然而，由电流源单元在输出节点处进行的电荷共享对数据信号贡献了噪声。
附图说明
结合附图通过以下详细描述将很容易理解实施例。为了方便本描述，相同的参考标号指代相同的结构元件。在附图的各图中通过示例的方式而非通过限制的方式展示了实施例。
图1示意性地展示了根据各个实施例的包括决策反馈均衡(DFE)电路的接收器电路。
图2示意性地展示了根据各个实施例的DFE电路。
图3示意性地展示了根据各个实施例的DFE电路的简化模型。
图4示意性地展示了根据各个实施例的脉冲发生电路。
图5示意性地展示了根据各个实施例的另一个脉冲发生电路。
图6展示了根据各个实施例的被配置用于采用本文所描述的设备和方法的示例系统。
具体实施方式
在以下详细描述中，参照形成其一部分并且通过可实践的说明性实施例示出的附图，在附图中，相同的标号指示相同的部件。应当理解的是，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑改变。因此，以下详细描述不应被认为具有限制意义，并且实施例的范围由所附权利要求书及其等效物来限定。
可以以对理解要求保护的主题最有帮助的方式将各种操作依次描述为多个分立动作或操作。然而，描述的顺序不应被解释为暗示这些操作一定是顺序相关的。具体地，可以不按照所呈现的顺序来执行这些操作。可以按与所描述的实施例不同的顺序来执行所描述的操作。在附加的实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
出于本公开的目的，短语“A和/或B”以及“A或B”意指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。
本描述可能使用短语“在实施例中(in an embodiment)”或“在实施例中(inembodiments)”，所述短语可以各自指代相同或不同实施例中的一个或多个实施例。此外，如关于本公开的实施例使用的术语“包括(comprising)”、“包括(including)”、“具有(having)”等是同义的。
如在本文中所使用的，术语“电路系统”可以指以下各项、是以下各项的一部分或包括以下各项：执行一个或多个软件或固件程序的专用集成电路(ASIC)、电子电路、处理器(共享、专用或组)和/或存储器(共享、专用或组)，组合逻辑电路和/或提供所描述的功能的其他适当的硬件部件。如在本文中所使用的，“计算机实现的方法”可以指由一个或多个处理器、具有一个或多个处理器的计算机系统、如智能电话(其可以包括一个或多个处理器)等移动设备、平板计算机、膝上型计算机、机顶盒、游戏控制台等执行的任何方法。
本文中所描述的实施例包括一种脉冲决策反馈均衡(DFE)电路。所述DFE电路可以包括在接收器电路中以便接收输入数据信号。所述DFE电路可以包括基于输入数据信号在对应数据节点上提供一个或多个数据信号的电流积分求和器(current integratingsummer，CIS)电路。所述DFE电路可以进一步包括如电流数模转换器(IDAC)电路等可以基于输入数据信号的先前位向数据节点提供校正信号的校正电路。校正电路可以在小于数据信号和/或与数据信号相关联的时钟信号的单位间隔(unit interval，UI)的时间段上在校正电路的电流源与数据节点之间提供导电通路。所述DFE电路可以包括用于基于所述输入数据信号的不同先前位提供对应校正信号的多个校正电路。可以对校正信号与数据节点上的数据信号进行求和以便生成经校正数据信号。接收器电路可以使用经校正数据信号来确定输入数据信号的位值。
例如，图1展示了根据各个实施例的包括耦合至控制电路104和数据读取电路106的DFE电路102的接收器电路100。接收器电路100可以包括在通信设备中以便(例如，从另一个通信设备和/或通信设备中的另一个部件)接收数据信号。在各个实施例中，DFE电路102可以接收输入数据信号并且可以生成经校正数据信号以便消除来自输入数据信号的先前位的符号间干扰(ISI)。例如，DFE电路102可以包括求和器电路108(例如，CIS电路)、数据采样器电路110以及一个或多个校正电路112。求和器电路108可以基于输入数据信号在对应数据节点114上提供一个或多个数据信号。采样器块可以向校正电路112提供输入数据信号的先前位的值。校正电路112可以基于输入数据信号的先前位并且响应于由控制电路104所提供的一个或多个控制信号来向数据节点114提供校正信号。可以(例如，由求和器电路108)对校正信号与数据节点114上的数据信号进行求和以便生成经校正数据信号。
在一些实施例中，校正电路112可以是包括电流源的电流源单元(例如，电流数模转换器(IDAC))，所述电流源与数据节点114中的一个或多个选择性地耦合以便提供校正信号。在各个实施例中，所述一个或多个控制信号可以是用于使校正电路112在时钟信号和/或数据信号的小于一个单位间隔(UI)内传递对应校正信号的脉冲控制信号(例如，具有不同于50％的占空比)。例如，校正电路112可以在小于时钟信号和/或数据信号的单位间隔(UI)的时间段上在校正电路112的电流源与数据节点114之间提供导电通路。在较短的时间段上将电流源与数据节点114导电连接可以减少可能由电流源(例如，通过电流源漏极节点处的电容)引入的噪声/抖动的影响。
数据读取电路106可以使用经校正数据信号从输入数据信号中读取数据。由DFE电路102所提供的ISI消除可以改进数据读取电路106的性能，并且相比现有DFE电路，可以在经校正数据信号中提供减少的噪声/抖动。
在各个实施例中，接收器电路100可以根据任何合适的通信协议来接收数据信号，诸如通用串行总线(USB)接口、通用输入/输出(GPIO)接口、相机串行接口(CSI)、移动行业处理器接口(MIPI)M-PHY接口、外围组件互连高速(PCIe)接口、串行高级技术附件(SATA)接口、以太网接口和/或另一种高速输入/输出接口(例如，有线接口)。在一些实施例中，接收器电路100可以用于接收差分数据信号。因此，接收器电路100可以耦合至一对I/O触点(未示出)，所述一对I/O触点耦合至对应传输线以便传递差分数据信号。在一些实施例中，附加传输线可以耦合在通信设备或部件之间例如以便承载地信号和/或电力。在一些实施例中，传输线的至少一部分可以是连接在通信设备之间的电缆的一部分。在其他实施例中，接收器电路100可以在单条传输线上接收单端数据信号。
在一些实施例中，接收器电路100可以包括在还包括发射电路系统的收发器电路中。
图2展示了根据各个实施例的DFE电路200。DFE电路200可以对应于图1中的DFE电路102。如所示出，DFE电路200可以包括彼此耦合的一个或多个IDAC 202a至202d、CIS 204以及数据采样器块206。
在各个实施例中，CIS 204可以接收包括正输入数据信号xip和负输入数据信号xin的差分输入数据信号。在一些实施例中，输入数据信号(例如，xip和xin)可以是电压信号。CIS 204可以在节点208a至208d处将输入数据信号从电压信号转换成电流信号(例如，差分电流信号)。
在一些实施例中，CIS 204可以进一步将输入数据信号分成偶部分和奇部分以便允许DFE电路200以输入数据信号的时钟速率的一半进行操作。因此，CIS 204可以被称为1：2解复用CIS。例如，CIS 204可以在节点208a处生成偶正数据信号，在节点208b处生成偶负数据信号，在节点208c处生成奇正数据信号并且在节点208d处生成奇负数据信号。在其他实施例中，DFE电路200可以以全时钟速率或以不同的时钟速率进行操作。
在一些实施例中，如图2所示，CIS 204可以在第一输入晶体管210处接收负输入数据信号xin，并且可以在第二输入晶体管212处接收正输入数据信号xip。负输入数据信号xin可以是正输入数据信号的反相信号。第一输入晶体管210和第二输入晶体管212可以与求和器电流源214耦合以便提供通过第一输入晶体管210或第二输入晶体管212的电流。当输入数据信号具有第一逻辑值时，第一输入晶体管210可以比第二输入晶体管212传导更多的电流，并且当输入数据信号具有第二逻辑值时，第二输入晶体管212可以比第一输入晶体管210传导更多的电流。
CIS 204可以进一步包括p型晶体管216a至216d以及n型晶体管218a至218d。晶体管216a和216b以及218a和218b可以在其对应栅极端子处接收与输入数据信号相关联的第一数据时钟信号(ck0)，并且晶体管216c和216d以及218c和218d可以在其对应栅极端子处接收与输入数据信号相关联的第二数据时钟信号(ck180)。第二数据时钟信号可以是第一数据时钟信号的反相版本或180度相移版本。在一些实施例中，第一和第二数据时钟信号可以是作为输入数据信号的速率的一半的半速率时钟(例如，用于将输入数据信号分成偶部分和奇部分)。
如所示，节点208a可以耦合在晶体管216a与218a之间以便接收偶正输出信号vep；节点208b可以耦合在晶体管216b与218b之间以便接收偶负输出信号ven；节点208c可以耦合在晶体管216c与218c之间以便接收奇正输出信号vop；并且节点208d可以耦合在晶体管216d与218d之间以便在节点208d处接收奇负输出信号von。尽管晶体管210、212以及216a至216d被示出为p型晶体管，并且晶体管218a至218d被示出为n型晶体管，但是其他实施例可以包括任何其他合适类型的晶体管。
在各个实施例中，IDAC 202a至202d可以基于输入数据信号的数据模式(例如，基于输入数据信号的先前位的值)向对应节点208a至208d提供校正信号。可以对校正信号与由CIS 204在节点208a至208d处生成的对应输出电流信号进行求和以便生成经校正数据信号(例如，节点208a处的vep、节点208b处的ven、节点208c处的vop以及节点208d处的von)。经校正数据信号可以被传递至采样器块206。
在一些实施例中，经校正数据信号可以由耦合在对应节点208a至208d与地之间的电容器220a至220d从电流信号转换成电压信号。因此，采样器块206可以接收经校正数据信号作为电压信号。在一些实施例中，电容器220a至220d可以具有可编程的电容值。另外地或可替代地，在一些实施例中，电容器220a至220d可以是金属指状电容器。
在一些实施例中，DFE电路200可以用于消除来自输入数据信号的多个先前位的ISI。单独的IDAC 202a至202d可以用于消除来自输入数据信号的对应先前位的ISI。DFE电路200可以被描述为具有一定数量的抽头，所述数量等于DFE电路200针对其而校正ISI的先前位的数量，并且抽头数量可以对应于IDAC 202a至202d的数量。例如，DFE电路200被示出为包括4个IDAC 202a至202d的4抽头DFE电路。IDAC 202a可以消除来自先于当前位的位的ISI；IDAC 202b可以消除来自先于当前位2个位的位的ISI；IDAC 202c可以消除来自先于当前位3个位的位的ISI；并且IDAC 202d可以消除来自先于当前位4个位的位的ISI。
在各个实施例中，采样器块206可以接收经校正数据信号并且可以生成和/或存储先前位的运行值。例如，采样器块206可以包括偶数据通路上的锁存器222a至222d以及奇数据通路上的锁存器224a至224d。锁存器222a可以在对应输入端子处接收经校正偶正数据信号和经校正偶负数据信号。锁存器222a可以进一步在触发输入端处接收第一时钟信号(ck0)。当第一时钟信号具有第一值(例如，逻辑低)时，锁存器222a可以将经校正偶正数据信号vep和经校正偶负数据信号ven传递至对应输出端子。当第一时钟信号转变为第二值(例如，逻辑高)时，锁存器222a可以将信号的值锁存并保持在输出端子处。因此，输出端子处的信号D0x和D0xb的值可分别对应于vep或ven信号的先前位。
锁存器222b的输入端子可以与锁存器222a的输出端子耦合以便接收信号D0x和D0xb。锁存器222b可以在其输出端子处生成信号D0和D0b，所述信号具有分别与先于vep信号和ven信号的当前位2个位的位相对应的值。在一些实施例中，锁存器222b的触发输入端可以接收用于触发锁存器222b的锁存的第二时钟信号(ck180)。
以类似的方式，锁存器222c可以生成信号D2x和D2xb，所述信号具有与先于vep信号和ven信号的当前位3个位的位相对应的值。锁存器222d可以生成信号D2和D2b，所述信号具有与先于vep信号和ven信号的当前位4个位的位相对应的值。
在各个实施例中，锁存器224a至224d可以以类似的方式进行操作以便生成并锁存经校正奇正数据信号vop和经校正奇负数据信号von的先前值。例如，锁存器224a可以生成信号D1x和D1xb，所述信号具有与vop和von信号的先前位相对应的值。锁存器224b可以生成信号D1和D1b，所述信号具有分别与先于vop和von信号的当前位2个位的位相对应的值。锁存器224c可以生成信号D3x和D3xb，所述信号具有分别与先于vop和von信号的当前位3个位的位相对应的值。锁存器224d可以生成信号D3和D3b，所述信号具有分别与先于vop和von信号的当前位3个位的位相对应的值。
在各个实施例中，IDAC 202a至202d可以接收由采样器块206生成的与vep、ven、vop和von信号的先前值相对应的对应信号组。IDAC 202a至202d可以基于从采样器块206处接收到的对应信号组来生成对应校正信号。例如，IDAC 202a可以接收由锁存器222a和224a生成的信号(例如，D0x、D0xb、D1x和D1xb)；IDAC 202b可以接收由锁存器222b和224b生成的信号(例如，D0、D0b、D1和D1b)；IDAC 202c可以接收由锁存器222c和224c生成的信号(例如，D2x、D2xb、D3x和D3xb)；并且IDAC 202d可以接收由锁存器222d和224d生成的信号(例如，D2、D2b、D3和D3b)。
将IDAC 202a称作示例，IDAC 202a可以包括使其源极端子耦合至电流源230的存取晶体管226和228。在一些实施例中，电流源230可以是可编程电流源，并且由电流源230产生的电流的值可以基于数字编码。晶体管226可以在其栅极端子处接收第一控制信号(ctl1)，并且晶体管228可以在其栅极端子处接收第二控制信号(ctl2)。在各个实施例中，第一和第二控制信号可以是脉冲控制信号。在一些实施例中，第一和第二控制信号还可以是周期性的。脉冲周期性控制信号意指第一和第二控制信号被脉冲“启动”以便在小于控制信号的周期的一半的脉冲时间段上导通对应晶体管226或228。第一和第二控制信号可以“断开”以便在大于控制信号的周期的一半的时间段上(例如，在控制信号的周期减去脉冲时间段上)断开对应晶体管226或228。例如，如果晶体管226和228是p型晶体管，则第一和第二控制信号可以在脉冲期间处于地电压(0V)以便导通对应晶体管226或228，并且可以在脉冲之间处于Vcc以便断开对应晶体管226或228。在一些实施例中，第二控制信号可以是第一控制信号的180度相移版本(例如，移动了控制信号的周期的一半)。
在各个实施例中，IDAC 202a可以进一步包括数据晶体管232a至232d。晶体管232a可以耦合在存取晶体管226与节点208a之间；晶体管232b可以耦合在存取晶体管226与节点208b之间；晶体管232c可以耦合在存取晶体管228与节点208c之间；并且晶体管232d可以耦合在存取晶体管228与节点208d之间。因此，可以使用晶体管226、232a和232b来校正偶数据信号vep和ven，并且可以使用晶体管228、232c和232d来校正奇数据信号vop和von。尽管晶体管226、228以及232a至232d在图2中被描绘为p型晶体管，但是其他实施例可以包括任何其他合适类型的晶体管。
在各个实施例中，晶体管232a可以在其栅极端子处接收信号D1x；晶体管232b可以在其栅极端子处接收信号D1xb；晶体管232c可以在其栅极端子处接收信号D0x；并且晶体管232d可以在其栅极端子处接收信号D0xb。当第一控制信号脉冲启动时，存取晶体管226可以导通。晶体管232a或晶体管232b中的一个可以导通，并且晶体管232a或晶体管232b中的另一个可以根据信号D1x和D1xb的值(例如，基于输入数据信号的先前位的值)而断开。例如，如果正输入数据信号的先前位具有第一值(例如，逻辑0)，则晶体管232a可以导通并且晶体管232b可以断开。因此，在第一控制信号的脉冲期间，晶体管232a可以将(例如，由电流源230提供的)校正信号传递至节点208a。如果正输入数据信号的先前位具有第二值(例如，逻辑1)，则晶体管232b可以导通并且晶体管232a可以断开。因此，在第一控制信号的脉冲期间，晶体管232b可以将(例如，由电流源230提供的)校正信号传递至节点208b。
第一控制信号可以在输入数据信号的偶周期期间脉冲启动(例如，当第一时钟信号ck0具有用于导通晶体管216a和216b的第一值，并且第二时钟信号ck180具有用于断开晶体管216c和216d的第二值时)。例如，在一些实施例中，第一控制信号可以在输入数据信号的偶周期开始时开始脉冲启动(例如，响应于第一时钟信号的转变)。在输入数据信号的偶周期期间，第二控制信号可以断开，并且因此晶体管228可以断开。
在各个实施例中，在输入数据信号的奇周期期间(例如，当第一时钟信号ck0具有用于断开晶体管216a和216b的第二值，并且第二时钟信号ck180具有用于导通晶体管216c和216d的第一值时)，可以使用第二控制信号、存取晶体管228、数据晶体管232c以及数据晶体管232d来提供校正信号。第二控制信号可以在输入数据信号的奇周期期间(例如，在输入数据信号的奇周期开始时开始)脉冲启动以便导通存取晶体管228。晶体管232c可以在输入数据信号的奇周期期间接收对应于输入数据信号的先前位的位D0x。晶体管232d可以接收位D0xb，所述位可以是位D0x的反转位。因此，根据D0x和D0xb的值，晶体管232c或晶体管232d将导通以便将电流源230与对应节点208c或208d导电耦合，并且由此提供校正信号。
在一些实施例中，电流源230、存取晶体管226和228以及晶体管232a至232d可以包括在IDAC 202a的用于提供正校正信号(例如，正电流)的正单元中，并且IDAC 202a可以进一步包括用于提供负校正信号(例如，负电流)的负单元(为了便于说明，未示出)。负单元可以包括与正单元的部件类似的部件，但是可以在正单元将正校正信号施加到相应负节点上时将负校正信号施加到相应正节点上，并且可以在正单元将正校正信号施加到相应正节点上时将负校正信号施加到相应负节点上。例如，当正单元将正校正信号提供给节点208a(例如，响应于第一控制信号中的脉冲并且基于信号D1x和D1xb的值)时，负单元可以将负校正信号提供给节点208b。
在各个实施例中，接收器电路可以使用经校正数据信号来读取数据。DFE电路200可以校正来自先前数据位的ISI以便提高接收器电路的性能。
在一些实施例中，IDAC 202a至202d中的一个或多个可以不包括存取晶体管(例如，IDAC 202a的存取晶体管226和228)。在这些实施例中，数据开关可以接收对应于先前位的信号的脉冲版本(例如，D1x、D1xb、D0x、D0xb)作为控制信号。例如，如果DFE电路200将软判决数据采样器输出(例如，锁存器222a和224a的传递至IDAC 202a的输出)用于第一抽头，则可以使用这种配置。在软判决数据采样器输出的情况下，锁存器222a和224b的输出信号可以每隔一个UI重置为电压Vcc(例如，在偶通路上的锁存器222a的奇周期期间以及在奇通路上的锁存器224a的偶周期期间)。在一些实施例中，IDAC202a可以使用省略了存取晶体管226和228的配置，并且将D1x、D1xb、D0x和D0xb的脉冲版本用作对应控制信号，而剩余的IDAC 202b至202d可以包括存取晶体管。
在各个实施例中，如本文所述，相比于使用50％占空比时钟信号来控制IDAC的DFE电路，对脉冲第一控制信号和第二控制信号的使用可以减少IDAC202a至202d的电流源(例如，电流源230)与节点208a至208d导电耦合的时间量。因此，IDAC 202a至202d的电流源与节点208a至208d之间的导电耦合的减少的时间段可以减少由IDAC 202a至202d(例如，由电流源的节点处的寄生电容)引入的噪声/抖动。脉冲第一和第二控制信号可以仍然允许与在第一时钟信号(ck0)和第二时钟信号(ck180)分别用于第一和第二控制信号的情况下将提供的相同的DFE电路200校正范围。
为了说明，图3示出了DFE电路300以及DFE电路300的不同节点处的各种信号的采样波形的简化示意图。在一些实施例中，DFE电路300可以对应于DFE电路200。
DFE电路300的电流源302可以对应于IDAC 202a的电流源230。IDAC202a的存取晶体管226以及晶体管232a和232b可以由开关304和开关电阻器306(具有电阻Rsw)组合地表示。存取晶体管228以及晶体管232c和232d可以由开关308和开关电阻器310(具有电阻Rsw)组合地表示。电流i总和以及时钟开关312和314用于对存在于DFE电路200的数据节点208a至208d处的数据信号进行建模，并且电容器316和318可以用于对节点208a至208d处的电容(例如，由电容器220a至220d所提供)进行建模。时钟开关312可以受偶时钟信号ck偶(例如，对应于图2的第一时钟信号ck0)的控制，并且时钟开关314可以受奇时钟信号ck奇(例如，对应于图2的第二时钟信号ck180)的控制。当相应时钟信号为高时，时钟开关312和314可以闭合(例如，导通)(尽管图2中的DFE电路200被示出为使用在控制/时钟信号为低的情况下导通的p型开关)。
在各个实施例中，电流源302的漏极节点处的电压被定义为Vp。由Cp(电流源302的漏极节点处的寄生电容)贡献的电流被定义为Ip。
在各个实施例中，开关304可以接收第一控制信号(Φ)，并且开关306可以接收第二控制信号(Φ')。图3的第一和第二控制信号可以对应于图2的第一和第二控制信号。
如果时钟信号ck偶和ck奇用于第一和第二控制信号以便引导偶求和器输出端与奇求和器输出端之间的IDAC电流，则由IDAC所提供的DFE校正电压DFEDAC校正将由下式给出：
其中，Idac是由电流源302提供的电流，T是时钟信号ck偶和ck奇的单位间隔(UI)(例如，积分和重置周期的持续时间)，并且CL是求和器输出节点(例如，对应于节点208a至208d)处的电容。
对于脉冲第一和第二控制信号(Φ和Φ')，脉冲时间段tpul可以是接通对应开关304或308的“启动”脉冲的持续时间，复位时间段trst是时钟信号(例如，ck偶或ck奇)的半周期的剩余部分，在所述剩余部分期间，开关304或308断开。tpul与trst的总和等于UI持续时间T。因为除了对Cp进行充电之外，不存在用于反馈电流Idac的其他通路，所以当时钟开关312和314不导通时，电流源302的漏极节点处的电压Vp增大。在脉冲控制信号Φ或Φ'为高的时间段期间，idac和Ip具有用于对CL进行充电的通路，并且因此在电荷从Cp流向CL的期间tpul内，Vp减小。图3中所示出的求和器输出波形Ve和Vo只考虑了IDAC贡献以及每隔一个UI重置为地(未示出求和器电流贡献)。在稳定状态下，节点电容器CP上不存在电荷积累。因此：
ldac×trst＝lp×tpul (2)
另外，DFE校正电压是：
从方程(2)代入Ip，我们得到：
假定tpul+trst＝T，我们得到：
等式(6)给出与等式(1)相同的DFE校正电压表达式。因此，对于使用脉冲控制信号的脉冲DFE方案，DFE校正的量与使用50％占空比控制信号时的情况相同。因此，对脉冲控制信号(例如，Φ和Φ')的使用可以减小来自与求和器输出节点导电耦合的电流源302的噪声/抖动效应，而不会影响DFE电路300的DFE校正范围。在各个实施例中，可以将开关304、308、312和314的大小(例如，形成开关的晶体管的大小)选择为确保电流源302的漏极节点处的电压Vp不会上升为高到足以切断电流Idac。
在各个实施例中，脉冲时间段(tpul)的长度可以是小于时钟信号(例如，半速率时钟信号)的1个UI的任何合适的时间量。例如，在一些实施例中，脉冲时间段可以是UI的一半或更少，比如约UI的10％。因为较短的脉冲时间段可能使电压Vp上升得更高，所以可以将脉冲时间段的长度和IDAC的晶体管的大小选择为避免电压Vp上升为高到足以切断电流Idac。
在一些实施例中，可以从时钟信号(例如，第一时钟信号ck0或第二时钟信号ck180)中生成第一和/或第二控制信号。例如，可以通过执行时钟信号的NAND函数以及时钟信号的延迟版本来生成第一控制信号。时钟信号的延迟版本中的延迟量可以确定第一控制信号中的脉冲的长度。
图4示意性地展示了根据各个实施例的可以用于生成脉冲第一控制信号和/或第二控制信号的脉冲发生电路400。脉冲发生电路400可以包括在控制电路104中。脉冲发生电路400可以包括多个延迟元件402a至402e(例如，反相器或缓冲器)以便延迟时钟信号clk。时钟信号以及时钟信号的延迟版本被传递至NAND门404的输入端子。NAND门404的输出可以是脉冲控制信号ctl1。
在一些实施例中，脉冲发生电路400可以进一步包括NAND门406和/或多路复用器408以便允许脉冲发生器电路400提供脉冲控制信号或时钟信号中的所选一个作为脉冲发生器电路400的输出。NAND门406可以在其输入端子处接收时钟信号和使能信号，并且NAND门406的输出可以被传递至第一延迟元件402a。多路复用器408可以接收脉冲控制信号和时钟信号，并且可以基于使能信号的值输出脉冲控制信号或时钟信号中的所选一个。
在各个实施例中，可以由另一个脉冲发生器电路400基于第二时钟信号(ck180)生成第二控制信号(ctl2)。
如以上所讨论的，在一些实施例中，DFE电路的一个或多个校正电路(例如，IDAC)可以不包括存取晶体管(例如，IDAC 202a的存取晶体管226和228)。在这些实施例中，数据开关可以接收对应于先前位的信号的脉冲版本(例如，D1x、D1xb、D0x、D0xb)作为控制信号。
图5展示了可以用于在IDAC不包括存取晶体管的实施例中为IDAC的数据晶体管(例如，数据晶体管232a至232d)提供脉冲控制信号的脉冲发生电路500。脉冲发生电路500可以生成锁存输出信号的脉冲版本(例如，D0x、D0xb、D1x或D1xb)以便控制相应数据晶体管。当DFE电路200将软判决数据采样器输出(例如，锁存器222a和224a的传递至IDAC 202a的输出)用于第一抽头时，电路500可用于例如IDAC 202a。在软判决数据采样器输出的情况下，锁存器222a和224b的输出信号可以每隔一个UI重置为电压Vcc(例如，在偶通路上的锁存器222a的奇周期期间以及在奇通路上的锁存器224a的偶周期期间)。电压Vcc可以断开数据晶体管232a至232d，并且因此可能不需要存取晶体管226和228。
脉冲发生电路500可以包括用于延迟锁存输出信号(例如，D0x、D0xb、D1x或D1xb)的多个延迟元件502a至502e(例如，反相器或缓冲器)。在一些实施例中，延迟元件串中的最后一个延迟元件502e可以是多路复用器，所述多路复用器接收锁存输出信号以及锁存输出信号的延迟版本并且基于使能信号向逻辑504传递锁存输出信号或锁存输出信号的延迟版本之一。
在各个实施例中，逻辑504可以接收锁存输出信号和来自最后一个延迟元件502e的输出信号(例如，锁存输出信号或延迟的锁存输出信号)。例如，逻辑504可以包括耦合在电源轨与输出端子508之间的p型晶体管506。晶体管506可以在其栅极端子处接收来自延迟元件502e的输出信号。逻辑504可以进一步包括耦合在输出端子508与地之间的n型晶体管510和512。可以耦合晶体管510的栅极端子以便接收锁存输出信号，并且可以耦合晶体管512的栅极端子以便接收来自延迟元件502e的输出信号。
当来自延迟元件502e的输出信号为低时，晶体管506可以导通以便将输出端子508处的控制信号拉高(例如，拉高为Vcc)。当来自延迟元件502e的输出信号为高时，如果来自延迟元件502e的输出信号以及锁存输出信号两者均为高，则逻辑504可以将输出端子508处的控制信号拉低(例如，拉低为地)，否则输出端子508可能是浮置的。因此，当延迟元件502e的输出信号是锁存输出信号的延迟版本时，控制信号可以是锁存输出信号的脉冲版本。
图6展示了根据各个实施例的可以采用本文所描述的装置和/或方法(例如，接收器电路100、DFE电路200、DFE电路300、脉冲发生电路400和/或脉冲发生电路500)的示例计算设备600。如所示出的，计算设备600可以包括多个部件，如一个或多个处理器604(示出了一个)以及至少一个通信芯片606。在各个实施例中，所述一个或多个处理器604各自可以包括一个或多个处理器核。在各个实施例中，所述至少一个通信芯片606可以物理且电气地耦合至所述一个或多个处理器604。在进一步的实施方式中，通信芯片606可以是所述一个或多个处理器604的一部分。在各个实施例中，计算设备600可以包括印刷电路板(PCB)602。对于这些实施例，所述一个或多个处理器604和通信芯片606可以布置在所述PCB上。在替代性实施例中，各个部件可以在不采用PCB 602的情况下耦合。
根据其应用，计算设备600可以包括可以或可以不物理且电气地耦合至PCB 602的其他部件。这些其他部件包括但不限于：存储器控制器605、易失性存储器(例如，动态随机存取存储器(DRAM)608)、非易失性存储器(如只读存储器(ROM)610)、闪存612、存储设备611(例如，硬盘驱动器(HDD))、I/O控制器614、数字信号处理器(未示出)、加密处理器(未示出)、图形处理器616、一个或多个天线618、显示器(未示出)、触摸屏显示器620、触摸屏控制器622、电池624、音频编解码器(未示出)、视频编解码器(未示出)、全球定位系统(GPS)设备628、罗盘630、加速度计(未示出)、陀螺仪(未示出)、扬声器632、相机634以及大容量存储设备(如硬盘驱动器、固态驱动器、压缩盘(CD)、数字通用盘(DVD))(未示出)等。
在一些实施例中，所述一个或多个处理器604、闪存612和/或存储设备611可以包括存储编程指令的相关联固件(未示出)，所述编程指令被配置用于使计算设备600能够响应于由所述一个或多个处理器604执行编程指令而实践本文中所描述的方法中的全部或所选方面。在各个实施例中，这些方面可以另外地或可替代地使用与所述一个或多个处理器604、闪存612或存储设备611分离的硬件来实现。
在各个实施例中，计算设备600的一个或多个部件可以包括本文所描述的接收器电路100、DFE电路200、DFE电路300、脉冲发生电路400和/或脉冲发生电路500。例如，接收器电路100、DFE电路200、DFE电路300、脉冲发生电路400和/或脉冲发生电路500可以包括在I/O控制器614、处理器604、存储器控制器605和/或计算设备600的另一个部件中。在一些实施例中，I/O控制器614可以与一个或多个外部设备接口连接以便使用接收器电路100、DFE电路200、DFE电路300、脉冲发生电路400和/或脉冲发生电路500来接收数据信号。另外地或可替代地，接收器电路100、DFE电路200、DFE电路300、脉冲发生电路400和/或脉冲发生电路500可以用于接收在计算设备600的两个部件之间传输的数据信号。
通信芯片606可以实现用于来往于计算设备600传送数据的有线和/或无线通信。术语“无线”及其派生词可以用于描述可以通过使用通过非固体介质的经调制的电磁辐射来传达数据的电路、设备、系统、方法、技术、通信信道等。尽管相关联设备在一些实施例中可能不包含任何导线，但是该术语并不暗示相关联设备不包含任何导线。通信芯片606可以实现多种无线标准或协议中的任何标准或协议，包括但不限于IEEE 702.20、长期演进(LTE)、LTE高级(LTE-A)、通用分组无线业务(GPRS)、演进数据优化(Ev-DO)、演进高速分组接入(HSPA+)、演进高速下行链路分组接入(HSDPA+)、演进高速上行链路分组接入(HSUPA+)、全球移动通信系统(GSM)、增强型数据速率GSM演进(EDGE)、码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、全球微波接入互操作性(WiMAX)、蓝牙、其衍生物、以及被称为3G、4G、5G和更高的任何其他无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如Wi-Fi和蓝牙等较短距离无线通信，并且第二通信芯片606可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等较长距离无线通信。
在各种实施方式中，计算设备600可以是膝上型计算机、上网本、笔记本、超级本、智能电话、计算平板机、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元(例如，游戏控制台或汽车娱乐单元)、数码相机、家电、便携式音乐播放器或数字视频记录器。在进一步的实施方式中，计算设备600可以是对数据进行处理的任何其他电子设备。
下面提供了一些非限制性示例。
示例1是一种决策反馈均衡(DFE)电路，所述DFE电路包括：电流积分求和器(CIS)电路，所述CIS电路耦合至数据节点，所述CIS电路用于基于输入数据信号和时钟信号在所述数据节点处生成数据信号；以及校正电路，所述校正电路耦合至所述数据节点以便基于所述输入数据信号的先前位向所述数据节点提供校正信号，其中，所述校正电路用于提供所述校正信号达小于所述时钟信号的一个单位间隔(UI)的时间段上。
示例2是如示例1所述的DFE电路，其中，所述校正电包括：电流源；存取晶体管，所述存取晶体管耦合在所述电流源与所述数据节点之间，其中，所述存取晶体管响应于控制信号而将所述电流源导电耦合至所述数据节点达所述时间段。
示例3是如示例2所述的DFE电路，其中，所述数据节点是第一数据节点并且所述数据信号是第一数据信号，其中，所述DFE电路进一步包括第二数据节点，所述第二数据节点用于接收第二数据信号，所述第二数据信号与所述第一数据信号形成差分对，并且其中，所述校正电路进一步包括：第一数据晶体管，所述第一数据晶体管耦合在所述存取晶体管与所述第一数据节点之间以便当所述数据信号的所述先前位具有第一值时选择性地将所述校正信号传递至所述第一节点；以及第二数据晶体管，所述第二数据晶体管耦合在所述存取晶体管与所述第二数据节点之间以便当所述数据信号的所述先前位具有第二值时选择性地将所述校正信号传递至所述第二节点。
示例4是如示例2所述的DFE电路，进一步包括控制电路，所述控制电路用于基于所述时钟信号生成所述控制信号，其中，所述控制信号响应于所述时钟信号的转变而脉冲启动达所述时间段。
示例5是如示例4所述的DFE电路，其中，所述控制电路用于基于所述时钟信号的NAND函数和所述时钟信号的延迟版本来生成所述控制信号。
示例6是如示例1所述的DFE电路，其中，所述数据节点是偶数据节点，其中，所述数据信号是偶数据信号，其中，所述CIS电路用于基于所述输入数据信号生成所述偶数据信号和奇数据信号，其中，所述CIS电路用于将所述奇数据信号传递至奇数据节点，并且其中，所述校正电路包括：电流源；第一存取晶体管，所述第一存取晶体管耦合在所述电流源与所述偶数据节点之间，其中，所述第一存取晶体管响应于第一控制信号而在所述输入数据信号的偶周期期间将所述电流源导电耦合至所述偶数据节点达所述时间段；以及第二存取晶体管，所述第二存取晶体管耦合在所述电流源与所述奇数据节点之间，其中，所述第二存取晶体管响应于第二控制信号而在所述输入数据信号的奇周期期间将所述电流源导电耦合至所述奇数据节点达所述时间段。
示例7是如示例1所述的DFE电路，其中，所述校正电路是第一校正电路，所述校正信号是第一校正信号，并且所述先前位是第一先前位，并且其中，所述DFE电路进一步包括：多个校正电路，所述多个校正电路包括所述第一校正电路，所述多个校正电路用于基于所述数据信号的不同先前位向所述数据节点提供对应校正信号；以及采样器电路，所述采样器电路用于向所述多个校正电路提供所述不同先前位。
示例8是如示例1至7中任一项所述的DFE电路，其中，所述时间段为所述时钟信号的所述UI的约5％至约50％。
示例9是一种设备，所述设备包括：用于提供数据信号的先前位的装置，所述数据信号在一个或多个数据节点上传递并且与时钟信号相关联；以及用于基于所述数据信号的所述先前位向所述一个或多个数据节点中的一个或多个提供校正信号达小于所述时钟信号的1个单位间隔(UI)的时间段以便校正来自所述先前位的符号间干扰(ISI)的装置。
示例10是如示例9所述的设备，其中，所述数据信号是差分数据信号，所述差分数据信号包括在所述一个或多个数据节点中的正数据节点上传递的正数据信号以及在所述一个或多个数据节点中的负数据节点上传递的负数据信号，并且其中，用于提供所述校正信号的装置用于如果所述先前位具有第一值则向所述正数据节点提供所述校正信号达所述时间段，并且用于如果所述先前位具有不同于所述第一值的第二值则向所述负数据节点提供所述校正信号达所述时间段。
示例11是如示例9所述的设备，其中，所述数据信号被分成在所述一个或多个数据节点中的偶数据节点上传递的偶数据信号以及在所述一个或多个数据节点中的奇数据节点上传递的奇数据信号，并且其中，所述设备进一步包括：用于基于所述时钟信号从输入数据信号生成所述偶数据信号和所述奇数据信号的装置。
示例12是如示例9所述的设备，进一步包括用于生成控制信号的装置，所述控制信号用于触发用于提供所述校正信号的装置提供所述校正信号达所述时间段，其中，所述控制信号响应于所述时钟信号的转变而脉冲启动达所述时间段。
示例13是如示例9至12中任一项所述的设备，其中，所述时间段是所述时钟信号的所述UI的约5％至约50％。
示例14是一种系统，所述系统包括：处理器；接收器电路，所述接收器电路耦合至所述处理器，所述接收器电路用于接收输入数据信号，其中，所述接收器电路包括用于基于所述输入数据信号生成经校正数据信号的决策反馈均衡(DFE)电路，其中，所述DFE电路包括：电流积分求和器(CIS)电路，所述CIS电路耦合至数据节点，所述CIS电路用于基于所述输入数据信号在所述数据节点处生成数据信号；以及校正电路，所述校正电路耦合至所述数据节点以便基于所述输入数据信号的先前位向所述数据节点提供校正信号，其中，所述校正电路用于提供所述校正信号达小于所述数据信号的一个单位间隔(UI)的时间段，并且其中，所述CIS电路用于对所述校正信号与所述数据信号进行求和以便生成经校正数据信号。
示例15是如示例14所述的系统，其中，所述校正电包括：电流源；存取晶体管，所述存取晶体管耦合在所述电流源与所述数据节点之间，其中，所述存取晶体管响应于控制信号而将所述电流源导电耦合至所述数据节点达所述时间段以便提供所述校正信号。
示例16是如示例15所述的系统，其中，所述数据节点是第一数据节点并且所述数据信号是第一数据信号，其中，所述DFE电路进一步包括第二数据节点，所述第二数据节点用于接收第二数据信号，所述第二数据信号与所述第一数据信号形成差分对，并且其中，所述校正电路进一步包括：第一数据晶体管，所述第一数据晶体管耦合在所述存取晶体管与所述第一数据节点之间，以便当所述数据信号的所述先前位具有第一值时，选择性地将所述校正信号传递至所述第一节点；以及第二数据晶体管，所述第二数据晶体管耦合在所述存取晶体管与所述第二数据节点之间，以便当所述数据信号的所述先前位具有第二值时，选择性地将所述校正信号传递至所述第二节点。
示例17是如示例15所述的系统，其中，所述CIS电路进一步基于时钟信号生成所述数据信号，其中，所述DFE电路进一步包括控制电路，所述控制电路用于基于所述时钟信号生成所述控制信号，其中，所述控制信号响应于所述时钟信号的转变而脉冲启动达所述时间段。
示例18是如示例17所述的系统，其中，所述控制电路用于基于所述时钟信号的NAND函数和所述时钟信号的延迟版本来生成所述控制信号。
示例19是如示例14所述的系统，其中，所述时间段是所述数据信号的所述UI的约5％至约50％。
示例20是如示例14所述的系统，其中，所述接收器电路用于基于所述经校正数据信号来确定所述输入数据信号的值。
示例21是如示例14所述的系统，进一步包括：网络接口以及耦合至所述处理器的显示器。
虽然出于描述的目的已经在本文中展示和描述了某些实施例，但是本申请旨在覆盖本文中所讨论的实施例的任何修改或变化。因此，显然意图是，本文中所描述的实施例仅受限于权利要求书。
在本公开陈述“一个”或“第一”元件或其等效物时，这种公开包括一个或多个这种元件，既不要求也不排除两个或更多这种元件。进一步地，除非另外特别指出，用于已标识元件的顺序指示符(例如，第一、第二或第三)用来区分所述元件，且不表示或暗示所要求的或有限数量的这种元件，也不表示这种元件的特定位置或顺序。

Claims (21)

1.一种决策反馈均衡(DFE)电路，包括：
电流积分求和器(CIS)电路，所述CIS电路耦合至数据节点，所述CIS电路用于基于输入数据信号和时钟信号在所述数据节点处生成数据信号；以及
校正电路，所述校正电路耦合至所述数据节点以便基于所述输入数据信号的先前位向所述数据节点提供校正信号，其中，所述校正电路用于提供了所述校正信号达小于所述时钟信号的一个单位间隔(UI)的时间段。
2.如权利要求1所述的DFE电路，其中，所述校正电路包括：
电流源；
存取晶体管，所述存取晶体管耦合在所述电流源与所述数据节点之间，其中，所述存取晶体管响应于控制信号而将所述电流源导电耦合至所述数据节点达所述时间段。
3.如权利要求2所述的DFE电路，其中，所述数据节点是第一数据节点，并且所述数据信号是第一数据信号，其中，所述DFE电路进一步包括第二数据节点，所述第二数据节点用于接收第二数据信号，所述第二数据信号与所述第一数据信号形成差分对，并且其中，所述校正电路进一步包括：
第一数据晶体管，所述第一数据晶体管耦合在所述存取晶体管与所述第一数据节点之间，以便当所述数据信号的所述先前位具有第一值时，选择性地将所述校正信号传递至所述第一节点；以及
第二数据晶体管，所述第二数据晶体管耦合在所述存取晶体管与所述第二数据节点之间，以便当所述数据信号的所述先前位具有第二值时，选择性地将所述校正信号传递至所述第二节点。
4.如权利要求2所述的DFE电路，进一步包括控制电路，所述控制电路用于基于所述时钟信号生成所述控制信号，其中，所述控制信号响应于所述时钟信号的转变而脉冲启动达所述时间段。
5.如权利要求4所述的DFE电路，其中，所述控制电路用于基于所述时钟信号的NAND函数和所述时钟信号的延迟版本来生成所述控制信号。
6.如权利要求1所述的DFE电路，其中，所述数据节点是偶数据节点，其中，所述数据信号是偶数据信号，其中，所述CIS电路用于基于所述输入数据信号生成所述偶数据信号以及奇数据信号，其中，所述CIS电路用于将所述奇数据信号传递至奇数据节点，并且其中，所述校正电路包括：
电流源；
第一存取晶体管，所述第一存取晶体管耦合在所述电流源与所述偶数据节点之间，其中，所述第一存取晶体管响应于第一控制信号而在所述输入数据信号的偶周期期间将所述电流源导电耦合至所述偶数据节点达所述时间段；以及
第二存取晶体管，所述第二存取晶体管耦合在所述电流源与所述奇数据节点之间，其中，所述第二存取晶体管响应于第二控制信号而在所述输入数据信号的奇周期期间将所述电流源导电耦合至所述奇数据节点达所述时间段。
7.如权利要求1所述的DFE电路，其中，所述校正电路是第一校正电路，所述校正信号是第一校正信号，并且所述先前位是第一先前位，并且其中，所述DFE电路进一步包括：
多个校正电路，所述多个校正电路包括所述第一校正电路，所述多个校正电路用于基于所述数据信号的不同先前位向所述数据节点提供对应校正信号；以及
采样器电路，所述采样器电路用于向所述多个校正电路提供所述不同先前位。
8.如权利要求1至7中任一项所述的DFE电路，其中，所述时间段为所述时钟信号的所述UI的约5％至约50％。
9.一种设备，包括：
用于提供数据信号的先前位的装置，所述数据信号在一个或多个数据节点上传递并且与时钟信号相关联；以及
用于基于所述数据信号的所述先前位向所述一个或多个数据节点中的一个或多个提供校正信号达小于所述时钟信号的1个单位间隔(UI)的时间段以便校正来自所述先前位的符号间干扰(ISI)的装置。
10.如权利要求9所述的设备，其中，所述数据信号是差分数据信号，所述差分数据信号包括在所述一个或多个数据节点中的正数据节点上传递的正数据信号以及在所述一个或多个数据节点中的负数据节点上传递的负数据信号，并且其中，用于提供所述校正信号的装置用于如果所述先前位具有第一值则向所述正数据节点提供所述校正信号达所述时间段，并且用于如果所述先前位具有不同于所述第一值的第二值则向所述负数据节点提供所述校正信号达所述时间段。
11.如权利要求9所述的设备，其中，所述数据信号被分成在所述一个或多个数据节点中的偶数据节点上传递的偶数据信号以及在所述一个或多个数据节点中的奇数据节点上传递的奇数据信号，并且其中，所述设备进一步包括：
用于基于所述时钟信号从输入数据信号生成所述偶数据信号和所述奇数据信号的装置。
12.如权利要求9所述的设备，进一步包括用于生成控制信号的装置，所述控制信号用于触发用于提供所述校正信号的装置提供所述校正信号达所述时间段，其中，所述控制信号响应于所述时钟信号的转变而脉冲启动达所述时间段。
13.如权利要求9至12中任一项所述的设备，其中，所述时间段是所述时钟信号的所述UI的约5％至约50％。
14.一种系统，包括：
处理器；
接收器电路，所述接收器电路耦合至所述处理器，所述接收器电路用于接收输入数据信号，其中，所述接收器电路包括用于基于所述输入数据信号生成经校正数据信号的决策反馈均衡(DFE)电路，其中，所述DFE电路包括：
电流积分求和器(CIS)电路，所述CIS电路耦合至数据节点，所述CIS电路用于基于所述输入数据信号在所述数据节点处生成数据信号；以及
校正电路，所述校正电路耦合至所述数据节点，以便基于所述输入数据信号的先前位向所述数据节点提供校正信号，其中，所述校正电路用于提供所述校正信号达小于所述数据信号的一个单位间隔(UI)的时间段，并且其中，所述CIS电路用于对所述校正信号与所述数据信号进行求和以便生成经校正数据信号。
15.如权利要求14所述的系统，其中，所述校正电路包括：
电流源；
存取晶体管，所述存取晶体管耦合在所述电流源与所述数据节点之间，其中，所述存取晶体管响应于控制信号而将所述电流源导电耦合至所述数据节点达所述时间段以便提供所述校正信号。
16.如权利要求15所述的系统，其中，所述数据节点是第一数据节点，并且所述数据信号是第一数据信号，其中，所述DFE电路进一步包括第二数据节点，所述第二数据节点用于接收第二数据信号，所述第二数据信号与所述第一数据信号形成差分对，并且其中，所述校正电路进一步包括：
第一数据晶体管，所述第一数据晶体管耦合在所述存取晶体管与所述第一数据节点之间，以便当所述数据信号的所述先前位具有第一值时，选择性地将所述校正信号传递至所述第一节点；以及
第二数据晶体管，所述第二数据晶体管耦合在所述存取晶体管与所述第二数据节点之间，以便当所述数据信号的所述先前位具有第二值时，选择性地将所述校正信号传递至所述第二节点。
17.如权利要求15所述的系统，其中，所述CIS电路进一步基于时钟信号生成所述数据信号，其中，所述DFE电路进一步包括控制电路，所述控制电路用于基于所述时钟信号生成所述控制信号，其中，所述控制信号响应于所述时钟信号的转变而脉冲启动达所述时间段。
18.如权利要求17所述的系统，其中，所述控制电路用于基于所述时钟信号的NAND函数和所述时钟信号的延迟版本来生成所述控制信号。
19.如权利要求14所述的系统，其中，所述时间段是所述数据信号的所述UI的约5％至约50％。
20.如权利要求14所述的系统，其中，所述接收器电路用于基于所述经校正数据信号来确定所述输入数据信号的值。
21.如权利要求14至20中任一项所述的系统，进一步包括：网络接口以及耦合至所述处理器的显示器。
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