KR20220063953A - 디지털-아날로그 변환 회로 및 이를 포함하는 수신기 - Google Patents

디지털-아날로그 변환 회로 및 이를 포함하는 수신기 Download PDF

Info

Publication number
KR20220063953A
KR20220063953A KR1020200149930A KR20200149930A KR20220063953A KR 20220063953 A KR20220063953 A KR 20220063953A KR 1020200149930 A KR1020200149930 A KR 1020200149930A KR 20200149930 A KR20200149930 A KR 20200149930A KR 20220063953 A KR20220063953 A KR 20220063953A
Authority
KR
South Korea
Prior art keywords
current
voltage
output node
digital
code
Prior art date
Application number
KR1020200149930A
Other languages
English (en)
Inventor
고경준
배준한
김한석
박병규
박재현
송호빈
이수은
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200149930A priority Critical patent/KR20220063953A/ko
Priority to US17/306,421 priority patent/US11700012B2/en
Publication of KR20220063953A publication Critical patent/KR20220063953A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
    • H03M7/165—Conversion to or from thermometric code
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H04L25/0276—Arrangements for coupling common mode signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

디지털-아날로그 변환 회로는 제1 디지털-아날로그 변환기 및 제2 디지털-아날로그 변환기를 포함한다. 상기 제1 디지털-아날로그 변환기는 제1 입력 단자를 통하여 수신된 제1 디지털 코드를 제1 온도계 코드로 변환하는 제1 이진-온도계 코드 변환기, 제1 전압과 제1 출력 노드 사이에 연결되고, 상기 제1 온도계 코드에 응답하여 제1 전류를 상기 제1 출력 노드에 제공하는 복수의 제1 전류 셀들 및 상기 제1 출력 노드와 제2 전압 사이에 연결되는 제1 전류-전압 변환기를 구비한다. 상기 제2 디지털-아날로그 변환기는 제2 입력 단자를 통하여 수신된 제2 디지털 코드를 제2 온도계 코드로 변환하는 제2 이진-온도계 코드 변환기, 상기 제1 전압과 제1 출력 노드 사이에 상기 제1 전류 셀들과 병렬로 연결되고, 상기 제2 온도계 코드에 응답하여 제2 전류를 상기 제1 출력 노드에 제공하는 복수의 제2 전류 셀들 및 상기 제1 출력 노드와 상기 제2 전압 사이에 상기 제1 전류-전압 변환기와 병렬로 연결되는 제2 전류-전압 변환기를 구비한다. 상기 제1 전류-전압 변환기와 상기 제2 전류 전압 변환기는 상기 제1 출력 노드에서 상기 제1 전류와 상기 제2 전류의 합을 전압으로 변환하여 상기 제1 디지털 코드와 상기 제2 디지털 코드의 가중된 합산에 해당하는 제1 아날로그 전압을 출력한다.

Description

디지털-아날로그 변환 회로 및 이를 포함하는 수신기{Digital-analog converting circuit and receiver including the same}
본 발명은 집적 회로에 관한 것으로, 보다 상세하게는 디지털-아날로그 변환 회로 및 이를 포함하는 수신기에 관한 것이다.
디지털-아날로그 변환기는 송신기 및 수신기와 같은 다양한 집적 회로에서 광범위하게 사용되고 있다. 현재 서로 다른 입력 단자로 입력되는 디지털 코드들은 서로 다른 디지털-아날로그 변환기들에서 아날로그 신호들로 변환되고, 상기 아날로그 신호들이 디지털-아날로그 변환기들에 연결되는 회로 소자에서 합산되고 있다. 따라서, 회로 소자의 설계 복잡성이 증가할 수 있다.
본 발명의 일 목적은 두 개의 입력 단자로 입력되는 두 개의 디지털 코드의 합에 해당하는 아날로그 전압을 출력하는 디지털-아날로그 변환 회로를 제공하는 것이다.
본 발명의 일 목적은 두 개의 입력 단자로 입력되는 두 개의 디지털 코드의 가중치 합에 해당하는 아날로그 전압을 출력하는 디지털-아날로그 변환 회로를 제공하는 것이다.
본 발명의 일 목적은 상기 디지털-아날로그 변환 회로를 포함하는 수신기를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로는 제1 디지털-아날로그 변환기 및 제2 디지털-아날로그 변환기를 포함한다. 상기 제1 디지털-아날로그 변환기는 제1 입력 단자를 통하여 수신된 제1 디지털 코드를 제1 온도계 코드로 변환하는 제1 이진-온도계 코드 변환기, 제1 전압과 제1 출력 노드 사이에 연결되고, 상기 제1 온도계 코드에 응답하여 제1 전류를 상기 제1 출력 노드에 제공하는 복수의 제1 전류 셀들 및 상기 제1 출력 노드와 제2 전압 사이에 연결되는 제1 전류-전압 변환기를 구비한다. 상기 제2 디지털-아날로그 변환기는 제2 입력 단자를 통하여 수신된 제2 디지털 코드를 제2 온도계 코드로 변환하는 제2 이진-온도계 코드 변환기, 상기 제1 전압과 제1 출력 노드 사이에 상기 제1 전류 셀들과 병렬로 연결되고, 상기 제2 온도계 코드에 응답하여 제2 전류를 상기 제1 출력 노드에 제공하는 복수의 제2 전류 셀들 및 상기 제1 출력 노드와 상기 제2 전압 사이에 상기 제1 전류-전압 변환기와 병렬로 연결되는 제2 전류-전압 변환기를 구비한다. 상기 제1 전류-전압 변환기와 상기 제2 전류 전압 변환기는 상기 제1 출력 노드에서 상기 제1 전류와 상기 제2 전류의 합을 전압으로 변환하여 상기 제1 디지털 코드와 상기 제2 디지털 코드의 가중된 합산에 해당하는 제1 아날로그 전압을 출력한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로는 제1 디지털-아날로그 변환기 및 제2 디지털-아날로그 변환기를 포함한다. 상기 제1 디지털-아날로그 변환기는 제1 전압과 출력 노드 사이에 연결되고, 제1 입력 단자를 통하여 수신되는 제1 디지털 코드에 응답하여 제1 전류를 생성하고, 상기 제1 전류를 상기 출력 노드에 제공하는 제1 전류 생성 회로와 상기 출력 노드와 제2 전압 사이에 연결되는 제1 전류-전압 변환기를 구비한다. 상기 제2 디지털-아날로그 변환기는 상기 제1 전압과 상기 출력 노드 사이에 상기 제1 전류 생성 회로에 병렬로 연결되고, 제2 입력 단자를 통하여 수신되는 제2 디지털 코드에 응답하여 제2 전류를 생성하고, 상기 제2 전류를 상기 출력 노드에 제공하는 제2 전류 생성 회로와 상기 출력 노드와 상기 제2 전압 사이에 상기 제1 전류-전압 변환기와 병렬로 연결되는 제2 전류-전압 변환기를 구비한다. 상기 제1 전류-전압 변환기와 상기 제2 전류 전압 변환기는 상기 출력 노드에서 상기 제1 전류와 상기 제2 전류의 합을 전압으로 변환하여 상기 제1 디지털 코드와 상기 제2 디지털 코드의 합산에 해당하는 아날로그 전압을 출력한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 수신기는 샘플링 회로, 이퀄라이저, 클럭 및 데이터 복원 회로를 포함한다. 상기 샘플링 회로는 샘플링 클럭에 기초하여 데이터를 샘플링하여 샘플링된 제1 전압 레벨과 샘플링된 제2 전압 레벨을 제공한다. 상기 이퀄라이저는 상기 샘플링된 제1 전압 레벨과 상기 샘플링된 제2 전압 레벨을 수신하고, 상기 샘플링된 제1 전압 레벨과 상기 샘플링된 제2 전압 레벨을 조절한다. 상기 클럭 및 데이터 복원 회로는 상기 이퀄라이저로부터 수신된 상기 샘플링된 제1 전압 레벨과 상기 샘플링된 제2 전압 레벨에 기초하여 상기 샘플링 클럭을 복원한다. 상기 샘플링 회로는 동일한 형태의 데이터 샘플러와 에러 샘플러는 포함한다. 상기 샘플링 회로는 제1 디지털-아날로그 컨버터 및 디지털-아날로그 변환 회로를 포함한다. 상기 제1 디지털-아날로그 컨버터는 오프셋 전압과 관련된 제1 디지털 코드를 상응하는 아날로그 오프셋 전압으로 변환한다. 상기 디지털-아날로그 변환 회로는 상기 제1 디지털 코드를 대응하는 아날로그 전압으로 변환하는 제2 디지털-아날로그 컨버터 및 기준 전압과 관련된 제2 디지털 코드를 대응하는 아날로그 전압으로 변환하는 제3 디지털-아날로그 컨버터를 포함하고, 상기 제1 디지털 코드와 상기 제2 디지털 코드의 합에 해당하는 합산 아날로그 전압을 출력한다.
상기와 같은 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로는 서로 다른 입력 단자를 통하여 수신되는 제1 디지털 코드와 제2 디지털 코드에 해당하는 제1 아날로그 신호와 제2 아날로그 신호를 출력 노드에서 가중치를 두고 합산하여 하나의 출력 아날로그 신호로 제공함으로써, 디지털-아날로그 변환 회로의 출력 노드에 연결되는 회로 소자의 설계를 단순화할 수 있다.
도 1은 본 발명의 실시예들에 따른 아날로그-디지털 변환 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 디지털-아날로그 변환 회로의 예를 나타내는 회로도이다.
도 3은 도 2의 디지털-아날로그 변환 회로에서 제1 디지털 코드의 변화에 따른 아날로그 전압을 나타내는 그래프이다.
도 4는 도 2의 디지털-아날로그 변환 회로에서 제2 디지털 코드의 변화에 따른 아날로그 전압을 나타내는 그래프이다.
도 5는 본 발명의 실시예들에 따른 도 1의 디지털-아날로그 변환 회로의 예를 나타내는 회로도이다.
도 6a는 도 5의 제1 전류원들 중 하나의 구성을 나타낸다.
도 6b는 도 5의 제2 전류원들 중 하나의 구성을 나타낸다.
도 7은 도 6의 디지털-아날로그 변환 회로에서 제1 디지털 코드의 변화에 따른 아날로그 전압을 나타내는 그래프이다.
도 8은 도 6의 디지털-아날로그 변환 회로에서 제1 디지털 코드의 변화에 따른 아날로그 전압을 나타내는 그래프이다.
도 9는 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 도 9의 디지털-아날로그 변환 회로의 예를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 도 9의 디지털-아날로그 변환 회로의 예를 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로를 나타내는 블록도이다.
도 13, 도 14 및 도 15는 각각 도 12의 디지털-아날로그 변환 회로에서 제1 디지털 코드의 변화에 따른 제1 아날로그 전압과 제2 아날로그 전압을 나타내는 그래프들이다.
도 16, 도 17 및 도 18은 각각 도 12의 디지털-아날로그 변환 회로에서 제2 디지털 코드의 변화에 따른 제1 아날로그 전압과 제2 아날로그 전압을 나타내는 그래프들이다.
도 19는 도 12의 디지털-아날로그 변환 회로에서 제1 디지털 코드, 제1 온도계 코드 및 제1 반전 온도계 코드의 예를 나타낸다.
도 20은 본 발명의 실시예들에 다른 디지털-아날로그 변환 회로를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로를 나타낸다.
도 22는 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로의 동작 방법을 나타내는 흐름도이다. 도 23은 본 발명의 실시 예에 따른 트랜스시버를 예시적으로 보여주는 블록도이다.
도 24는 본 발명의 실시예들에 따른 도 23의 수신기를 좀 더 구체적으로 보여주는 블록도이다.
도 25는 본 발명의 실시예들에 따른 도 20의 수신기에서 샘플링 회로의 구성을 나타낸다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 아날로그-디지털 변환 회로를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 아날로그-디지털 변환 회로(10)는 제1 디지털 아날로그 변환기(100) 및 제2 디지털 아날로그 변환기(200)를 포함할 수 있다.
제1 디지털 아날로그 변환기(100)는 제1 전류 생성 회로(CGC1, 110) 및 제1 전류-전압 변환기(170)를 포함할 수 있다.
제1 전류 생성 회로(110)는 제1 전압(전원 전압(VDD))과 출력 노드(NO) 사이에 연결되고, 제1 입력 단자(101)를 통하여 수신되는 제1 디지털 코드(DCD1)에 응답하여 제1 전류(ID1)를 생성하고, 상기 제1 전류(ID1)를 상기 출력 노드(NO)에 제공할 수 있다. 제1 전류-전압 변환기(170)는 출력 노드(NO)와 제2 전압(접지 전압(VSS)) 사이에 연결될 수 있다. 제1 전류-전압 변환기(170)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제1 저항(RC1)을 포함할 수 있다.
제2 디지털 아날로그 변환기(200)는 제2 전류 생성 회로(CGC2, 210) 및 제2 전류-전압 변환기(270)를 포함할 수 있다.
제2 전류 생성 회로(210)는 전원 전압(VDD)과 출력 노드(NO) 사이에 제1 전류 생성 회로(110)와 병렬로 연결되고, 제2 입력 단자(201)를 통하여 수신되는 제2 디지털 코드(DCD2)에 응답하여 제2 전류(ID2)를 생성하고, 상기 제2 전류(ID2)를 상기 출력 노드(NO)에 제공할 수 있다. 제2 전류-전압 변환기(270)는 출력 노드(NO)와 접지 전압(VSS) 사이에 제1 전류-전압 변환기(170)와 병렬로 연결될 수 있다. 제2 전류-전압 변환기(270)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제2 저항(RC2)을 포함할 수 있다.
제1 전류-전압 변환기(170)와 제2 전류-전압 변환기(270)는 출력 노드(NO)에서 제1 전류(ID1)와 제2 전류(ID2)의 합을 전압으로 변환하여 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)의 합산에 해당하는 아날로그 전압(VA)를 출력할 수 있다.
실시예에 있어서, 제1 전류-전압 변환기(170)와 제2 전류-전압 변환기(270)는 동일한 회로 소자로 구성될 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 디지털-아날로그 변환 회로의 예를 나타내는 회로도이다.
도 2를 참조하면, 디지털-아날로그 변환 회로(10a)는 제1 디지털 아날로그 변환기(100a) 및 제2 디지털 아날로그 변환기(200a)를 포함할 수 있다.
제1 디지털 아날로그 변환기(100a)는 제1 전류 생성 회로(110a) 및 제1 전류-전압 변환기(170a)를 포함할 수 있다.
제1 전류 생성 회로(110a)는 전원 전압(VDD)과 출력 노드(NO) 사이에 연결되고, 제1 입력 단자(101)를 통하여 수신되는 제1 디지털 코드(DCD1)에 응답하여 제1 전류(ID11)를 생성하고, 상기 제1 전류(ID11)를 상기 출력 노드(NO)에 제공할 수 있다. 제1 전류-전압 변환기(170a)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결될 수 있다. 제1 전류-전압 변환기(170a)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제1 저항(RC11)을 포함할 수 있다.
제1 전류 생성 회로(110a)는 제1 전류원들(111~11p, p는 3 이상의 자연수) 및 제1 트랜지스터들(121~12p)를 포함할 수 있다. 제1 트랜지스터들(121~12p) 각각은 피모스 트랜지스터일 수 있다. 제1 전류원들(111~11p)은 전원 전압(VDD)에 병렬로 연결되어 베이스 전류(IB)를 각각 제공할 수 있다. 제1 트랜지스터들(121~12p)은 각각 제1 전류원들(111~11p) 각각과 출력 노드(NO) 사이에 병렬로 연결되고, 제1 트랜지스터들(121~12p) 각각의 게이트는 제1 디지털 코드(DCD1)의 비트들(CB11~CB1p)을 각각 수신할 수 있다. 제1 트랜지스터들(121~12p) 각각은 제1 디지털 코드(DCD1)의 비트들(CB11~CB1p) 각각에 응답하여 선택적으로 턴/오프되어 베이스 전류(IB)를 출력 노드(NO)에 제공할 수 있다. 제1 트랜지스터들(121~12p) 중 턴-온되는 엔모스 트랜지스터들의 수에 따라 제1 전류(ID11)의 크기가 결정될 수 있다.
제2 디지털 아날로그 변환기(200a)는 제2 전류 생성 회로(210a) 및 제2 전류-전압 변환기(270a)를 포함할 수 있다.
제2 전류 생성 회로(210a)는 전원 전압(VDD)과 출력 노드(NO) 사이에 제1 전류 생성 회로(110a)와 병렬로 연결되고, 제2 입력 단자(201)를 통하여 수신되는 제1 디지털 코드(DCD2)에 응답하여 제2 전류(ID2)를 생성하고, 상기 제2 전류(ID2)를 상기 출력 노드(NO)에 제공할 수 있다. 제2 전류-전압 변환기(270a)는 출력 노드(NO)와 접지 전압(VSS) 사이에 제1 전류-전압 변환기(170a)와 병렬로 연결될 수 있다. 제2 전류-전압 변환기(270a)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제2 저항(RC21)을 포함할 수 있다.
제2 전류 생성 회로(210a)는 제2 전류원들(211~21p) 및 제2 트랜지스터들(221~22p)를 포함할 수 있다. 제2 트랜지스터들(221~22p) 각각은 피모스 트랜지스터일 수 있다. 제2 전류원들(211~21p)은 전원 전압(VDD)에 병렬로 연결되어 베이스 전류(IB)를 각각 제공할 수 있다. 제2 트랜지스터들(221~22p)은 각각 제2 전류원들(211~21p) 각각과 출력 노드(NO) 사이에 병렬로 연결되고, 제2 트랜지스터들(221~22p) 각각의 게이트는 제1 디지털 코드(DCD2)의 비트들(CB21~CB2p)을 각각 수신할 수 있다. 제2 트랜지스터들(221~22p) 각각은 제2 디지털 코드(DCD2)의 비트들(CB21~CB2p) 각각에 응답하여 선택적으로 턴/오프되어 베이스 전류(IB)를 출력 노드(NO)에 제공할 수 있다. 제2 트랜지스터들(221~22p) 중 턴-온되는 트랜지스터들의 수에 따라 제2 전류(ID21)의 크기가 결정될 수 있다.
제1 전류-전압 변환기(170a)와 제2 전류-전압 변환기(270a)는 출력 노드(NO)에서 제1 전류(ID11)와 제2 전류(ID21)의 합을 전압으로 변환하여 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)의 합산에 해당하는 아날로그 전압(VA1)를 출력할 수 있다.
제1 전류원들(111~11p) 각각과 제2 전류원들(211~21p) 각각이 동일한 베이스 전류(IB)를 생성하므로, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류 생성 회로(110a)와 제2 전류 생성 회로(110a)는 동일한 크기의 전류를 생성할 수 있다. 즉, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류(ID11)의 크기와 제2 전류(ID21)의 크기는 동일할 수 있다.
또한 제1 저항(RC11)과 제2 저항(RC21)은 동일한 저항 값(RD)를 가질 수 있다.
도 3은 도 2의 디지털-아날로그 변환 회로에서 제1 디지털 코드의 변화에 따른 아날로그 전압을 나타내는 그래프이다.
도 3에서는 제2 디지털 코드(DCD2)는 중간 값(mean)을 가지는 것으로 가정한다.
도 2를 참조하여 설명한 바와 같이, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류 생성 회로(110a)와 제2 전류 생성 회로(110a)는 동일한 크기의 전류를 생성할 수 있다. 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때 제1 전류 생성 회로(110a)와 제2 전류 생성 회로(110a)가 각각 ID/2에 해당하는 전류를 생성한다고 가정한다.
도 3을 참조하면, 제1 디지털 코드(DCD1)이 최소값을 가질 때, 제1 전류(ID11)는 '0'에 해당하고, 제1 저항(RC11)과 제2 저항(RC21)는 출력 노드(NO)에 대하여 병렬로 연결되어 있다. 따라서 아날로그 전압(VA1)은 (ID*RD)/4에 해당하는 값을 가지게 된다. 또한, 제1 디지털 코드(DCD1)이 최대값을 가질 때, 제1 전류(ID11)는 'ID'에 해당하고, 따라서 아날로그 전압(VA1)은 3(ID*RD)/4에 해당하는 값을 가지게 된다. 도 3에서 VA1_CM은 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때의 공통 모드 전압을 나타낸다.
도 4는 도 2의 디지털-아날로그 변환 회로에서 제2 디지털 코드의 변화에 따른 아날로그 전압을 나타내는 그래프이다.
도 4에서는 제1 디지털 코드(DCD1)는 중간 값(mean)을 가지는 것으로 가정한다.
도 2를 참조하여 설명한 바와 같이, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류 생성 회로(110a)와 제2 전류 생성 회로(110a)는 동일한 크기의 전류를 생성할 수 있다. 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때 제1 전류 생성 회로(110a)와 제2 전류 생성 회로(110a)가 각각 ID/2에 해당하는 전류를 생성한다고 가정한다.
도 4을 참조하면, 제2 디지털 코드(DCD2)가 최소값을 가질 때, 제2 전류(ID21)는 '0'에 해당하고, 제1 저항(RC11)과 제2 저항(RC21)는 출력 노드(NO)에 대하여 병렬로 연결되어 있다. 따라서 아날로그 전압(VA1)은 (ID*RD)/4에 해당하는 값을 가지게 된다. 또한, 제2 디지털 코드(DCD2)이 최대값을 가질 때, 제2 전류(ID21)는 'ID'에 해당하고, 따라서 아날로그 전압(VA1)은 3(ID*RD)/4에 해당하는 값을 가지게 된다. 도 3에서 VA1_CM은 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때의 공통 모드 전압을 나타낸다.
도 3 및 도 4를 참조하면, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 변화함에 따라 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)는 각각 아날로그 전압(VA1)의 최대 출력 레인지에서 1/2의 포션을 가지게 된다.
도 5는 본 발명의 실시예들에 따른 도 1의 디지털-아날로그 변환 회로의 예를 나타내는 회로도이다.
도 5를 참조하면, 디지털-아날로그 변환 회로(10b)는 제1 디지털 아날로그 변환기(100b) 및 제2 디지털 아날로그 변환기(200b)를 포함할 수 있다.
제1 디지털 아날로그 변환기(100b)는 제1 전류 생성 회로(110b) 및 제1 전류-전압 변환기(170b)를 포함할 수 있다.
제1 전류 생성 회로(110b)는 제1 전압(전원 전압(VDD))과 출력 노드(NO) 사이에 연결되고, 제1 입력 단자(101)를 통하여 수신되는 제1 디지털 코드(DCD1)에 응답하여 제1 전류(ID12)를 생성하고, 상기 제1 전류(ID12)를 상기 출력 노드(NO)에 제공할 수 있다. 제1 전류-전압 변환기(170b)는 출력 노드(NO)와 제2 전압(접지 전압(VSS)) 사이에 연결될 수 있다. 제1 전류-전압 변환기(170b)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제1 저항(RC12)을 포함할 수 있다.
제1 전류 생성 회로(110b)는 제1 전류원들(131~13p) 및 제1 트랜지스터들(141~14p)를 포함할 수 있다. 제1 트랜지스터들(141~14p) 각각은 피모스 트랜지스터일 수 있다. 제1 전류원들(141~14p)은 전원 전압(VDD)에 병렬로 연결되어 제1 베이스 전류(IB1)를 각각 제공할 수 있다. 제1 트랜지스터들(141~14p)은 각각 제1 전류원들(131~13p) 각각과 출력 노드(NO) 사이에 병렬로 연결되고, 제1 트랜지스터들(141~14p) 각각의 게이트는 제1 디지털 코드(DCD1)의 비트들(CB11~CB1p)을 각각 수신할 수 있다. 제1 트랜지스터들(141~14p) 각각은 제1 디지털 코드(DCD1)의 비트들(CB11~CB1p) 각각에 응답하여 선택적으로 턴/오프되어 제1 베이스 전류(IB1)를 출력 노드(NO)에 제공할 수 있다. 제1 트랜지스터들(141~14p) 중 턴-온되는 트랜지스터들의 수에 따라 제1 전류(ID12)의 크기가 결정될 수 있다.
제2 디지털 아날로그 변환기(200b)는 제2 전류 생성 회로(210b) 및 제2 전류-전압 변환기(270b)를 포함할 수 있다.
제2 전류 생성 회로(210b)는 전원 전압(VDD)과 출력 노드(NO) 사이에 제1 전류 생성 회로(110b)와 병렬로 연결되고, 제2 입력 단자(201)를 통하여 수신되는 제1 디지털 코드(DCD2)에 응답하여 제2 전류(ID22)를 생성하고, 상기 제2 전류(ID22)를 상기 출력 노드(NO)에 제공할 수 있다. 제2 전류-전압 변환기(270b)는 출력 노드(NO)와 접지 전압(VSS) 사이에 제1 전류-전압 변환기(170b)와 병렬로 연결될 수 있다. 제2 전류-전압 변환기(270b)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제2 저항(RC22)을 포함할 수 있다.
제2 전류 생성 회로(210b)는 제2 전류원들(231~23p) 및 제2 트랜지스터들(241~24p)를 포함할 수 있다. 2 트랜지스터들(241~24p) 각각은 피모스 트랜지스터일 수 있다. 제2 전류원들(231~23p)은 전원 전압(VDD)에 병렬로 연결되어 제2 베이스 전류(IB2)를 각각 제공할 수 있다. 제2 트랜지스터들(241~24p)은 각각 제2 전류원들(231~23p) 각각과 출력 노드(NO) 사이에 병렬로 연결되고, 제2 트랜지스터들(241~24p) 각각의 게이트는 제2 디지털 코드(DCD2)의 비트들(CB21~CB2p)을 각각 수신할 수 있다. 제2 트랜지스터들(241~24p) 각각은 제2 디지털 코드(DCD2)의 비트들(CB21~CB2p) 각각에 응답하여 선택적으로 턴/오프되어 제2 베이스 전류(IB2)를 출력 노드(NO)에 제공할 수 있다. 제2 트랜지스터들(241~24p) 중 턴-온되는 트랜지스터들의 수에 따라 제2 전류(ID22)의 크기가 결정될 수 있다.
제1 전류-전압 변환기(170b)와 제2 전류-전압 변환기(270b)는 출력 노드(NO)에서 제1 전류(ID12)와 제2 전류(ID22)의 합을 전압으로 변환하여 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)의 가중치 합에 해당하는 아날로그 전압(VA2)를 출력할 수 있다.
제1 전류원들(131~13p) 각각은 제1 베이스 전류(IB1)을 생성하고, 제2 전류원들(231~23p) 각각이 제2 베이스 전류(IB2)를 생성하고, 제1 베이스 전류(IB1)와 제2 베이스 전류(IB2)는 c:d(c와 d는 양의 실수)의 비율을 가질 수 있다. 따라서, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류 생성 회로(110b)와 제2 전류 생성 회로(110b)는 c:d의 비율을 가지는 전류를 생성할 수 있다. 즉, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류(ID12)의 크기와 제2 전류(ID22)의 크기는 c:d의 비율을 가질 수 있다.
또한, 제1 저항(RC12)과 제2 저항(RC22)은 (1/c):(1/d)의 비율을 가질 수 있다. 도 5에서 c는 4이고 d는 1인 것으로 가정한다. 즉, 제1 저항(RC12)은 저항 값(RD/4)을 가지고 제2 저항(RC22)는 저항값(RD)를 가지는 것으로 한다.
따라서 아날로그 전압(VA2)는 제1 디지털 코드(DCD1)과 제2 디지털 코드(DCD2)가 c:d의 비율로 가중되어 합산된 값을 가질 수 있다.
도 6a는 도 5의 제1 전류원들 중 하나의 구성을 나타낸다.
도 6a에서는 제1 전류원들(131~13p) 중 전류원(131)의 구성을 나타내나 나머지 전류원들(132~13p) 각각의 구성은 전류원(131)의 구성과 동일할 수 있다.
도 6a를 참조하면, 전류원(131)은 피모스 트랜지스터(PM1)로 구성될 수 있다. 피모스 트랜지스터(PM1)는 전원 전압(VDD)에 연결되는 소스, 바이어스 전압(VB)을 수신하는 게이트 및 트랜지스터(141)에 연결되고 제1 베이스 전류(IB1)를 트랜지스터(141)에 제공하는 드레인을 구비할 수 있다.
도 6b는 도 5의 제2 전류원들 중 하나의 구성을 나타낸다.
도 6b에서는 제2 전류원들(231~23p) 중 전류원(231)의 구성을 나타내나 나머지 전류원들(232~23p) 각각의 구성은 전류원(231)의 구성과 동일할 수 있다.
도 6b를 참조하면, 전류원(231)은 피모스 트랜지스터(PM2)로 구성될 수 있다. 피모스 트랜지스터(PM2)는 전원 전압(VDD)에 연결되는 소스, 바이어스 전압(VB)을 수신하는 게이트 및 트랜지스터(241)에 연결되고 제2 베이스 전류(IB2)를 트랜지스터(241)에 제공하는 드레인을 구비할 수 있다.
도 6a와 도 6b를 참조하면, 피모스 트랜지스터(PM1)의 전류 구동 능력과 피모스 트랜지스터(PM2)의 전류 구동 능력은 c:d의 비율을 가질 수 있다.
도 7은 도 6의 디지털-아날로그 변환 회로에서 제1 디지털 코드의 변화에 따른 아날로그 전압을 나타내는 그래프이다.
도 7에서는 제2 디지털 코드(DCD2)는 중간 값(mean)을 가지는 것으로 가정한다.
도 6을 참조하여 설명한 바와 같이, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류 생성 회로(110b)와 제2 전류 생성 회로(210b)는 4:1의 비율을 갖는 전류를 생성할 수 있다. 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때 제1 전류 생성 회로(110b)와 제2 전류 생성 회로(110b)가 각각 2ID와 ID/2에 해당하는 전류를 각각 생성한다고 가정한다.
도 7을 참조하면, 제1 디지털 코드(DCD1)가 최소값을 가질 때, 제1 전류(ID11)는 '0'에 해당하고, 제1 저항(RC12)과 제2 저항(RC22)는 출력 노드(NO)에 대하여 병렬로 연결되어 있다. 따라서 아날로그 전압(VA2)은 (ID*RD)/10에 해당하는 값을 가지게 된다. 또한, 제1 디지털 코드(DCD1)이 최대값을 가질 때, 제1 전류(ID12)는 '4ID'에 해당하고, 따라서 아날로그 전압(VA2)은 9(ID*RD)/10에 해당하는 값을 가지게 된다.
도 8은 도 6의 디지털-아날로그 변환 회로에서 제1 디지털 코드의 변화에 따른 아날로그 전압을 나타내는 그래프이다.
도 8에서는 제1 디지털 코드(DCD1)는 중간 값(mean)을 가지는 것으로 가정한다.
도 6를 참조하여 설명한 바와 같이, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류 생성 회로(110b)와 제2 전류 생성 회로(210b)는 4:1의 비율을 갖는 전류를 생성할 수 있다. 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때 제1 전류 생성 회로(110b)와 제2 전류 생성 회로(110b)가 각각 2ID와 ID/2에 해당하는 전류를 각각 생성한다고 가정한다.
도 8을 참조하면, 제2 디지털 코드(DCD1)이 최소값을 가질 때, 제2 전류(ID22)는 '0'에 해당하고, 제1 저항(RC12)과 제2 저항(RC22)는 출력 노드(NO)에 대하여 병렬로 연결되어 있다. 따라서 아날로그 전압(VA2)은 4(ID*RD)/10에 해당하는 값을 가지게 된다. 또한, 제2 디지털 코드(DCD2)가 최대값을 가질 때, 제2 전류(ID22)는 'ID'에 해당하고, 따라서 아날로그 전압(VA2)은 6(ID*RD)/10에 해당하는 값을 가지게 된다.
도 7 및 도 8에서 VA2_CM은 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때의 공통 모드 전압을 나타낸다.
도 9는 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로를 나타내는 블록도이다.
도 9를 참조하면, 아날로그-디지털 변환 회로(20)는 제1 디지털 아날로그 변환기(300) 및 제2 디지털 아날로그 변환기(400)를 포함할 수 있다.
제1 디지털 아날로그 변환기(300)는 제1 전류 생성 회로(310) 및 제1 전류-전압 변환기(370)를 포함할 수 있다. 제1 전류 생성 회로(310)는 제1 전압(접지 전압(VSS))과 출력 노드(NO) 사이에 연결되고, 제1 입력 단자(301)를 통하여 수신되는 제1 디지털 코드(DCD1)에 응답하여 제1 전류(ID1)를 생성하고, 상기 제1 전류(ID1)를 상기 출력 노드(NO)에 제공할 수 있다. 제1 전류-전압 변환기(370)는 출력 노드(NO)와 제2 전압(전원 전압(VDD)) 사이에 연결될 수 있다. 제1 전류-전압 변환기(370)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제1 저항(RC1)을 포함할 수 있다.
제2 디지털 아날로그 변환기(400)는 제2 전류 생성 회로(410) 및 제2 전류-전압 변환기(470)를 포함할 수 있다.
제2 전류 생성 회로(410)는 접지 전압(VSS)과 출력 노드(NO) 사이에 제1 전류 생성 회로(310)와 병렬로 연결되고, 제2 입력 단자(401)를 통하여 수신되는 제2 디지털 코드(DCD2)에 응답하여 제2 전류(ID2)를 생성하고, 상기 제2 전류(ID2)를 상기 출력 노드(NO)에 제공할 수 있다. 제2 전류-전압 변환기(470)는 출력 노드(NO)와 접지 전압(VSS) 사이에 제2 전류-전압 변환기(370)와 병렬로 연결될 수 있다. 제2 전류-전압 변환기(470)는 출력 노드(NO)와 전원 전압(VDD) 사이에 연결되는 제2 저항(RC2)을 포함할 수 있다.
제1 전류-전압 변환기(370)와 제2 전류-전압 변환기(470)는 출력 노드(NO)에서 제1 전류(ID1)와 제2 전류(ID2)의 합을 전압으로 변환하여 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)의 합산에 해당하는 아날로그 전압(VAa)를 출력할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 9의 디지털-아날로그 변환 회로의 예를 나타내는 회로도이다.
도 10을 참조하면, 디지털-아날로그 변환 회로(20a)는 제1 디지털 아날로그 변환기(300a) 및 제2 디지털 아날로그 변환기(400a)를 포함할 수 있다.
제1 디지털 아날로그 변환기(300a)는 제1 전류 생성 회로(310a) 및 제1 전류-전압 변환기(370a)를 포함할 수 있다. 제1 전류 생성 회로(10a)는접지 전압(VSS)과 출력 노드(NO) 사이에 연결되고, 제1 입력 단자(301)를 통하여 수신되는 제1 디지털 코드(DCD1)에 응답하여 제1 전류(ID11a)를 생성하고, 상기 제1 전류(ID11a)를 상기 출력 노드(NO)에 제공할 수 있다. 제1 전류-전압 변환기(370a)는 전원 전압(VDD)과 출력 노드(NO) 사이에 연결될 수 있다. 제1 전류-전압 변환기(370a)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제1 저항(RC11a)을 포함할 수 있다.
제1 전류 생성 회로(310a)는 제1 트랜지스터들(311~31p) 및 제1 전류원들(321~32p)을 포함할 수 있다. 제1 트랜지스터들(311~31p) 각각은 엔모스 트랜지스터일 수 있다. 제1 트랜지스터들(311~31p)은 출력 노드(NO)에 병렬로 연결되고, 제1 전류원들(321~32p) 각각은 제1 트랜지스터들(311~31p) 각각과 접지 전압(VSS) 사이에 연결되고, 연결되는 제1 트랜지스터가 턴-온되는 경우, 베이스 전류(IB)를 제공할 수 있다. 제1 트랜지스터들(311~31p) 각각의 게이트는 제1 디지털 코드(DCD1)의 비트들(CB11~CB1p)을 각각 수신할 수 있다. 제1 트랜지스터들(311~31p) 중 턴-온되는 트랜지스터들의 수에 따라 제1 전류(ID11)의 크기가 결정될 수 있다.
제2 디지털 아날로그 변환기(400a)는 제2 전류 생성 회로(410a) 및 제2 전류-전압 변환기(470a)를 포함할 수 있다.
제2 전류 생성 회로(410a)는 접지 전압(VSS)과 출력 노드(NO) 사이에 제1 전류 생성 회로(310a)와 병렬로 연결되고, 제2 입력 단자(401)를 통하여 수신되는 제2 디지털 코드(DCD2)에 응답하여 제2 전류(ID21a)를 생성하고, 상기 제2 전류(ID21a)를 상기 출력 노드(NO)에 제공할 수 있다. 제2 전류-전압 변환기(470a)는 전원 전압(VDD)과 출력 노드(NO) 사이에 제1 전류-전압 변환기(370a)와 병렬로 연결될 수 있다. 제2 전류-전압 변환기(470a)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제2 저항(RC21a)을 포함할 수 있다.
제2 전류 생성 회로(410a)는 제2 트랜지스터들(411~41p) 및 제2 전류원들(421~42p)를 포함할 수 있다. 제2 트랜지스터들(411~42p) 각각은 엔모스 트랜지스터일 수 있다. 제2 트랜지스터들(411~42p)은 출력 노드(NO)에 병렬로 연결될 수 있다 제2 전류원들(421~42p)은 제2 트랜지스터들(411~42p) 각각과 접지 전압(VSS) 사이에 연결되고, 연결되고, 연결되는 제2 트랜지스터가 턴-온되는 경우, 베이스 전류(IB)를 제공할 수 있다. 제2 트랜지스터들(411~41p) 각각의 게이트는 제2 디지털 코드(DCD2)의 비트들(CB21~CB2p)을 각각 수신할 수 있다. 제2 트랜지스터들(411~41p) 각각은 제2 디지털 코드(DCD2)의 비트들(CB21~CB2p) 각각에 응답하여 선택적으로 턴/오프되어 베이스 전류(IB)를 출력 노드(NO)에 제공할 수 있다. 제2 트랜지스터들(411~41p) 중 턴-온되는 트랜지스터들의 수에 따라 제2 전류(ID21)의 크기가 결정될 수 있다.
제1 전류-전압 변환기(370a)와 제2 전류-전압 변환기(470a)는 출력 노드(NO)에서 제1 전류(ID11a)와 제2 전류(ID21a)의 합을 전압으로 변환하여 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)의 합산에 해당하는 아날로그 전압(VAa1)를 출력할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 9의 디지털-아날로그 변환 회로의 예를 나타내는 회로도이다.
도 11을 참조하면, 디지털-아날로그 변환 회로(20b)는 제1 디지털 아날로그 변환기(300b) 및 제2 디지털 아날로그 변환기(400b)를 포함할 수 있다.
제1 디지털 아날로그 변환기(300b)는 제1 전류 생성 회로(310b) 및 제1 전류-전압 변환기(370b)를 포함할 수 있다.
제1 전류 생성 회로(310b)는 제1 전압(전원 전압(VDD))과 출력 노드(NO) 사이에 연결되고, 제1 입력 단자(301)를 통하여 수신되는 제1 디지털 코드(DCD1)에 응답하여 제1 전류(ID12a)를 생성하고, 상기 제1 전류(ID12a)를 상기 출력 노드(NO)에 제공할 수 있다. 제1 전류-전압 변환기(370b)는 출력 노드(NO)와 제2 전압(접지 전압(VSS)) 사이에 연결될 수 있다. 제1 전류-전압 변환기(370b)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제1 저항(RC12a)을 포함할 수 있다.
제1 전류 생성 회로(310b)는 제1 트랜지스터들(331~33p) 및 제1 전류원들(341~34p)을 포함할 수 있다. 제1 트랜지스터들(331~33p) 각각은 엔모스 트랜지스터일 수 있다. 제1 트랜지스터들(331~33p)은 출력 노드(NO)에 병렬로 연결되고, 제1 전류원들(341~34p) 각각은 제1 트랜지스터들(331~33p) 각각과 접지 전압(VSS) 사이에 연결되고, 연결되는 제1 트랜지스터가 턴-온되는 경우, 제1 베이스 전류(IB1)를 제공할 수 있다. 제1 트랜지스터들(331~33p) 각각의 게이트는 제1 디지털 코드(DCD1)의 비트들(CB11~CB1p)을 각각 수신할 수 있다. 제1 트랜지스터들(331~33p) 중 턴-온되는 트랜지스터들의 수에 따라 제1 전류(ID12a)의 크기가 결정될 수 있다.
제2 디지털 아날로그 변환기(400b)는 제2 전류 생성 회로(410b) 및 제2 전류-전압 변환기(470b)를 포함할 수 있다.
제2 전류 생성 회로(410b)는 전원 전압(VDD)과 출력 노드(NO) 사이에 제1 전류 생성 회로(410b)와 병렬로 연결되고, 제2 입력 단자(401)를 통하여 수신되는 제2 디지털 코드(DCD2)에 응답하여 제2 전류(ID22a)를 생성하고, 상기 제2 전류(ID22a)를 상기 출력 노드(NO)에 제공할 수 있다. 제2 전류-전압 변환기(470b)는 출력 노드(NO)와 접지 전압(VSS) 사이에 제1 전류-전압 변환기(370b)와 병렬로 연결될 수 있다. 제2 전류-전압 변환기(470b)는 출력 노드(NO)와 접지 전압(VSS) 사이에 연결되는 제2 저항(RC22a)을 포함할 수 있다.
제2 전류 생성 회로(410b)는 제2 트랜지스터들(431~43p) 및 제2 전류원들(441~44p)을 포함할 수 있다. 제2 트랜지스터들(431~43p) 각각은 엔모스 트랜지스터일 수 있다. 제2 트랜지스터들(431~43p)은 출력 노드(NO)에 병렬로 연결되고, 제2 전류원들(441~44p) 각각은 제2 트랜지스터들(431~43p) 각각과 접지 전압(VSS) 사이에 연결되고, 연결되는 제2 트랜지스터가 턴-온되는 경우, 제2 베이스 전류(IB2)를 제공할 수 있다. 제2 트랜지스터들(231~23p) 각각의 게이트는 제2 디지털 코드(DCD2)의 비트들(CB21~CB2p)을 각각 수신할 수 있다. 제2 트랜지스터들(431~43p) 중 턴-온되는 트랜지스터들의 수에 따라 제1 전류(ID22a)의 크기가 결정될 수 있다.
제1 전류-전압 변환기(370b)와 제2 전류-전압 변환기(470b)는 출력 노드(NO)에서 제1 전류(ID12a)와 제2 전류(ID22a)의 합을 전압으로 변환하여 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)의 가중치 합에 해당하는 아날로그 전압(VAa2)를 출력할 수 있다.
도 12는 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로를 나타내는 블록도이다.
도 12를 참조하면, 본 발명의 실시예들에 다른 아날로그-디지털 변환 회로(30)는 제1 디지털 아날로그 변환기(500) 및 제2 디지털 아날로그 변환기(600)를 포함할 수 있다.
제1 디지털 아날로그 변환기(500)는 제1 이진-온도계 코드 변환기(510), 복수의 제1 전류 셀들(521~52n, n은 3 이상의 자연수) 및 제1 전류-전압 변환기(570)를 포함할 수 있다.
제1 이진-온도계 코드 변환기(510)는 제1 입력 단자(501)를 통하여 수신되는 제1 디지털 코드(DCD1)를 상응하는 제1 온도계 코드(TC1)과 제1 반전 온도계 코드(TC1B)로 변환하고, 제1 온도계 코드(TC1)과 제1 반전 온도게 코드(TC1B)를 제1 전류 셀들(521~52n)에 제공할 수 있다.
제1 온도계 코드(TC1)는 비트들(TC11~TC1n)을 포함할 수 있고, 제1 반전 온도계 코드(TC1B)는 비트들(TC11B~TC1nB)를 포함할 수 있다. 제1 온도계 코드(TC1)와 제2 온도계 코드(TC1B)는 반비례하는 코드 값을 가질 수 있다.
제1 전류 셀들(521~52n)은 제1 전압(전원 전압(VDD))과 제1 출력 노드(NO1) 사이에 연결되고, 제1 온도계 코드(TC1)에 응답하여 제1 전류를 제1 출력 노드(NO1)에 제공할 수 있다. 제1 전류 셀들(521~52n)은 또한 전원 전압(VDD)과 제2 출력 노드(NO2) 사이에 연결되고, 제1 반전 온도게 코드(TC1B)에 응답하여 제1 서브 전류를 제2 출력 노드(NO2)에 제공할 수 있다. 제1 전류 셀들(521~52n)은 각각 제1 베이스 전류(cID)를 생성할 수 있다.
제1 전류 셀들(521~52n) 각각은 전원 전압(VDD)에 연결되는 전류원들(531~53n) 중 해당하는 하나, 전류원들(531~53n) 각각에 제1 중간 노드들(N31~N3n) 각각에서 연결되는 제1 트랜지스터들(541~54n) 중 해당하는 하나 및 전류원들(531~53n) 각각에 제1 중간 노드들(N31~N3n) 각각에서 연결되는 제2 트랜지스터들(551~55n) 중 하나를 포함할 수 있다. 제1 트랜지스터들(541~54n) 각각은 피모스 트랜지스터일 수 있고, 제2 트랜지스터들(551~55n) 각각도 피모스 트랜지스터일 수 있다.
제1 트랜지스터들(541~54n) 각각은 제1 중간 노드들(N31~N3n) 각각에 연결되는 제1 전극, 제1 온도계 코드(TC1)의 비트들(TC11~TC1n) 중 해당하는 하나를 수신하는 게이트 및 제1 출력 노드(NO1)에 연결되는 제2 전극을 구비할 수 있다.
제2 트랜지스터들(551~55n) 각각은 제1 중간 노드들(N31~N3n) 각각에 연결되는 제1 전극, 제1 반전 온도계 코드(TC1B)의 비트들(TC11B~TC1nB) 중 해당하는 하나를 수신하는 게이트 및 제2 출력 노드(NO2)에 연결되는 제2 전극을 구비할 수 있다.
따라서, 제1 트랜지스터들(541~54n)은 제1 온도계 코드(TC1)의 비트들(TC11~TC1n)에 선택적으로 턴-온되어 제1 베이스 전류(cID)를 제1 출력 노드(NO1)에 제공할 수 있다. 또한 제2 트랜지스터들(551~55n)은 제1 반전 온도계 코드(TC1B)의 비트들(TC11B~TC1nB)에 선택적으로 턴-온되어 제1 베이스 전류(cID)를 제2 출력 노드(NO2)에 제공할 수 있다.
제1 온도계 코드(TC1)와 제1 반전 온도계 코드(TC1B)는 서로 반비례하는 코드 값을 가지므로 제1 전류와 제1 서브 전류는 서로 반비례하는 크기를 가질 수 있다.
제1 전류-전압 변환기(70)는 제1 출력 노드(NO1), 제2 출력 노드(NO2) 및 제2 전압(접지 전압(VSS)) 사이에 연결될 수 있다. 제1 전류-전압 변환기(570)는 제1 출력 노드(NO1)와 접지 전압(VSS) 사이에 연결되는 제1 저항(RC31) 및 제2 출력 노드(NO2)와 접지 전압(VSS) 사이에 연결되는 제2 저항(RC32)를 포함할 수 있다. 제1 저항(RC31) 및 제2 저항(RC32)는 각각 제1 저항 값(RD/c)을 가질 수 있다.
제2 디지털 아날로그 변환기(600)는 제2 이진-온도계 코드 변환기(610), 복수의 제2 전류 셀들(621~62n) 및 제2 전류-전압 변환기(670)를 포함할 수 있다.
제2 이진-온도계 코드 변환기(610)는 제2 입력 단자(601)를 통하여 수신되는 제2 디지털 코드(DCD2)를 상응하는 제2 온도계 코드(TC2)와 제2 반전 온도계 코드(TC2B)로 변환하고, 제2 온도계 코드(TC2)와 제2 반전 온도게 코드(TC2B)를 제2 전류 셀들(621~62n)에 제공할 수 있다.
제2 온도계 코드(TC2)는 비트들(TC21~TC2n)을 포함할 수 있고, 제2 반전 온도계 코드(TC2B)는 비트들(TC21B~TC2nB)를 포함할 수 있다. 제2 온도계 코드(TC2)와 제2 온도계 코드(TC2B)는 반비례하는 코드 값을 가질 수 있다.
제2 전류 셀들(621~62n)은 전원 전압(VDD)과 제1 출력 노드(NO1) 사이에 연결되고, 제2 온도계 코드(TC2)에 응답하여 제2 전류를 제1 출력 노드(NO1)에 제공할 수 있다. 제2 전류 셀들(621~62n)은 또한 전원 전압(VDD)과 제2 출력 노드(NO2) 사이에 연결되고, 제2 반전 온도게 코드(TC2B)에 응답하여 제2 서브 전류를 제2 출력 노드(NO2)에 제공할 수 있다.
제2 전류 셀들(621~62n)은 전원 전압(VDD)과 제1 출력 노드(NO1) 사이에 연결되고, 제2 온도계 코드(TC2)에 응답하여 제2 전류를 제1 출력 노드(NO1)에 제공할 수 있다. 제2 전류 셀들(621~62n)은 또한 전원 전압(VDD)과 제2 출력 노드(NO2) 사이에 연결되고, 제2 반전 온도게 코드(TC2B)에 응답하여 제2 서브 전류를 제2 출력 노드(NO2)에 제공할 수 있다. 제2 전류 셀들(621~62n)은 각각 제2 베이스 전류(dID)를 생성할 수 있다.
제2 전류 셀들(621~62n) 각각은 전원 전압(VDD)에 연결되는 제2 전류원들(631~63n) 중 해당하는 하나, 전류원들(631~63n) 각각에 제2 중간 노드들(N41~N4n) 각각에서 연결되는 제3 트랜지스터들(641~64n) 중 해당하는 하나 및 전류원들(631~63n) 각각에 제2 중간 노드들(N41~N4n) 각각에서 연결되는 제4 트랜지스터들(651~65n) 중 하나를 포함할 수 있다. 제3 트랜지스터들(641~64n) 각각은 피모스 트랜지스터일 수 있고, 제4 트랜지스터들(651~65n) 각각도 피모스 트랜지스터일 수 있다.
제3 트랜지스터들(541~54n) 각각은 제2 중간 노드들(N41~N4n) 각각에 연결되는 제1 전극, 제2 온도계 코드(TC2)의 비트들(TC21~TC2n) 중 해당하는 하나를 수신하는 게이트 및 제1 출력 노드(NO1)에 연결되는 제2 전극을 구비할 수 있다.
제4 트랜지스터들(651~65n) 각각은 제2 중간 노드들(N41~N4n) 각각에 연결되는 제1 전극, 제2 반전 온도계 코드(TC2B)의 비트들(TC21B~TC2nB) 중 해당하는 하나를 수신하는 게이트 및 제2 출력 노드(NO2)에 연결되는 제2 전극를 구비할 수 있다.
따라서, 제3 트랜지스터들(641~64n)은 제3 온도계 코드(TC2)의 비트들(TC21~TC2n)에 선택적으로 턴-온되어 제2 베이스 전류(dID)를 제1 출력 노드(NO1)에 제공할 수 있다. 또한 제4 트랜지스터들(651~65n)은 제2 반전 온도계 코드(TC2B)의 비트들(TC21B~TC2nB)에 선택적으로 턴-온되어 제2 베이스 전류(dID)를 제2 출력 노드(NO2)에 제공할 수 있다.
제2 온도계 코드(TC2)와 제2 반전 온도계 코드(TC2B)는 서로 반비례하는 코드 값을 가지므로 제2 전류와 제2 서브 전류는 서로 반비례하는 크기를 가질 수 있다.
제2 전류-전압 변환기(670)는 제1 출력 노드(NO1), 제2 출력 노드(NO2) 및 접지 전압(VSS) 사이에 연결될 수 있다. 제2 전류-전압 변환기(670)는 제1 출력 노드(NO1)와 접지 전압(VSS) 사이에 연결되는 제3 저항(RC41) 및 제2 출력 노드(NO2)와 접지 전압(VSS) 사이에 연결되는 제4 저항(RC42)를 포함할 수 있다. 제3 저항(RC41) 및 제2 저항(RC42)는 각각 제2 저항 값(RD/d)을 가질 수 있다.
따라서, 제1 저항 값(RD/c)과 제2 저항 값(RD/d)는 (1/c):(1/d)의 비율을 가질 수 있다.
따라서 상기 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일한 경우, 제1 전류의 크기와 상기 제2 전류의 크기는 c:d(a와 b는 양의 실수)의 비율을 가질 수 있다.
제1 전류-전압 변환기(570)와 제2 전류-전압 변환기(670)는 상기 제1출력 노드(NO1)에서 상기 제1 전류와 상기 제2 전류의 합을 전압으로 변환하여 상기 제1 디지털 코드와 상기 제2 디지털 코드의 가중된 합산에 해당하는 제1 아날로그 전압(VAP)을 출력하고, 상기 제2 출력 노드(NO2)에서 상기 제1 서브 전류와 상기 제2 서브 전류의 합을 전압으로 변환하여 상기 제1 디지털 코드와 상기 제2 디지털 코드의 가중된 합산의 이진 보수에 해당하는 제2 아날로그 전압(VAN)을 출력할 수 있다.
제1 아날로그 전압(VAP)의 최대 출력 범위에서 제1 디지털 코드(DCD1)는 c/(c+d)의 비율을 가지고, 제2 디지털 코드(DCD2)는 d/(c+d)의 비율을 가질 수 있다.
또한, 제1 디지털 코드(DCD1)와 상기 제2 디지털 코드(DCD2)가 동일한 중간 값을 갖는 공통 모드에서 제1 출력 전압(VAP)은 상기 c와 d에 무관하게 일정한 값(공통 모드 출력)을 가질 수 있다.
도 12에서 제1 전류원들(531~53n) 각각은 도 6a의 피모스 트랜지스터(PM1)로 구성될 수 있고, 제2 전류원들(631~63n) 각각은 도 6b의 피모스 트랜지스터(PM2)로 구성될 수 있다.
도 13, 도 14 및 도 15는 각각 도 12의 디지털-아날로그 변환 회로에서 제1 디지털 코드의 변화에 따른 제1 아날로그 전압과 제2 아날로그 전압을 나타내는 그래프들이다.
도 12를 참조하여 설명한 바와 같이, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류 셀들(521~52n)과 제2 전류 셀들(621~62n)은 c:d의 비율로 제1 전류와 제2 전류를 생성할 수 있다. 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때 제1 전류 셀들(521~52n)과 제2 전류 셀들(621~62n)이 와 n*ID/2에 해당하는 전류를 각각 생성한다고 가정한다.
도 13에서는 제2 디지털 코드(DCD2)는 최소값(min)을 가지는 것으로 가정한다.
도 13을 참조하면, 제1 저항(RC31)과 제3 저항(RC32)는 제1 출력 노드(NO1)에 대하여 병렬로 연결되어 있고, 제2 저항(RC32)과 제4 저항(RC42)는 제2 출력 노드(NO2)에 대하여 병렬로 연결되어 있다. 따라서, 제1 디지털 코드(DCD1)가 변화함(증가함)에 따라 제1 아날로그 전압(VAP)은 '0'부터 제1 레벨(LV11)까지의 a/(a+b)의 범위 내에서 점진적으로 증가하고, 제2 아날로그 전압(VAN)은 제1 레벨(LV1)부터 '0'까지의 a/(a+b)의 범위 내에서 점진적으로 감소한다.
도 14에서는 제2 디지털 코드(DCD2)는 중간값(mean)을 가지는 것으로 가정한다.
도 14를 참조하면, 제1 저항(RC31)과 제3 저항(RC32)는 제1 출력 노드(NO1)에 대하여 병렬로 연결되어 있고, 제2 저항(RC32)과 제4 저항(RC42)는 제2 출력 노드(NO2)에 대하여 병렬로 연결되어 있다. 따라서, 제1 디지털 코드(DCD1)가 변화함(증가함)에 따라 제1 아날로그 전압(VAP)은 제2 레벨(LV12)부터 제3 레벨(LV13)까지의 c/(c+d)의 범위 내에서 점진적으로 증가하고, 제2 아날로그 전압(VAN)은 제3 레벨(LV13)부터 제2 레벨(LV12)까지의 c/(c+d)의 범위 내에서 점진적으로 감소한다.
제2 레벨(LV12)은 '0'보다 클 수 있고, 제3 레벨(LV13)은 제1 레벨(LV11)보다 클 수 있다.
도 15에서는 제2 디지털 코드(DCD2)는 최대값(max)을 가지는 것으로 가정한다.
도 15를 참조하면, 제1 저항(RC31)과 제3 저항(RC32)는 제1 출력 노드(NO1)에 대하여 병렬로 연결되어 있고, 제2 저항(RC32)과 제4 저항(RC42)는 제2 출력 노드(NO2)에 대하여 병렬로 연결되어 있다. 따라서, 제1 디지털 코드(DCD1)가 변화함(증가함)에 따라 제1 아날로그 전압(VAP)은 제4 레벨(LV4)부터 제5 레벨(LV5)까지의 c/(c+d)의 범위 내에서 점진적으로 증가하고, 제2 아날로그 전압(VAN)은 제5 레벨(LV15)부터 제4 레벨(LV14)까지의 c/(c+d)의 범위 내에서 점진적으로 감소한다.
제4 레벨(LV14)은 제2 레벨(LV12)보다 클 수 있고, 제5 레벨(LV15)은 제3 레벨(LV13)보다 클 수 있다. 제5 레벨(LV15)은 n*(ID*RD)에 해당할 수 있다.
도 16, 도 17 및 도 18은 각각 도 12의 디지털-아날로그 변환 회로에서 제2 디지털 코드의 변화에 따른 제1 아날로그 전압과 제2 아날로그 전압을 나타내는 그래프들이다.
도 12를 참조하여 설명한 바와 같이, 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 동일할 때, 제1 전류 셀들(521~52n)과 제2 전류 셀들(621~62n)은 c:d의 비율로 제1 전류와 제2 전류를 생성할 수 있다. 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때 제1 전류 셀들(421~42n)과 제2 전류 셀들(621~62n)이 와 n*ID/2에 해당하는 전류를 각각 생성한다고 가정한다.
도 16에서는 제1 디지털 코드(DCD1)는 최소값(min)을 가지는 것으로 가정한다.
도 16을 참조하면, 제1 저항(RC31)과 제3 저항(RC32)는 제1 출력 노드(NO1)에 대하여 병렬로 연결되어 있고, 제2 저항(RC32)과 제4 저항(RC42)는 제2 출력 노드(NO2)에 대하여 병렬로 연결되어 있다. 따라서, 제2 디지털 코드(DCD2)가 변화함(증가함)에 따라 제1 아날로그 전압(VAP)은 '0'부터 제1 레벨(LV21)까지의 d/(c+d)의 범위 내에서 점진적으로 증가하고, 제2 아날로그 전압(VAN)은 제1 레벨(LV21)부터 '0'까지의 b/(a+b)의 범위 내에서 점진적으로 감소한다.
도 17에서는 제1 디지털 코드(DCD1)는 중간값(mean)을 가지는 것으로 가정한다.
도 17을 참조하면, 제1 저항(RC31)과 제3 저항(RC32)는 제1 출력 노드(NO1)에 대하여 병렬로 연결되어 있고, 제2 저항(RC32)과 제4 저항(RC42)는 제2 출력 노드(NO2)에 대하여 병렬로 연결되어 있다. 따라서, 제2 디지털 코드(DCD2)가 변화함(증가함)에 따라 제1 아날로그 전압(VAP)은 제2 레벨(LV22)부터 제3 레벨(LV23)까지의 d/(c+d)의 범위 내에서 점진적으로 증가하고, 제2 아날로그 전압(VAN)은 제3 레벨(LV23)부터 제2 레벨(LV22)까지의 d/(c+d)의 범위 내에서 점진적으로 감소한다.
제2 레벨(LV22)은 '0'보다 클 수 있고, 제3 레벨(LV23)은 제1 레벨(LV21)보다 클 수 있다.
도 18에서는 제1 디지털 코드(DCD1)는 최대값(max)을 가지는 것으로 가정한다.
도 18을 참조하면, 제1 저항(RC31)과 제3 저항(RC32)는 제1 출력 노드(NO1)에 대하여 병렬로 연결되어 있고, 제2 저항(RC32)과 제4 저항(RC42)는 제2 출력 노드(NO2)에 대하여 병렬로 연결되어 있다. 따라서, 제2 디지털 코드(DCD2)가 변화함(증가함)에 따라 제1 아날로그 전압(VAP)은 제4 레벨(LV24)부터 제5 레벨(LV25)까지의 d/(c+d)의 범위 내에서 점진적으로 증가하고, 제2 아날로그 전압(VAN)은 제5 레벨(LV25)부터 제4 레벨(LV24)까지의 d/(c+d)의 범위 내에서 점진적으로 감소한다.
제4 레벨(LV24)은 제2 레벨(LV22)보다 클 수 있고, 제5 레벨(LV25)은 제3 레벨(LV23)보다 클 수 있다. 제5 레벨(LV25)은 n*(ID*RD)에 해당할 수 있다.
도 13 내지 도 18에서 n/2*(ID*RD)는 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)가 중간 값(mean)을 가질 때의 공통 모드 전압을 나타낸다.
도 19는 도 12의 디지털-아날로그 변환 회로에서 제1 디지털 코드, 제1 온도계 코드 및 제1 반전 온도계 코드의 예를 나타낸다.
도 19를 참조하면, 제1 디지털 코드(DCD1)이 비트 값이 '1'씩 증가함에 따라 제1 온도계 코드(TC1)의 제1 로직 레벨(하이 레벨)을 가지는 비트들의 수가 이에 따라 증가하고, 제1 반전 온도계 코드(TC1B)의 제1 로직 레벨을 가지는 비트들의 수가 이에 따라 감소한다. 즉, 제1 온도계 코드(TC1)와 제1 반전 온도계 코드(TC1B)의 비트 값들은 서로 반비례한다.
도 20은 본 발명의 실시예들에 다른 디지털-아날로그 변환 회로를 나타내는 블록도이다.
도 20을 참조하면, 아날로그-디지털 변환 회로(35)는 제1 디지털 아날로그 변환기(500a) 및 제2 디지털 아날로그 변환기(600a)를 포함할 수 있다.
제1 디지털 아날로그 변환기(500a)는 제1 이진-온도계 코드 변환기(510), 복수의 제1 전류 셀들(520a~520n, n은 3 이상의 자연수) 및 제1 전류-전압 변환기(570a)를 포함할 수 있다.
제1 이진-온도계 코드 변환기(510)는 제1 입력 단자(501)를 통하여 수신되는 제1 디지털 코드(DCD1)를 상응하는 제1 온도계 코드(TC1)와 제1 반전 온도계 코드(TC1B)로 변환하고, 제1 온도계 코드(TC1)과 제1 반전 온도게 코드(TC1B)를 제1 전류 셀들(520a~520n)에 제공할 수 있다.
제1 전류 셀들(520a~520n)은 제1 출력 노드(NO1)와 제1 전압(접지 전압(VSS)) 사이에 연결되고, 제1 온도계 코드(TC1)에 응답하여 제1 전류를 제1 출력 노드(NO1)에 제공할 수 있다. 제1 전류 셀들(520a~520n)은 또한 제2 출력 노드(NO2)와 접지 전압(VSS) 사이에 연결되고, 제1 반전 온도게 코드(TC1B)에 응답하여 제1 서브 전류를 제2 출력 노드(NO2)에 제공할 수 있다. 제1 전류 셀들(520a~520n)은 각각 제1 베이스 전류(cID)를 생성할 수 있다.
제1 전류 셀들(520a~520n) 각각은 접지 전압(VSS)에 연결되는 전류원들(581~58n) 중 해당하는 하나, 전류원들(581~58n) 각각에 제1 중간 노드들(N51~N5n) 각각에 연결되고 제1 출력 노드(NO1)에 연결되는 제1 트랜지스터들(561~56n) 중 해당하는 하나 및 전류원들(581~58n) 각각 제1 중간 노드들(N51~N5n) 각각에서 연결되고 제2 출력 노드(NO1)에 연결되는 제2 트랜지스터들(571~57n) 중 하나를 포함할 수 있다. 제1 트랜지스터들(561~56n) 각각은 엔모스 트랜지스터일 수 있고, 제2 트랜지스터들(571~57n) 각각도 엔모스 트랜지스터일 수 있다.
제1 트랜지스터들(561~56n) 각각은 제1 출력 노드(NO1)에 연결되는 제1 전극, 제1 중간 노드들(N51~N5n) 각각에 연결되는 제2 전극 및 제1 온도계 코드(TC1)의 비트들(TC11~TC1n) 중 해당하는 하나를 수신하는 게이트 를 구비할 수 있다.
제2 트랜지스터들(571~57n) 각각은 제2 출력 노드(NO2)에 연결되는 제1 중간 노드들(N51~N5n) 각각에 연결되는 제2 전극 및 제1 반전 온도계 코드(TC1B)의 비트들(TC11B~TC1nB) 중 해당하는 하나를 수신하는 게이트를 구비할 수 있다.
제1 전류-전압 변환기(570a)는 제2 전압(전원 전압(VDD), 제1 출력 노드(NO1) 및 제2 출력 노드(NO2) 사이에 연결될 수 있다. 제1 전류-전압 변환기(570a)는 전원 전압(VDD)과 제1 출력 노드(NO1) 사이에 연결되는 제1 저항(RC31) 및 전원 전압(VDD)과 제2 출력 노드(NO2) 사이에 연결되는 제2 저항(RC32)를 포함할 수 있다. 제1 저항(RC31) 및 제2 저항(RC32)는 각각 제1 저항 값(RD/c)을 가질 수 있다.
제2 디지털 아날로그 변환기(600a)는 제2 이진-온도계 코드 변환기(610), 복수의 제2 전류 셀들(620a~620n) 및 제2 전류-전압 변환기(670a)를 포함할 수 있다.
제2 이진-온도계 코드 변환기(610)는 제2 입력 단자(601)를 통하여 수신되는 제2 디지털 코드(DCD2)를 상응하는 제2 온도계 코드(TC2)와 제2 반전 온도계 코드(TC2B)로 변환하고, 제2 온도계 코드(TC2)와 제2 반전 온도게 코드(TC2B)를 제2 전류 셀들(620a~620n)에 제공할 수 있다.
제2 전류 셀들(620a~620n)은 제1 출력 노드(NO1)와 접지 전압(VSS) 사이에 연결되고, 제2 온도계 코드(TC2)에 응답하여 제2 전류를 제1 출력 노드(NO1)에 제공할 수 있다. 제2 전류 셀들(620a~620n)은 또한 제2 출력 노드(NO2)와 접지 전압(VSS) 사이에 연결되고, 제2 반전 온도계 코드(TC2B)에 응답하여 제2 서브 전류를 제2 출력 노드(NO2)에 제공할 수 있다.
제2 전류 셀들(620a~620n)은 각각 제2 베이스 전류(dID)를 생성할 수 있다.
제2 전류 셀들(620a~620n) 각각은 접지 전압(VSS)에 연결되는 제2 전류원들(681~68n) 중 해당하는 하나, 전류원들(681~68n) 각각에 제2 중간 노드들(N61~N6n) 각각에서 연결되는 제3 트랜지스터들(661~66n) 중 해당하는 하나 및 전류원들(681~68n) 각각에 제2 중간 노드들(N61~N6n) 각각에서 연결되는 제4 트랜지스터들(671~67n) 중 하나를 포함할 수 있다. 제3 트랜지스터들(661~66n) 각각은 엔모스 트랜지스터일 수 있고, 제4 트랜지스터들(671~67n) 각각도 엔모스 트랜지스터일 수 있다.
제3 트랜지스터들(661~66n) 각각은 제2 중간 노드들(N61~N6n) 각각에 연결되는 제1 전극, 제2 온도계 코드(TC2)의 비트들(TC21~TC2n) 중 해당하는 하나를 수신하는 게이트 및 제1 출력 노드(NO1)에 연결되는 제2 전극을 구비할 수 있다.
제4 트랜지스터들(671~67n) 각각은 제2 중간 노드들(N61~N6n) 각각에 연결되는 제1 전극, 제2 반전 온도계 코드(TC2B)의 비트들(TC21B~TC2nB) 중 해당하는 하나를 수신하는 게이트 및 제2 출력 노드(NO2)에 연결되는 제2 전극를 구비할 수 있다.
제2 전류-전압 변환기(670a)는 제1 출력 노드(NO1), 제2 출력 노드(NO2) 및 접지 전압(VSS) 사이에 연결될 수 있다. 제2 전류-전압 변환기(670a)는 제1 출력 노드(NO1)와 접지 전압(VSS) 사이에 연결되는 제3 저항(RC41) 및 제2 출력 노드(NO2)와 접지 전압(VSS) 사이에 연결되는 제4 저항(RC42)를 포함할 수 있다. 제3 저항(RC41) 및 제2 저항(RC42)는 각각 제2 저항 값(RD/d)을 가질 수 있다.
도 21은 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로를 나타낸다.
도 21을 참조하면, 디지털-아날로그 변환 회로(40)는 제1 디지털 아날로그 변환기(500), 제2 디지털 아날로그 변환기(500) 및 제3 디지털-아날로그 변환기(700)를 포함할 수 있다.
제1 디지털 아날로그 변환기(500) 및 제2 디지털 아날로그 변환기(600)는 도 12의 디지털-아날로그 변환 회로(30)의 제1 디지털 아날로그 변환기(500) 및 제2 디지털 아날로그 변환기(600)와 동일하다.
제3 디지털-아날로그 변환기(700)는 제3 이진-온도계 코드 변환기(710), 복수의 제3 전류 셀들(721~72n) 및 제3 전류-전압 변환기(770)를 포함할 수 있다.
제3 이진-온도계 코드 변환기(710)는 제3 입력 단자(701)를 통하여 수신되는 제3 디지털 코드(DCD3)를 상응하는 제3 온도계 코드(TC3)와 제3 반전 온도계 코드(TC3B)로 변환하고, 제3 온도계 코드(TC3)와 제3 반전 온도게 코드(TC3B)를 제3 전류 셀들(721~72n)에 제공할 수 있다.
제3 온도계 코드(TC3)는 비트들(TC31~TC3n)을 포함할 수 있고, 제3 반전 온도계 코드(TC3B)는 비트들(TC31B~TC3nB)를 포함할 수 있다. 제3 온도계 코드(TC3)와 제3 반전 온도계 코드(TC3B)는 반비례하는 코드 값을 가질 수 있다.
제3 전류 셀들(721~72n)은 전원 전압(VDD)과 제2 출력 노드(N02) 사이에 연결되고, 제3 온도계 코드(TC3)에 응답하여 제3 전류를 제2 출력 노드(NO2)에 제공할 수 있다. 제3 전류 셀들(721~72n)은 또한 전원 전압(VDD)과 제1 출력 노드(NO1) 사이에 연결되고, 제3 반전 온도게 코드(TC3B)에 응답하여 제3 서브 전류를 제1 출력 노드(NO1)에 제공할 수 있다.
제3 전류 셀들(721~72n)은 각각 제5 베이스 전류(eID, e는 양의 실수)를 생성할 수 있다.
제3 전류 셀들(721~72n) 각각은 전원 전압(VDD)에 연결되는 제3 전류원들(731~73n) 중 해당하는 하나, 제3 전류원들(731~73n) 각각에 제3 중간 노드들(N51~N5n) 각각에서 연결되는 제5 트랜지스터들(741~74n) 중 해당하는 하나 및 제3 전류원들(731~73n) 각각에 제3 중간 노드들 각각에서 연결되는 제6 트랜지스터들(751~75n) 중 하나를 포함할 수 있다. 제5 트랜지스터들(741~74n) 각각은 피모스 트랜지스터일 수 있고, 제6 트랜지스터들(751~75n) 각각도 피모스 트랜지스터일 수 있다.
제5 트랜지스터들(741~74n) 각각은 제3 중간 노드들각각에 연결되는 제1 전극, 제3 온도계 코드(TC3)의 비트들(TC31~TC3n) 중 해당하는 하나를 수신하는 게이트 및 제2 출력 노드(NO2)에 연결되는 제2 전극을 구비할 수 있다.
제6 트랜지스터들(751~75n) 각각은 제3 중간 노드들각각에 연결되는 제1 전극, 제3 반전 온도계 코드(TC3B)의 비트들(TC31B~TC3nB) 중 해당하는 하나를 수신하는 게이트 및 제1 출력 노드(NO1)에 연결되는 제2 전극을 구비할 수 있다.
따라서, 제5 트랜지스터들(741~74n)은 제3 온도계 코드(TC2)의 비트들(TC31~TC3n)에 선택적으로 턴-온되어 제3 베이스 전류(eID)를 제2 출력 노드(NO2)에 제공할 수 있다. 또한 제6 트랜지스터들(751~75n)은 제3 반전 온도계 코드(TC3B)의 비트들(TC31B~TC3nB)에 선택적으로 턴-온되어 제3 베이스 전류(eID)를 제1 출력 노드(NO1)에 제공할 수 있다.
제3 온도계 코드(TC3)와 제3 반전 온도계 코드(TC3B)는 서로 반비례하는 코드 값을 가지므로 제3 전류와 제3 서브 전류는 서로 반비례하는 크기를 가질 수 있다.
제3 전류-전압 변환기(70)는 제1 출력 노드(NO1), 제2 출력 노드(NO2) 및 접지 전압(VSS) 사이에 연결될 수 있다. 제3 전류-전압 변환기(770)는 제2 출력 노드(NO1)와 접지 전압(VSS) 사이에 연결되는 제5 저항(RC51) 및 제1 출력 노드(NO1)와 접지 전압(VSS) 사이에 연결되는 제6 저항(RC52)을 포함할 수 있다. 제5 저항(RC51) 및 제6 저항(RC52)는 각각 제3 저항 값(RD/e)을 가질 수 있다.
따라서, 제1 전류-전압 변환기(570), 제2 전류-전압 변환기(670) 및 상제3 전류-전압 변환기(570)는 제1 출력 노드(NO1)에서 상기 제1 전류와 상기 제2 전류의 합에서 제3 전류를 감산한 값을 전압으로 변환하여 상기 제1 디지털 코드, 상기 제2 디지털 코드 및 상기 제3 디지털 코드의 가중된 연산에 해당하는 제1 아날로그 전압(VAP1)을 출력하고, 상기 제2 출력 노드(NO2)에서 상기 제1 서브 전류와 상기 제2 서브 전류의 합에서 제3 서브 전류를 감산한 값을 전압으로 변환하여 상기 제1 디지털 코드, 상기 제2 디지털 코드 및 상기 제3 디지털 코드의 가중된 연산의 이진 보수에 해당하는 제2 아날로그 전압(VAN2)을 출력할 수 있다.
도 22는 본 발명의 실시예들에 따른 디지털-아날로그 변환 회로의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 22을 참조하면, 제1 디지털 아날로그 변환기(100 또는 300)에서 제1 디지털 코드(DCD1)에 응답하여 제1 디지털 코드(DCD1)에 상응하는 제1 전류를 출력 노드(NO 또는 NO1)에 제공한다(S110).
제2 디지털 아날로그 변환기(200 또는 400)에서 제2 디지털 코드(DCD2)에 응답하여 제2 디지털 코드(DCD2)에 상응하는 제2 전류를 출력 노드(NO 또는 NO1)에 제공한다(S130).
출력 노드(NO 또는 NO1)에 병렬로 연결되는 제1 디지털 아날로그 변환기(100 또는 300)의 제1 전압-전류 변환기(170 또는 370)와 제2 디지털 아날로그 변환기(200 또는 400)의 제2 전압-전류 변환기(270 또는 470)에서 상기 제1 전류와 상기 제2 전류의 합을 전압으로 변환하여 제1 디지털 코드(DCD1)와 제2 디지털 코드(DCD2)의 합산(또는 가중된 합산)에 해당하는 아날로그 전압(VA 또는 VAP)을 출력 노드(NO 또는 NO1)에서 출력한다(S150).
도 23은 본 발명의 실시 예에 따른 트랜스시버를 예시적으로 보여주는 블록도이다.
트랜스시버(transceiver, 800)는 채널(820)을 통해 서로 통신하는 송신기(transmitter, 810) 및 수신기(receiver, 900)를 포함할 수 있다.
송신기(810)는 병렬 데이터를 직렬 데이터로 변환하는 직렬화기(SER)를 포함할 수 있고, 수신기(900)는 송신기(810)로부터 채널(820)을 통해 전송된 직렬 데이터를 병렬 데이터로 변환하는 병렬화기(DES)를 포함할 수 있다. 직렬화기(SER)와 병렬화기(DES)를 포함하는 트랜스시버(800)는 데이터 송수신 회로, SERDES(serializer/deserializer) 회로, 고속의 데이터 전송 시스템 등으로 지칭될 수 있다.
송신기(810)는 채널(820)을 통해 데이터에 따른 신호를 수신기(900)로 송신할 수 있다. 송신기(810)는 직렬화기(SER)에 더해 채널 손실(channel loss)을 보상하기 위한 이퀄라이저(EQ)를 더 포함할 수 있다. 예를 들어, 송신기(810)의 등화기(EQ)에 의해 이퀄라이징되거나(equalized) 조정된 신호의 전압 레벨들은 송신기(810)의 출력단과 채널(620)의 입력단을 연결하는 경로를 프루빙(probing)함으로써 확인될 수 있다.
실시 예에 있어서, 송신기(810)는 NRZ(non-return-to-zero) 시그널링(signaling) 방식 또는 PAM-4(four-level pulse amplitude modulation) 시그널링 방식으로 신호를 송신할 수 있다.
NRZ 시그널링 방식에서, 송신기(810)는 데이터의 제 1 및 제 2 논리 값들(예를 들어, 0b 및 1b)에 대응하는 전압 레벨들을 갖는 신호를 송신할 수 있다. PAM-4 시그널링 방식에서, 송신기(610)는 데이터의 제 1 내지 제 4 논리 값들(예를 들어, 00b, 01b, 10b, 및 11b)에 대응하는 전압 레벨들을 갖는 신호를 송신할 수 있다. 동일한 데이터 전송 속도(data rate)에서의 NRZ 시그널링 방식에 비해, PAM-4 시그널링 방식에서, 송신기(610)의 대역폭(bandwidth)이 2배만큼 증가할 수 있으나 전압 레벨들간의 차이가 3배만큼 감소할 수 있다.
송신기(810)의 송신 방식은 상술한 예시들로 한정되지 않는다. 예를 들어, PAM-8, PAM-16 등과 같은 송신기(810)의 다양한 송신 방식들에 따라, 송신기(610)로부터 출력되는 신호의 전압 레벨들은 4개 이상의 논리 값들에 대응할 수도 있다. 도 23의 송신기(810)의 출력단에서 출력되는 신호를 살펴보면, 직렬로 전송되는 데이터의 비트들이 중첩된 파형들은 눈의 모양과 유사할 수 있다. 일반적으로, 트랜스시버(800)의 송수신 성능을 평가하기 위해, 아이 오프닝의 높이가 측정될 수 있다.
채널(820)은 송신기(810)와 수신기(900)간의 통신을 위해 송신기(810)와 수신기(900)를 연결하는 전기적인 경로일 수 있다. 예를 들어, 채널(820)은 PCB(printed circuit board)의 트레이스(trace) 또는 동축 케이블(coaxial cable)을 포함할 수 있다. 채널(820)은 표피 효과(skin effect), 유전 손실(dielectric loss) 등으로 인하여 채널(620)을 통해 전파되는 고속의 랜덤 데이터의 고주파수 컨텐츠(contents)를 악화시킬 수 있다.
즉, 채널(820)을 통해 전송되는 신호에 채널 손실이 발생할 수 있다. 또한, 채널(820)은 보드들과 케이블들 사이의 커넥터들 및 기타 물리적인 인터페이스들로 인한 임피던스 불연속성(불일치)을 야기할 수 있다. 채널(820)의 임피던스 불연속성은 채널(820)의 주파수 응답에서 노치(notch)로 나타날 수 있다. 또한, 채널(820)을 통과한 데이터의 비트들 각각이 채널 손실 또는 대역폭 제한으로 인하여 다음 비트를 방해할 수 있고, 서로 이웃하는 심볼들이 겹치면서 BER(bit error rate)이 증가하는 현상, 즉, ISI(inter symbol interference)가 발생할 수 있다.
도 23에서, 송신기(810)의 출력단에서 출력되고 채널(820)을 통과하지 않은 데이터의 신호의 아이 다이어그램들이 도시되었다. 도시되진 않았으나, 아이 다이어그램들의 가로 축은 시간을 나타내고 아이 다이어그램들의 세로 축은 전압 레벨을 나타낼 수 있다.
NRZ 시그널링 방식의 아이 오프닝(eye opening)의 높이는 H1일 수 있고 PAM-4 시그널링 방식의 아이 오프닝의 높이는 H2(약 H1의 삼분의 일)일 수 있다. 여기서, 아이 오프닝의 높이의 단위는 전압 레벨일 수 있다. 도 19에서, 송신기(810)의 출력단에서 출력되고 채널(820)을 통과한 (즉, 수신기(900)의 입력단으로 수신되는) 신호의 아이 다이어그램들이 더 도시되었다. NRZ 시그널링 방식의 아이 오프닝의 높이는 H1'일 수 있고 PAM-4 시그널링 방식의 아이 오프닝의 높이는 H2'일 수 있다. 채널 손실로 인하여 아이 오프닝의 높이들이 감소할 수 있다. 예를 들어, H1은 H1'으로 감소할 수 있고 H2는 H2'으로 감소할 수 있다.
수신기(900)는 채널(820)을 통해 데이터의 신호를 수신할 수 있다. 수신기(900)는 병렬화기(DES)에 더해 채널 손실을 보상하기 위해 채널(820)의 특성과 반대되는 특성을 갖는 이퀄라이저(EQ)를 더 포함할 수 있다. 예를 들어, 채널(820)은 로우 패스 필터(low pass filter)와 같은 주파수 응답의 특성을 가질 수 있고 수신기(900)의 이퀄라이저(EQ)는 하이 패스 필터(high pass filter)와 같은 주파수 응답의 특성을 가질 수 있다.
송신기(810)의 출력단에서의 아이 다이어그램들과 수신기(800)의 입력단에서의 아이 다이어그램들이 도 19에서 각각 도시되었다.
전술한대로, 송신기(810)가 얼마나 채널 손실을 보상하였는지는 송신기(610)의 출력단에서의 아이 다이어그램을 프루빙함으로써 확인될 수 있다. 반면에, 수신기(900)가 수신된 신호의 채널 손실을 보상하여도, 수신기(900)가 얼마나 채널 손실을 보상하였는지는 프루빙을 통해 확인될 수 없다. 따라서, 수신기(900)가 얼마나 채널 손실을 보상하였는지를 확인할 수 있고 수신기(900) 내부에서 구현될 수 있는 회로, 즉 아이 오프닝 모니터링 회로가 필요하다.
도 24는 본 발명의 실시예들에 따른 도 23의 수신기를 좀 더 구체적으로 보여주는 블록도이다. 도 24는 도 23을 참조하여 설명될 것이다.
수신기(900)는 아날로그 프론트 엔드(AFE, 910), 샘플링 회로(920), 이퀄라이저(930, DEF), 클럭 및 데이터 복원 회로(CDR, 940), 위상 고정 루프(PLL, 950), 아이 오프닝 모니터링 회로(960), 디코더(970), 및 논리 회로(980)를 포함할 수 있다.
아날로그 프론트 엔드(910)는 채널(620)을 통해 전송된 신호를 수신하고 신호를 샘플링 회로(920)로 송신하거나 제공할 수 있다. 예를 들어, 아날로그 프론트 엔드(910)는 수신된 신호를 증폭하는 LNA(low noise amplifier), VGA(variable gain amplifier) 등과 같은 적어도 하나의 증폭기를 포함하는 아날로그 신호 처리 회로일 수 있다.
샘플링 회로(920)는 아날로그 프론트 엔드(910)에 의해 처리된 신호를 수신할 수 있다. 샘플링 회로(920)는 샘플링 클럭(SCLK)에 기초하여 신호의 전압 레벨들을 샘플링할 수 있다.
좀 더 구체적으로, NRZ 시그널링 방식에서, 샘플링 회로(920)는 데이터의 제 1 논리 값(예를 들어, 0b)에 대응하는 전압 레벨들과 데이터의 제 2 논리 값(예를 들어, 1b)에 대응하는 전압 레벨들을 샘플링할 수 있다.
PAM-4 시그널링 방식에서, 샘플링 회로(920)는 데이터의 제 1 논리값(예를 들어, 00b)에 대응하는 전압 레벨들, 데이터의 제 2 논리 값(예를 들어, 01b)에 대응하는 전압 레벨들, 데이터의 제 3 논리 값(예를 들어, 10b)에 대응하는 전압 레벨들, 및 데이터의 제 4 논리 값(예를 들어, 11b)에 대응하는 전압 레벨들을 샘플링할 수 있다.
샘플링 회로(920)는 아날로그 신호들의 형태로 샘플링된 전압 레벨들을 이퀄라이저(930)로 제공할 수 있다. 예를 들어, 샘플링 회로(920)는 샘플링 클럭(SCLK)에 기초하여 아날로그 프론트 엔드(910)로부터 수신된 신호를 디지털 형태의 신호로 변환하는 적어도 하나의 아날로그-디지털 컨버터(ADC)를 포함할 수 있다.
이퀄라이저(930)는 데이터의 논리 값들에 대응하는 신호의 전압 레벨들을 수신할 수 있다. 이퀄라이저(930)는 채널 손실을 보상하기 위해 수신된 전압 레벨들을 조정할 수 있다. 즉, 이퀄라이저(930)는 채널(620)로 인한 노이즈, 지터, ISI 등을 제거하거나 억제하고 그리고 채널 손실을 보상함으로써 아이 오프닝의 높이를 증가시킬수 있다. 예를 들어, 이퀄라이저(930)는 비선형 이퀄라이저인 DFE(decision-feedback equalizer)를 포함할 수 있다.
예를 들어, 채널(620)을 통해 전송되는 신호의 단위 간격(UI, 즉, 1비트 간격)을 T로 가정한다. 채널(620)의 임펄스 응답에서, 전술한 채널(620)의 ISI로 인해 T, 2T, 3T 등과 같은 T의 정수 배에 해당하는 시간들에서 포스트커서들(postcursors)이 발생할 수 있다. 이퀄라이저(930)의 DFE는 수신된 신호의 전압 레벨들에 포스트커서들의 크기들(예를 들어, DFE 계수들)을 각각 곱하고 각각의 곱셈 결과들을 더할 수 있다. 그 다음, 이퀄라이저(930)는 새로 수신된 신호의 전압 레벨에 덧셈 결과를 빼서 포스트커서들로 인한 ISI를 억제할 수 있다. 이퀄라이저(930)의 DFE는 DFE 계수들의 개수만큼의 탭(tap)들을 포함할 수 있고 n-탭 DFE로 지칭될 수 있다(n은 자연수). 예를 들어, 이퀄라이저(930)의 DFE는 결정(decision)을 위한 슬라이서(slicer) 또는 플립 플롭, 곱셈기, 및 덧셈기를 포함할 수 있다.
클럭 및 데이터 복원 회로(940)는 이퀄라이저(930)로부터 출력 데이터(DOUT) 의 전압 레벨들을 수신할 수 있다. 출력 데이터(DOUT)의 전압 레벨들은 상술한 이퀄라이저(930)의 동작에 기초하여 등화되거나 조정될 수 있다.
클럭 및 데이터 복원 회로(940)는 위상 고정 루프(950)로부터 제공된 멀티-위상들을 갖는 클럭들을 수신할 수 있다. 클럭 및 데이터 복원 회로(940)는 출력 데이터(DOUT)의 전압 레벨들 및 멀티-위상들을 갖는 클럭들에 기초하여 샘플링 클럭(SCLK)을 생성하거나, 조정하거나, 또는 복원할 수 있다. 샘플링 클럭(SCLK)은 복원 클럭으로도 지칭될 수 있다. 샘플링 클럭(SCLK)의 상승 엣지 또는 하강 엣지에서 아날로그 프론트 엔드(910)로부터 제공된 신호가 샘플링 회로(920)에 의해 샘플링될 수 있다.
클럭 및 데이터 복원 회로(940)는 샘플링 클럭(SCLK)의 위상을 조정함으로써 샘플링 회로(920)의 샘플링 포인트를 조정할 수 있다. 예를 들어, 클럭 및 데이터 복원 회로(940)는 이퀄라이저(930)에 의해 등화되거나 조정된 전압레벨들에 기초하여 위상 고정 루프(950)로부터 제공된 멀티-위상들을 갖는 클럭들을 혼합하는(mix) 위상 보간기(phase interpolator)를 포함할 수 있다.
위상 고정 루프(950)는 멀티-위상들을 갖는 클럭들 생성할 수 있고 클럭들을 클럭 및 데이터 복원 회로(940)로 제공할 수 있다. 예를 들어, 위상 고정 루프(950)는 기준 클럭과 생성된 클럭들 중 하나를 비교하는 위상 감지기(PD), 루프 필터, VCO(voltage controlled oscillator) 또는 DCO(digitally controlled oscillator) 등을 포함할 수 있다. 여기서, 기준 클럭은 수신기(100)의 외부로부터 수신될 수 있거나 수신기(100)의 내부에서 생성될 수 있다.
아이 오프닝 모니터링 회로(960)는 이퀄라이저(930)와 클럭 및 데이터 복원 회로(940)가 락킹(locking)된 이후에 아이 오프닝의 높이를 측정하는 동작을 수행할 수 있다. 예를 들어, 락킹 이후의 이퀄라이저(930)의 계수들(DFE 계수들)은 고정될 수 있고 그리고 락킹 이후의 클럭 및 데이터 복원 회로(940)로부터 출력된 샘플링 클럭(SCLK)의 위상 변화는 사전에 결정된 범위 이내일 수 있다. 그리고, 아이 오프닝 모니터링 회로(960)에 의해 측정된 아이 오프닝의 높이는 이퀄라이저(930)와 클럭 및 데이터 복원 회로(940)가 얼마나 노이즈, 지터, ISI 등을 제거하였고 채널 손실을 보상하였는지를 판별하는데 사용될 수 있다.
아이 오프닝 모니터링 회로(960)는 이퀄라이저(930)로부터 출력 데이터(DOUT)의 전압 레벨들을 수신할 수 있다. 또한, 아이 오프닝 모니터링 회로(960)는 이퀄라이저(930)로부터 기준 전압 레벨(reference voltage level)을 수신할 수 있다. 기준 전압 레벨은 출력 데이터(DOUT)의 논리 값들 중 어느 하나에 대응하는 전압 레벨들의 중앙 레벨 또는 평균 레벨일 수 있다.
NRZ 시그널링 방식에서, 출력 데이터(DOUT)의 제 1 논리 값(0b)에 대응하는 전압 레벨들의 중앙 레벨 및 출력 데이터(DOUT)의 제 2 논리 값(1b)에 대응하는 전압 레벨들의 중앙 레벨 각각은 기준 전압 레벨일 수 있다. 예를 들어, 제 2 논리 값(1b)에 대응하는 전압 레벨들의 중앙 레벨인 기준 전압 레벨은 채널(620)의 임펄스 응답의 메인 커서(main cursor)의 크기 또는 이퀄라이저(930)의 기준 전압 레벨에 대응할 수 있다. 아이 오프닝 모니터링 회로(960)는 이퀄라이저(930)로부터 제공되고 제 2 논리 값(1b)에 대응하는 전압 레벨들의 기준 전압 레벨을 이용하여, 제1 논리 값(0b)에 대응하는 전압 레벨들의 기준 전압 레벨을 계산할 수 있다.
PAM-4 시그널링 방식에서, 출력 데이터(DOUT)의 제 1 논리 값(00b)에 대응하는 전압 레벨들의 중앙 레벨, 출력 데이터(DOUT)의 제 2 논리 값(01b)에 대응하는 전압 레벨들의 중앙 레벨, 출력 데이터(DOUT)의 제 3 논리 값(10b)에 대응하는 전압 레벨들의 중앙 레벨, 및 출력 데이터(DOUT)의 제 4 논리 값(11b)에 대응하는 전압 레벨들의 중앙 레벨 각각은 기준 전압 레벨일 수 있다.
예를 들어, 제 3 논리 값(10b)에 대응하는 전압 레벨들의 중앙 레벨인 기준 전압 레벨은 채널(12)의 임펄스 응답의 메인 커서(main cursor)의 크기 또는 이퀄라이저(930)의 기준 전압 레벨에 대응할 수 있다. 아이 오프닝 모니터링 회로(960)는 이퀄라이저(930)로부터 제공되고 제 3 논리 값(10b)에 대응하는 전압 레벨들의 기준 전압 레벨을 이용하여, 다른 논리 값들에 대응하는 전압 레벨들의 기준 전압 레벨들을 계산할 수 있다.
출력 데이터(DOUT)의 논리 값들 중 어느 하나에 대응하는 전압 레벨들은 기준 전압 레벨을 중심으로 분포할 수 있다. 본 발명의 실시 예에 따른 아이 오프닝 모니터링 회로(960)는 이러한 전압 레벨들의 최소 레벨 및 최대 레벨에 기초하여 아이 오프닝의 높이를 측정할 수 있다.
디코더(970)는 이퀄라이저(930)로부터 제공된 출력 데이터(DOUT)의 전압 레벨들을 수신할 수 있다. 디코더(970)는 출력 데이터(DOUT)의 전압 레벨들을 심볼들로 디코딩할 수 있다. 디코더(970)는 심볼들을 논리 회로(980)로 제공할 수 있다.
논리 회로(980)는 디코더(970)로부터 심볼들을 수신하고 처리할 수 있다. 예를 들어, 논리 회로(980)는 심볼들을 처리하기 위해, CPU(central processing unit), ISP(image signal processing unit), DSP(digital signal processing unit), GPU(graphics processing unit), VPU(vision processing unit), 및 NPU(neural processing unit) 중 적어도 하나를 포함할 수 있다. 또한, 논리 회로(980)는 동종 멀티-코어 프로세서(homogeneous multicore processor)들 또는 이종 멀티-코어 프로세서(heterogeneous multi-core processor)들을 포함할 수 있다.
논리 회로(980)는 아이 오프닝 모니터링 회로(960)로부터 아이 오프닝의 높이를 수신할 수 있다. 논리 회로(980)는 아이 오프닝의 높이에 기초하여 이퀄라이저(930)와 클럭 및 데이터 복원 회로(940)를 조정하거나 최적화할 수 있다.
예를 들어, 논리 회로(980)는 이퀄라이저(930)와 클럭 및 데이터 복원 회로(940)의 트레이닝(training)을 위해 이퀄라이저(930)와 클럭 및 데이터 복원 회로(940)에 튜닝(tuning) 정보를 제공할 수 있다. 예를 들어, 튜닝 정보(혹은 튜닝을 위한 하나 이상의 신호들)에 따라, 이퀄라이저(930)의 계수들(예를 들어, DFE 계수들), 클럭 및 데이터 복원 회로(940)의 계수들 등이 변경될 수 있다. 논리 회로(980)는 아이 오프닝의 높이가 부족하다고 판단하면, 아이 오프닝의 높이를 개선하기 위해 이퀄라이저(930)와 클럭 및 데이터 복원 회로(940)를 조정할 수 있다.
실시 예에 있어서, 수신기(900)의 구성 요소들(910, 920, 930, 940, 950, 960, 970, 980)의 전부 또는 일부는 SoC(system on chip), ASIC(application specific integrated circuit), FPGA(field programmable gate array) 등에서 구현될 수 있다.
도 25는 본 발명의 실시예들에 따른 도 24의 수신기에서 샘플링 회로의 구성을 나타낸다.
도 25를 참조하면, 샘플링 회로(920)는 제1 디지털-아날로그 변환기(921), 데이터 샘플러(922), 디지털-아날로그 변환 회로(925) 및 에러 샘플러(926)을 포함할 수 있다.
제1 디지털-아날로그 변환기(921)는 오프셋 전압과 관련된 제1 디지털 코드(DCD11)를 상응하는 아날로그 오프셋 전압(VOFS)으로 변환한다. 데이터 샘플러(922)는 제1 비교기(923) 및 제1 플립플롭(924)를 포함할 수 있다. 제1 비교기(923)는 데이터(DTA)와 아날로그 오프셋 전압(VOFS)을 비교하여 그 결과를 출력한다. 제1 플립플롭(924)은 샘플링 클럭(SCLK)에 기초하여 제1 비교기(923)의 출력을 샘플링하여 샘플링된 제1 전압 레벨(SVL1)을 출력한다.
디지털-아날로그 변환 회로(925)는 제1 디지털 코드(DCD11)를 대응하는 아날로그 전압으로 변환하는 제2 디지털-아날로그 컨버터(925a) 및 기준 전압과 관련된 제2 디지털 코드(DCD12)를 대응하는 아날로그 전압으로 변환하는 제3 디지털-아날로그 컨버터(925b)를 포함하고, 상기 제1 디지털 코드(DCD11)와 상기 제2 디지털 코드(DCD12)의 합에 해당하는 합산 아날로그 전압(VS)을 출력할 수 있다.
에러 샘플러(926)는 제2 비교기(927) 및 제2 플립플롭(928)을 포함할 수 있다. 제2 비교기(927)는 데이터(DTA)와 합산 아날로그 전압(VS)을 비교하여 그 결과를 출력한다. 제2 플립플롭(928)은 샘플링 클럭(SCLK)에 기초하여 제2 비교기(927)의 출력을 샘플링하여 샘플링된 제2 전압 레벨(SVL2)을 출력한다.
디지털-아날로그 변환 회로(925)가 제1 디지털 코드(DCD11)와 제2 디지털 코드(DCD12)를 합산하여 합산된 아날로그 전압(VS)을 출력하므로, 데이터 샘플러(922)와 에러 샘플러(926)는 동일한 형태로 설계될 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 입력 단자를 통하여 수신되는 제1 디지털 코드와 제2 디지털 코드에 해당하는 제1 아날로그 신호와 제2 아날로그 신호를 출력 노드에서 합산하여 하나의 출력 아날로그 신호로 제공함으로써, 디지털-아날로그 변환 회로의 출력 노드에 연결되는 회로 소자의 설계를 단순화할 수 있다.
본 발명의 실시예들은 디지털-아날로그 변환기를 사용하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things) 기기, IoE(internet of everything) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 입력 단자를 통하여 수신된 제1 디지털 코드를 제1 온도계 코드로 변환하는 제1 이진-온도계 코드 변환기, 제1 전압과 제1 출력 노드 사이에 연결되고, 상기 제1 온도계 코드에 응답하여 제1 전류를 상기 제1 출력 노드에 제공하는 복수의 제1 전류 셀들 및 상기 제1 출력 노드와 제2 전압 사이에 연결되는 제1 전류-전압 변환기를 구비하는 제1 디지털 아날로그 변환기; 및
    제2 입력 단자를 통하여 수신된 제2 디지털 코드를 제2 온도계 코드로 변환하는 제2 이진-온도계 코드 변환기, 상기 제1 전압과 제1 출력 노드 사이에 상기 제1 전류 셀들과 병렬로 연결되고, 상기 제2 온도계 코드에 응답하여 제2 전류를 상기 제1 출력 노드에 제공하는 복수의 제2 전류 셀들 및 상기 제1 출력 노드와 상기 제2 전압 사이에 상기 제1 전류-전압 변환기와 병렬로 연결되는 제2 전류-전압 변환기를 구비하는 제1 디지털 아날로그 변환기; 및
    상기 제1 전류-전압 변환기와 상기 제2 전류 전압 변환기는 상기 제1출력 노드에서 상기 제1 전류와 상기 제2 전류의 합을 전압으로 변환하여 상기 제1 디지털 코드와 상기 제2 디지털 코드의 가중된 합산에 해당하는 제1 아날로그 전압을 출력하는 디지털-아날로그 변환 회로.
  2. 제1항에 있어서,
    상기 제1 디지털 코드와 상기 제2 디지털 코드가 동일한 경우, 상기 제1 전류의 크기와 상기 제2 전류의 크기는 c:d(c와 d는 양의 실수)의 비율을 가지고,
    상기 제1 아날로그 전압의 최대 출력 범위에서 상기 제1 디지털 코드는 c/(c+d)에 해당하는 비율을 가지고, 상기 제2 디지털 코드는 d/(c+d)에 해당하는 비율을 가지는 디지털-아날로그 변환 회로.
  3. 제1항에 있어서,
    상기 제1 이진-온도계 코드 변환기는 상기 제1 디지털 코드에 응답하여 상기 제1 온도계 코드에 반비례하는 제1 반전 온도계 코드를 더 생성하고, 상기 제1 반전 온도계 코드를 상기 제1 전류 셀들에 제공하고, 상기 제1 전류 셀들은 상기 제1 반전 온도계 코드에 응답하여 제1 서브 전류를 제2 출력 노드에 더 제공하고,
    상기 제2 이진-온도계 코드 변환기는 상기 제2 디지털 코드에 응답하여 상기 제2 온도계 코드에 반비례하는 제2 반전 온도계 코드를 더 생성하고, 상기 제2 반전 온도계 코드를 상기 제2 전류 셀들에 제공하고, 상기 제1 전류 셀들은 상기 제1 반전 온도계 코드에 응답하여 제1 서브 전류를 제2 출력 노드에 더 제공하고,
    상기 제1 전류-전압 변환기와 상기 제2 전류 전압 변환기는 상기 제2출력 노드에서 상기 제1 서브 전류와 상기 제2 서브 전류의 합을 전압으로 변환하여 상기 제1 디지털 코드와 상기 제2 디지털 코드의 가중된 합산의 이진 보수에 해당하는 제2 아날로그 전압을 출력하는 디지털-아날로그 변환 회로.
  4. 제3항에 있어서,
    상기 제1 전류 셀들 각각은
    상기 제1 전압에 연결되어 제1 베이스 전류를 생성하는 제1 전류원;
    제1 내부 노드에 연결되어 상기 제1 베이스 전류를 수신하는 w제1 전극, 상기 제1 온도계 코드의 비트들 중 상응하는 비트를 수신하는 게이트 및 상기 제1 출력 노드에 연결되는 제2 전극을 구비하는 제1 트랜지스터; 및
    상기 제1 내부 노드에 연결되어 상기 제1 베이스 전류를 수신하는 제1 전극, 상기 제1 반전 온도계 코드의 비트들 중 상응하는 비트를 수신하는 게이트 및 상기 제2 출력 노드에 연결되는 제2 전극을 구비하는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제1 내부 노드에 대하여 서로 병렬로 연결되고,
    상기 제2 전류 셀들 각각은
    상기 제1 전압에 연결되어 제2 베이스 전류를 생성하는 제2 전류원;
    제2 내부 노드에 연결되어 상기 제2 베이스 전류를 수신하는 제1 전극, 상기 제2 온도계 코드의 비트들 중 상응하는 비트를 수신하는 게이트 및 상기 제1 출력 노드에 연결되는 제2 전극을 구비하는 제3 트랜지스터; 및
    상기 제2 내부 노드에 연결되어 상기 제2 베이스 전류를 수신하는 제1 전극, 상기 제2 반전 온도계 코드의 비트들 중 상응하는 비트를 수신하는 게이트 및 상기 제2 출력 노드에 연결되는 제3 전극을 구비하는 제4 트랜지스터를 포함하고,
    상기 제3 트랜지스터와 상기 제4 트랜지스터는 상기 제2 내부 노드에 대하여 서로 병렬로 연결되고,
    상기 제1 베이스 전류와 상기 제2 베이스 전류는 c:d(c와 d는 양의 실수)의 비율을 가지는 디지털-아날로그 변환 회로.
  5. 제3항에 있어서,
    상기 제1 디지털 코드와 상기 제2 디지털 코드가 동일한 경우, 상기 제1 전류의 크기와 상기 제2 전류의 크기는 c:d(c와 d는 양의 실수)의 비율을 가지고,
    상기 제1 전류-전압 변환 회로는
    상기 제1 출력 노드와 상기 제2 전압 사이에 연결되는 제1 저항; 및
    상기 제2 출력 노드와 상기 제2 전압 사이에 연결되는 제2 저항을 포함하고,
    상기 제2 전류-전압 변환 회로는
    상기 제1 출력 노드와 상기 제2 전압 사이에 연결되는 제3 저항; 및
    상기 제2 출력 노드와 상기 제2 전압 사이에 연결되는 제4 저항을 포함하고,
    상기 제1 저항 및 상기 제2 저항은 각각 제1 저항 값을 가지고,
    상기 제3 저항 및 상기 제3 저항은 각각 제2 저항 값을 가지고,
    상기 제1 저항 값과 상기 제2 저항 값은 (1/c):(1/d)의 비율을 가지고,
    상기 제1 디지털 코드와 상기 제2 디지털 코드가 동일한 중간 값을 갖는 공통 모드에서 상기 제1 출력 전압은 상기 c와 d에 무관하게 일정한 값을 가지는 디지털-아날로그 변환 회로.
  6. 제3항에 있어서,
    제3 입력 단자를 통하여 수신된 제3 디지털 코드를 제3 온도계 코드로 변환하는 제3 이진-온도계 코드 변환기, 상기 제1 전압과 상기 제2 출력 노드 사이에 상기 제2 전류 셀들과 병렬로 연결되고, 상기 제3 온도계 코드에 응답하여 제3 서브 전류를 상기 제1 출력 노드에 제공하는 복수의 제3 전류 셀들 및 제1 출력 노드와 상기 제2 전압 사이에 상기 제2 전류-전압 변환기와 병렬로 연결되는 제3 전류-전압 변환기를 구비하는 제3 디지털-아날로그 변환기를 더 포함하고,
    상기 제3 전류-전압 변환기는 상기 제1 출력 노드에서 상기 제1 아날로그 전압에서 상기 제3 디지털 코드에 상응하는 아날로그 전압을 감산하는 디지털-아날로그 변환 회로.
  7. 제1 전압과 출력 노드 사이에 연결되고, 제1 입력 단자를 통하여 수신되는 제1 디지털 코드에 응답하여 제1 전류를 생성하고, 상기 제1 전류를 상기 출력 노드에 제공하는 제1 전류 생성 회로와 상기 출력 노드와 제2 전압 사이에 연결되는 제1 전류-전압 변환기를 구비하는 제1 디지털-아날로그 변환기; 및
    상기 제1 전압과 상기 출력 노드 사이에 상기 제1 전류 생성 회로에 병렬로 연결되고, 제2 입력 단자를 통하여 수신되는 제2 디지털 코드에 응답하여 제2 전류를 생성하고, 상기 제2 전류를 상기 출력 노드에 제공하는 제2 전류 생성 회로와 상기 출력 노드와 상기 제2 전압 사이에 상기 제1 전류-전압 변환기와 병렬로 연결되는 제2 전류-전압 변환기를 구비하는 제2 디지털-아날로그 변환기를 포함하고,
    상기 제1 전류-전압 변환기와 상기 제2 전류 전압 변환기는 상기 출력 노드에서 상기 제1 전류와 상기 제2 전류의 합을 전압으로 변환하여 상기 제1 디지털 코드와 상기 제2 디지털 코드의 합산에 해당하는 아날로그 전압을 출력하는 디지털-아날로그 변환 회로.
  8. 제7항에 있어서,
    상기 제1 디지털 코드와 상기 제2 디지털 코드가 동일한 경우, 상기 제1 전류의 크기와 상기 제2 전류의 크기는 동일하고,
    상기 제1 전류 생성 회로는
    상기 제1 전압에 병렬로 연결되어 제1 베이스 전류를 각각 제공하는 복수의 제1 전류원들; 및
    상기 제1 전류원들 각각과 상기 출력 노드 사이에 연결되는 복수의 제1 트랜지스터들을 포함하고,
    상기 제1 트랜지스터들 각각의 게이트는 상기 제1 디지털 코드의 비트들을 각각 수신하고,
    상기 제2 전류 생성 회로는
    상기 제2 전압에 병렬로 연결되어 제2 베이스 전류를 각각 제공하는 복수의 제2 전류원들; 및
    상기 제2 전류원들 각각과 상기 출력 노드 사이에 연결되는 복수의 제2 트랜지스터들을 포함하고,
    상기 제2 트랜지스터들 각각의 게이트는 상기 제2 디지털 코드의 비트들을 각각 수신하고,
    상기 제1 베이스 전류의 크기와 상기 제2 베이스 전류의 크기는 동일하고,
    상기 제1 전류-전압 변환기는 상기 출력 노드와 상기 제2 전압 사이에 연결되는 제1 저항을 포함하고,
    상기 제2 전류 전압 변환기는 상기 출력 노드와 상기 제2 전압 사이에 연결되는 제2 저항을 포함하고
    상기 제1 저항과 상기 제2 저항은 동일한 저항 값을 가지는 디지털-아날로그 변환 회로.
  9. 제7항에 있어서,
    상기 제1 디지털 코드와 상기 제2 디지털 코드가 동일한 경우, 상기 제1 전류의 크기와 상기 제2 전류의 크기는 c:d(c와 d는 양의 실수)의 비율을 가지고,
    상기 제1 전류 생성 회로는
    상기 제1 전압과 상기 출력 노드 사이에 병렬로 연결되어 제1 베이스 전류를 각각 제공하는 복수의 제1 전류원들; 및
    상기 제1 전류원들 각각과 상기 출력 노드 사이에 연결되는 복수의 제1 트랜지스터들을 포함하고,
    상기 제1 트랜지스터들 각각의 게이트는 상기 제1 디지털 코드의 비트들을 각각 수신하고,
    상기 제2 전류 생성 회로는
    상기 제2 전압과 상기 출력 노드 사이에 병렬로 연결되어 제2 베이스 전류를 각각 제공하는 복수의 제2 전류원들; 및
    상기 제2 전류원들 각각과 상기 출력 노드 사이에 연결되는 복수의 제2 트랜지스터들을 포함하고,
    상기 제2 트랜지스터들 각각의 게이트는 상기 제2 디지털 코드의 비트들을 각각 수신하고,
    상기 제1 베이스 전류의 크기와 상기 제2 베이스 전류의 크기는 c:d의 비율을 가지고,
    상기 제1 전류-전압 변환기는 상기 출력 노드와 상기 제2 전압 사이에 연결되는 제1 저항을 포함하고,
    상기 제2 전류 전압 변환기는 상기 출력 노드와 상기 제2 전압 사이에 연결되는 제2 저항을 포함하고,
    상기 제1 저항의 저항 값과 상기 제2 저항의 저항 값은 (1/c):(1/d)의 비율을 가지는 디지털-아날로그 변환 회로.
  10. 샘플링 클럭에 기초하여 데이터를 샘플링하여 샘플링된 제1 전압 레벨과 샘플링된 제2 전압 레벨을 제공하는 샘플링 회로;
    상기 샘플링된 제1 전압 레벨과 상기 샘플링된 제2 전압 레벨을 수신하고, 상기 샘플링된 제1 전압 레벨과 상기 샘플링된 제2 전압 레벨을 조절하는 이퀄라이저; 및
    상기 이퀄라이저로부터 수신된 상기 샘플링된 제1 전압 레벨과 상기 샘플링된 제2 전압 레벨에 기초하여 상기 샘플링 클럭을 복원하는 클럭 및 데이터 복원 회로를 포함하고,
    상기 샘플링 회로는 동일한 형태의 데이터 샘플러와 에러 샘플러를 포함하고,
    상기 샘플링 회로는
    오프셋 전압과 관련된 제1 디지털 코드를 상응하는 아날로그 오프셋 전압으로 변환화는 제1 디지털-아날로그 컨버터; 및
    상기 제1 디지털 코드를 대응하는 아날로그 전압으로 변환하는 제2 디지털-아날로그 컨버터 및 기준 전압과 관련된 제2 디지털 코드를 대응하는 아날로그 전압으로 변환하는 제3 디지털-아날로그 컨버터를 포함하고, 상기 제1 디지털 코드와 상기 제2 디지털 코드의 합에 해당하는 합산 아날로그 전압을 출력하는 디지털-아날로그 변환 회로를 더 포함하는 수신기.
KR1020200149930A 2020-11-11 2020-11-11 디지털-아날로그 변환 회로 및 이를 포함하는 수신기 KR20220063953A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200149930A KR20220063953A (ko) 2020-11-11 2020-11-11 디지털-아날로그 변환 회로 및 이를 포함하는 수신기
US17/306,421 US11700012B2 (en) 2020-11-11 2021-05-03 Digital-to-analog conversion circuit and receiver including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200149930A KR20220063953A (ko) 2020-11-11 2020-11-11 디지털-아날로그 변환 회로 및 이를 포함하는 수신기

Publications (1)

Publication Number Publication Date
KR20220063953A true KR20220063953A (ko) 2022-05-18

Family

ID=81453667

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200149930A KR20220063953A (ko) 2020-11-11 2020-11-11 디지털-아날로그 변환 회로 및 이를 포함하는 수신기

Country Status (2)

Country Link
US (1) US11700012B2 (ko)
KR (1) KR20220063953A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11695397B2 (en) * 2021-08-10 2023-07-04 Xilinx, Inc. Offset circuitry and threshold reference circuitry for a capture flip-flop

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6828927B1 (en) 2002-11-22 2004-12-07 Analog Devices, Inc. Successive approximation analog-to-digital converter with pre-loaded SAR registers
US6703956B1 (en) * 2003-01-08 2004-03-09 Agilent Technologies, Inc. Technique for improved linearity of high-precision, low-current digital-to-analog converters
US7205920B2 (en) * 2004-09-17 2007-04-17 Analog Devices, Inc. Continuous-time-sigma-delta DAC using chopper stabalization
JP2008278304A (ja) 2007-05-01 2008-11-13 Yokogawa Electric Corp 信号変換装置
EP3678294B1 (en) 2007-09-14 2022-02-02 Telefonaktiebolaget LM Ericsson (publ) Method for notch filtering a digital signal, and corresponding electronic device
US8179151B2 (en) * 2008-04-04 2012-05-15 Fairchild Semiconductor Corporation Method and system that determines the value of a resistor in linear and non-linear resistor sets
US8723711B1 (en) * 2012-12-26 2014-05-13 Texas Instruments Incorporated Stair-step voltage ramp module including programmable gain amplifier
JP2014175925A (ja) * 2013-03-11 2014-09-22 Toshiba Corp デジタル／アナログ変換回路
US8976855B2 (en) 2013-03-14 2015-03-10 Intel Corporation Power and area efficient receiver equalization architecture with relaxed DFE timing constraint
US9112528B1 (en) 2014-01-29 2015-08-18 Broadcom Corporation Digital to analog converter with thermometer coding and methods for use therewith
US9548752B1 (en) * 2015-08-06 2017-01-17 Texas Instruments Incorporation Calibration technique for current steering DAC
US10069658B2 (en) 2015-09-23 2018-09-04 Intel Corporation Pulsed decision feedback equalization circuit
US9806729B1 (en) * 2015-10-20 2017-10-31 Marvell International Ltd. Current steering cell with code-dependent nonlinearity cancellation and fast settling for low-power low-area high-speed digital-to-analog converters
WO2017173118A1 (en) * 2016-03-30 2017-10-05 Jariet Technologies, Inc. Hybrid digital-to-analog conversion systems
GB2568108B (en) 2017-11-07 2021-06-30 Analog Devices Global Current steering digital to analog converter
US10454487B1 (en) * 2018-08-30 2019-10-22 Qualcomm Incorporated Segmented resistor architecture for digital-to-analog converters
US10794982B2 (en) * 2018-11-21 2020-10-06 Nxp Usa, Inc. Dynamic calibration of current sense for switching converters
US10425099B1 (en) * 2018-11-29 2019-09-24 Ciena Corporation Extremely-fine resolution sub-ranging current mode Digital-Analog-Converter using Sigma-Delta modulators

Also Published As

Publication number Publication date
US11700012B2 (en) 2023-07-11
US20220149863A1 (en) 2022-05-12

Similar Documents

Publication Publication Date Title
US10809297B2 (en) Eye opening measurement circuit calculating difference between sigma levels, receiver including the same, and method for measuring eye opening
US10728060B2 (en) Two-step feed-forward equalizer for voltage-mode transmitter architecture
US10009194B2 (en) Unequalized clock data recovery for serial I/O receiver
Agrawal et al. A 19-Gb/s serial link receiver with both 4-tap FFE and 5-tap DFE functions in 45-nm SOI CMOS
US9391816B2 (en) Edge based partial response equalization
JP4639194B2 (ja) 透明マルチモードｐａｍインタフェース
KR20220063953A (ko) 디지털-아날로그 변환 회로 및 이를 포함하는 수신기
US20220311593A1 (en) Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
US8929428B2 (en) Feed-forward equalization in a receiver
US10243762B1 (en) Analog delay based fractionally spaced n-tap feed-forward equalizer for wireline and optical transmitters
Choi et al. A 2.5–32 Gb/s gen 5-PCIe receiver with multi-rate CDR engine and hybrid DFE
US10944601B2 (en) Reception circuit, receiver, and reception control method
US20080159460A1 (en) Adjustment method, circuit, receiver circuit and transmission equipment of waveform equalization coefficient
Inti et al. A scalable 32-to-56Gb/s 0.56-to-1.28 pJ/b voltage-mode VCSEL-based optical transmitter in 28nm CMOS
Lee et al. An 80-Gb/s PAM-4 Simultaneous Bidirectional Transceiver With Hybrid Adaptation Scheme
Chong et al. 112G+ 7-bit DAC-based transmitter in 7-nm FinFET with PAM4/6/8 modulation
Rieß et al. A 3-bit DAC with gray coding for 100-Gbit/s PAM signal generation
Lee et al. Area and power efficient 10B6Q PAM-4 DC balance coder for automotive camera link
US20030147461A1 (en) Means and method of data encoding and communication at rates above the channel bandwidth
Park et al. A 24-Gb/s/pin single-ended PAM-4 receiver with 1-tap decision feedback equalizer using inverter-based summer for memory interfaces
US20240235903A9 (en) Receiver and method for controlling equalization
US20240137251A1 (en) Receiver and method for controlling equalization
Jeong The Beginning of DVI and HDMI: How I Untangled the Audio/Video Cables for High-Definition Displays
Roh et al. A Low-Jitter Phase Detection Technique With Asymmetric Weights in Multi-Level Baud-Rate CDR
CN117856817A (zh) 接收信号的装置、方法、仿真通信链路的系统、存储介质及芯片

Legal Events

Date Code Title Description
A201 Request for examination