KR101096466B1 - 고속 데이터 레이트에서 오프-칩 데이터 통신을 수행하는 시스템 및 방법 - Google Patents

Abstract

전자 디바이스가 설명된다. 그 전자 디바이스는 제 1 집적회로 (IC) 및 제 2 집적회로 (IC) 를 포함한다. 또한, 그 전자 디바이스는 병렬 데이터 신호를 직렬 데이터 신호로 멀티플렉싱하도록 구성된 멀티플렉서, 및 직렬 데이터 신호를 제 1 IC 로부터 제 2 IC 로 송신하도록 구성된 송신기를 포함한다. 그 전자 디바이스는 직렬 데이터 신호를 수신하도록 구성된 수신기를 더 포함한다. 수신기는 아날로그 노드의 전압 스윙을 결정된 범위 내로 클램핑하도록 구성된 클램프 회로를 포함한다. 또한, 클램프는 수신기의 대역폭을 확장하는 것을 돕는다.

오프-칩 데이터 통신, 고속 데이터 레이트, 전압 스윙

Description

고속 데이터 레이트에서 오프-칩 데이터 통신을 수행하는 시스템 및 방법{SYSTEMS AND METHODS FOR PERFORMING OFF-CHIP DATA COMMUNICATIONS AT A HIGH DATA RATE}

35 U.S.C.§119 하에서의 우선권 주장

본 출원은, 발명자들 Vivek Mohan 및 Dixit Abhay 에 의해 "HIGH SPEED LOW POWER LOW DUTY CYCLE DISTORTION DIFFERENTIAL RECEIVER" 의 명칭으로 2007년 4월 18일자로 출원된 미국특허 가출원 제 60/912,619 호와 관련되며 그 우선권을 주장하며, 그 가출원은 본 명세서에 참조로서 포함된다.

기술분야

본 시스템 및 방법은 통신 및 무선 관련 기술들에 관한 것이다. 구체적으로, 본 시스템 및 방법은 고속 데이터 레이트에서 오프-칩 데이터 통신을 수행하는 시스템 및 방법에 관한 것이다.

배경

통신 디바이스들은 소비자 요구를 충족시키고 휴대성 및 편리성을 개선시키기 위해 더 소형화되고 더 강력해졌다. 소비자들은 셀룰러 전화기, 개인휴대 정보단말기 (PDA), 랩탑 컴퓨터, 디스플레이 디바이스, 디지털 가입자 라인 (DSL) 모뎀 등과 같은 통신 디바이스들에 의존하게 되었다. 소비자들은 신뢰할 수 있는 서비스, 확장된 커버리지 영역, 및 증가된 기능성을 기대하게 되었다. 무선 통신 디바이스들은 이동국, 스테이션, 액세스 단말기, 사용자 단말기, 단말기, 가입자 유닛, 사용자 장비 등으로서 지칭될 수도 있다.

통신 시스템은 다중의 통신 디바이스들에 대한 통신을 동시에 지원할 수도 있다. 일 예에 있어서, 무선 통신 디바이스는 업링크 및 다운링크 상의 송신을 통해 하나 이상의 기지국 (대안적으로, 액세스 포인트, 노드 B 등으로서 지칭될 수도 있음) 과 통신할 수도 있다. 업링크 (또는 역방향 링크) 는 무선 통신 디바이스들로부터 기지국들로의 통신 링크를 지칭하고, 다운링크 (또는 순방향 링크) 는 기지국들로부터 무선 통신 디바이스들로의 통신 링크를 지칭한다.

무선 통신 시스템은 가용 시스템 리소스들 (예를 들어, 대역폭 및 송신 전력) 을 공유함으로써 다중의 사용자들과의 통신을 지원할 수 있는 다중 액세스 시스템일 수도 있다. 그러한 다중 액세스 시스템의 예들은 코드분할 다중 액세스 (CDMA) 시스템, 광대역 코드분할 다중 액세스 (WCDMA), 시분할 다중 액세스 (TDMA) 시스템, 이동 통신용 글로벌 시스템 (GSM), 주파수 분할 다중 액세스 (FDMA) 시스템, 및 직교 주파수 분할 다중 액세스 (OFDMA) 시스템을 포함한다.

일 디바이스 내의 일 회로로부터 그 디바이스 내의 다른 회로로의 데이터의 통신은, 예를 들어, 울트라 이동 퍼스널 컴퓨터 (UMPC) 와 같은 통신 디바이스들 중 일부 또는 그 모두에서 발생할 수도 있다. 이들 통신 디바이스들의 사이즈가 감소함에 따라, 더 소형의 집적 회로들이 요구된다. 하지만, 그 회로들의 지오메트리 (geometry) 가 감소함에 따라, 저 전력 및 저 지터를 갖는 고속 레이트의 오프-칩 통신에 있어서의 어려움이 증가한다. 지터는, 출력 신호가 생성될 때 및 출력 신호가 생성될 것을 기대하였을 때로부터의 변동의 측정치를 지칭할 수도 있다. 그와 같이, 고속 데이터 레이트에서 오프-칩 데이터 통신을 수행하는 시스템 및 방법을 제공함으로써 이점이 실현될 수도 있다.

도면의 간단한 설명

도 1 은 본 시스템 및 방법에 따른 디바이스의 일 예를 예시한 블록도이다.

도 2 는 본 시스템 및 방법의 일 예에 따른 디바이스의 다른 구성이다.

도 3 은 본 시스템 및 방법에 따른 수신기의 일 구성이다.

도 4 는 수신기의 다른 구성을 예시한 블록도이다.

도 5 는 수신기에 있어서 사용될 수도 있는 클램프 디바이스의 일 예를 예시한 개략도이다.

도 6 은 수신기에 있어서의 프로그램가능 누설 디바이스의 일 구성을 예시한 개략도이다.

도 7 은 수신기에 있어서의 보호 다이오드 및 지연 엘리먼트의 일 예를 예시한 개략도이다.

도 8 은 수신기에 있어서의 다이오드 디바이스의 일 구성을 예시한 개략도이다.

도 9 는 고속 저전력 및 저 지터의 차동 수신기를 구현하는 방법의 일 예를 예시한 흐름도이다.

도 10 은 도 9 에서 도시된 방법에 대응하는 수단-플러스-기능 블록들을 예시한 것이다.

도 11 은 전자 디바이스에 있어서 이용될 수도 있는 다양한 컴포넌트들을 예시한 것이다.

상세한 설명

데이터는 단일 디바이스 내에서 또는 상이한 디바이스들 사이에서 일 집적회로 (IC) 로/로부터 다른 IC 로부터/로 통신될 수도 있다. IC 는 실리콘 칩으로서 지칭될 수도 있다. 상이한 IC 들 간의 데이터 통신은 오프-칩 데이터 통신으로서 지칭될 수도 있다. 종래의 오프-칩 데이터 통신 기술들은 병렬 저속의 상보성 금속-산화물-반도체 (CMOS) 데이터 라인들을 이용한다. 하지만, 이러한 종래의 기술은 다수의 단점을 가진다. 예를 들어, 이러한 종래의 기술은 다량의 IC 표면적을 점유한다. 부가적으로, 더 많은 패키지 핀들을 또한 요구한다. 결과적으로, 실리콘 비용 및 패키징 비용이 증가한다. 더 작은 표면적은, 다른 기능들을 수행하는 부가적인 엘리먼트들을 부가하기 위한 IC 상의 공간이 거의 없음을 의미한다.

부가적으로, 전자 디바이스들은 더 소형화되고 있다. 예를 들어, 일부 무선 통신 디바이스들 (예를 들어, 셀룰러 전화기들) 은 디바이스의 전체 사이즈를 감소시키기 위해 "플립 형태" 로 존재한다. 일 예로서, "플립 형태" 의 셀룰러 전화기는 플립-전화기로서 지칭될 수도 있다. 그 전화기의 제 1 부분은 그 전화기의 제 2 부분으로부터 "플립" 개폐될 수도 있다. 그 제 1 부분은 디스플레이를 포함할 수도 있다. 그 제 2 부분은 키패드를 포함할 수도 있다. 제 1 부분과 제 2 부분을 접속시키는 컴포넌트는 너클 (knuckle) 로서 지칭될 수도 있 다. 오프-칩 통신 동안, 그 전화기의 제 1 부분에 있어서의 제 1 IC 는 그 전화기의 제 2 부분에 있어서의 제 2 IC 로/로부터 데이터를 전송/수신할 수도 있다. 제 1 IC 와 제 2 IC 를 접속시키는 배선은 너클을 통과한다. 상술한 종래의 기술을 이용하면, 다중의 병렬 라인들 (예를 들어, 배선) 을 사용하여 작은 너클 영역을 통과하는 것이 점점더 어렵게 되고 있다.

일부 기술들은 오프-칩 데이터 통신을 위해 직렬 고속 데이터 라인을 이용하는 쪽으로 변경되었다. 직렬 고속 데이터 라인은 디바이스 내의 상이한 IC들 사이에서 데이터를 통신하는데 사용되는 배선의 수를 최소화할 수도 있다. 수신 IC 는 데이터를 병렬 라인들을 통해 마이크로프로세서로 제공하기 위하여 온-칩 직렬-병렬 변환을 구현할 수도 있다. 마이크로프로세서는 수신 IC 상에 위치될 수도 있다.

하지만, 직렬 데이터 라인들에 대한 증가된 데이터 레이트로, CMOS 레일-투-레일 (rail-to-rail) 구동기들이 그러한 고속 데이터 레이트에서 동작하지 않을 수도 있다. 따라서, 고속 및 저전력의 직렬 라인에 대한 필요성이 존재한다. 저전력 저 지터의 고속 수신기는 그 직렬 라인의 중요한 컴포넌트이다. 지터는, 출력 신호가 생성될 때 및 출력 신호가 생성될 것을 기대하였을 때로부터의 변동의 측정치를 지칭할 수도 있다. 기존의 산업 솔루션은 다량의 전류를 이용한다. 전류의 많은 이용은, 다량의 전류가 전력 공급기에의 인출이 아니기 때문에 백플레인의 교류 (AC) 아울렛 데스크탑 애플리케이션에 대해 불리하지 않을 수도 있다. 하지만, 다량의 전류를 사용하는 것은 배터리 동작형 핸드헬드 디바 이스들에 대해서는 부담이 된다. 본 시스템 및 방법은 수신기에 대한 고속 저전력 및 저 지터 설계를 설명한다. 그 수신기는 일 디바이스 내의 하나 이상의 IC 상에서 구현될 수도 있다.

전자 디바이스가 설명된다. 전자 디바이스는 제 1 집적회로 (IC) 및 제 2 집적회로 (IC) 를 포함한다. 또한, 전자 디바이스는 병렬 데이터 신호를 직렬 데이터 신호로 멀티플렉싱하도록 구성된 멀티플렉서, 및 직렬 데이터 신호를 제 1 IC 로부터 제 2 IC 로 송신하도록 구성된 송신기를 포함한다. 전자 디바이스는 직렬 데이터 신호를 수신하도록 구성된 수신기를 더 포함한다. 수신기는 아날로그 노드의 전압 스윙을 결정된 범위 내로 클램핑하도록 구성된 클램프 회로를 포함한다. 또한, 클램프는 수신기의 대역폭을 확장하는 것을 돕는다.

오프-칩 데이터 통신을 수행하는 방법이 또한 설명된다. 병렬 데이터 신호들은 직렬 데이터 신호로 멀티플렉싱된다. 직렬 데이터 신호는 제 1 칩으로부터 제 2 칩으로 송신된다. 제 2 칩에서, 수신기는 수신된 데이터를 프로세싱한다. 수신기 회로 내의 클램프 회로는 아날로그 노드와 관련된 전압 스윙을 결정된 전압 범위 내로 클램핑한다. 이것은 수신기의 출력 스테이지에 있어서의 캐스코드 트랜지스터들이 포화상태에서 나가는 것을 돕는다. 클램프는 또한 수신기의 대역폭을 확장시키는 것을 돕는다. 수신기로부터 출력된 직렬 데이터는 병렬 데이터 신호들로 디멀티플렉싱된다. 병렬 데이터 신호들은 프로세서에 의해 프로세싱된다.

장치가 또한 설명된다. 그 장치는 병렬 데이터 신호들을 직렬 데이터 신 호로 멀티플렉싱하는 수단 및 직렬 데이터 신호를 제 1 칩으로부터 제 2 칩으로 송신하는 수단을 포함한다. 또한, 그 장치는 아날로그 노드와 관련된 전압 출력 스윙을 결정된 전압 범위 내로 클램핑하는 수단을 포함한다. 이것은 또한 수신기의 대역폭을 확장시킨다. 그 장치는 직렬 데이터 신호를 병렬 데이터 신호들로 디멀티플렉싱하는 수단 및 병렬 데이터 신호들을 프로세싱하는 수단을 더 포함한다.

오프-칩 데이터 통신을 수행하기 위한 집적회로가 또한 설명된다. 그 집적회로는 직렬 데이터 신호를 수신하도록 구성된 수신기를 포함한다. 수신기는 수신기 내의 아날로그 노드를 바이어싱하고, 아날로그 노드와 관련된 전압 스윙을 결정된 전압 범위 내로 클램핑하도록 구성된 클램프 회로를 포함한다. 이것은 또한 수신기의 대역폭을 확장시킨다. 수신기는, 수신기의 캐스코드 출력 스테이지 디바이스들이 깊은 컷-오프 영역에 진입하는 것을 방지하도록 구성된 프로그램가능 전류 누설 회로를 더 포함한다. 부가적으로, 수신기는, 내부 수신기 노드들이 대응하는 정지점 (quiescent point) 에 접근하고 수신기 바이어스 전류가 정지값에 접근할 때까지 수신기의 출력을 로직 로우로 클램핑하도록 구성된 지연 엘리먼트를 포함한다.

도 1 은 본 시스템 및 방법에 따른 디바이스 (100) 의 일 예를 예시한 블록도이다. 디바이스 (100) 는 무선 통신 디바이스, 미디어 프로세서, PDA, 셀룰러 전화기 등을 포함하지만 이에 한정되지 않는 임의의 종류의 전자 디바이스일 수도 있다. 본 시스템 및 방법은 전자 디바이스 (100) 의 상이한 부분들 사이의 (예를 들어, 상이한 IC들, 칩들, 회로들 등 사이의) 데이터 통신에 사용될 수신기를 제공한다. 이제, 도 1 의 도면을 참조하면, 제 1 섹션 (160) 은 프로세싱 모듈 (102) 을 포함할 수도 있고, 제 2 섹션 (107) 은 센서 모듈 (112) 및 디스플레이 모듈 (114) 을 포함할 수도 있다. 일 구성에 있어서, 프로세싱 모듈 (102) 은 중앙 프로세싱 유닛 (CPU), 마이크로 제어기 IC, 이동국 모뎀 (MSM) 등일 수도 있다.

일 구성에 있어서, 센서 모듈 (112) 은 카메라와 같은 촬상 모듈일 수도 있다. 부가적으로, 센서 모듈 (112) 은 글로벌 측위 시스템 (GPS) 모듈, 또는 데이터를 고속 레이트에서 프로세싱 모듈 (102) 로 송신할 수도 있는 임의의 다른 타입의 모듈일 수도 있다. 센서 모듈 (112) 은 송신기 (110B) 를 포함하는 호스트 모듈 (106B) 을 포함할 수도 있다. 송신기 (110B) 는 데이터 (118B) 를 프로세싱 모듈 (102) 에 송신할 수도 있다. 데이터 (118B) 는 하나 이상의 배선들 (122B) 을 통해 송신될 수도 있다. 프로세싱 모듈 (102) 은 프로세서 (116A) 및 클라이언트 모듈 (104A) 을 포함할 수도 있다. 클라이언트 모듈 (104A) 은 또한 데이터 (118B) 를 수신하기 위한 수신기 (108A) 를 포함할 수도 있다. 프로세서 (116A) 는 데이터 (118B) 를 프로세싱할 수도 있다.

부가적으로, 프로세싱 모듈 (102) 은 송신기 (110A) 를 갖는 호스트 모듈 (106A) 을 포함할 수도 있다. 송신기 (110A) 는 데이터 (118A) 를 디스플레이 모듈 (114) 에 송신할 수도 있다. 일 구성에 있어서, 디스플레이 모듈 (114) 은 액정 디스플레이 (LCD) 일 수도 있다. 프로세싱 모듈 (102) 은 하나 이상의 배선 (122A) 을 이용하여 데이터 (118A) 를 디스플레이 (114) 에 송신할 수도 있다. 디스플레이 모듈 (114) 은 데이터 (118A) 를 수신하는 수신기 (108B) 를 갖는 클라이언트 모듈 (104B) 을 포함할 수도 있다. 프로세서 (116B) 는 수신 데이터 (118A) 를 프로세싱할 수도 있다. 각각의 섹션 (160, 170) 내의 엘리먼트들의 조합은, 각각의 섹션 (160, 170) 내의 엘리먼트들이 배선, 케이블 등에 의해 접속되기 때문에 유선 트랜시버로서 각각 지칭될 수도 있다.

도 2 는 본 시스템 및 방법의 일 예에 따른 디바이스 (200) 의 다른 구성이다. 일 구성에 있어서, 디바이스 (200) 는 "플립핑 (flipping)" 능력을 가질 수도 있다 (예를 들어, 디바이스가 개폐될 수도 있음). 디바이스 (200) 는 메인 디스플레이 및 서브-디스플레이를 포함할 수도 있다. 디바이스 (200) 의 제 1 섹션 (260) 및 제 2 섹션 (270) 은 커넥터 (220) 에 의해 접속될 수도 있다. 커넥터 (220) 는 너클 (knuckle) 로서 지칭될 수도 있다. 제 2 섹션 (270) 은 커넥터 (220) 의 축 주위에서 제 1 방향으로 회전하고, 제 1 섹션 (260) 에 의존할 수도 있다. 디바이스 (200) 는 커넥터 (220) 의 축 주위에서 제 2 섹션 (270) 을 제 2 방향으로 회전시킴으로써 플립 개방될 수도 있다. 일 예에 있어서, 제 1 방향은 제 2 방향과는 반대방향이다. 일부 예에 있어서, 서브-디스플레이가 사용되어, 디바이스를 활성화시키기 위해 그 디바이스를 플립 개방할 필요가 없을 수도 있다. 다른 구성에 있어서, 디바이스 (200) 는 "플립핑" 능력을 포함하지 않을 수도 있다. 넌-플립핑 디바이스 (200) 는 디스플레이 및 서브-디스플레이를 포함할 수도 있다. 넌-플립핑 디바이스는 활성화되기 위해 플립 개방될 필 요가 없을 수도 있다.

호스트 모듈 (206) 은 멀티플렉서 (224) 를 포함할 수도 있다. 멀티플렉서 (224) 는 병렬 데이터 라인들 (218A) 을 직렬 데이터 라인 (222) 으로 변환할 수도 있다. 일 구성에 있어서, 멀티플렉서 (224) 는 시리얼라이저일 수도 있다.

직렬 데이터 라인 (222) 은 2개의 배선 (즉, 포지티브 라인 및 네거티브 라인) 의 차동 라인일 수도 있다. 각각의 병렬 데이터 라인은 특정양의 데이터를 동시에 운반할 수도 있다. 예를 들어, 1기가비트의 데이터가 존재한다면, 10개의 병렬 데이터 라인들은 각각 100메가비트의 데이터를 운반할 수도 있다. 직렬 데이터 라인은 하나 이상의 비트의 데이터를 한번에 순차적으로 운반할 수도 있다. 다중의 직렬 데이터 라인들이 존재할 수도 있다.

송신기 (210) 는 데이터를 커넥터 (220) 를 통해 직렬 데이터 라인들 (222) 을 경유하여 송신할 수도 있다. 클라이언트 모듈 (204) 은 직렬 데이터 라인들 (222) 상의 데이터를 수신하는 수신기 (208) 를 포함할 수도 있다. 디멀티플렉서 (228) 는 직렬 데이터 라인들 (222) 을 병렬 데이터 라인들 (218B) 로 디멀티플렉싱할 수도 있다. 일 구성에 있어서, 디멀티플렉서 (228) 는 디시리얼라이저 (deserializer) 일 수도 있다. 또 다른 구성에 있어서, 디멀티플렉서 (228) 는 클럭 및 데이터 복원 (CDR) 회로일 수도 있다. 수신기 (208) 는, 직렬 데이터 라인들 (222) 을 병렬 데이터 라인들 (218B) 로 변환하는 CDR 회로에 직렬 데이터 라인 (222) 을 전송할 수도 있다. CDR 은 멀티플렉서 (224) 와 관련된 클럭과 동기화될 수도 있어 직렬 데이터 라인들 (222) 이 병렬 데이터 라인들 (218B) 로 변환될 수도 있다. 일 예에 있어서, 멀티플렉서 (224) 와 관련된 클럭에 관한 정보는 데이터와 함께 CDR 에 전송된다. 대안적으로, 클럭은 직렬 데이터 라인 (222) 에 전송된 데이터와 함께 인코딩될 수도 있다. CDR 은 클럭을 디코딩하고, 디코딩된 클럭과 동기화하고, 직렬 데이터 라인 (222) 을 병렬 데이터 라인들 (218B) 로 변환할 수도 있다. 일 구성에 있어서, 데이터는 직렬 데이터 라인 (222) 중 일 라인 상으로 전송될 수도 있고, 스트로브 라인은 제 2 의 직렬 데이터 라인 (222) 상으로 전송될 수도 있다. CDR 은 스트로브 라인을 이용하여 클럭 정보를 디코딩할 수도 있다. 병렬 데이터 라인들 (218B) 은, 데이터를 프로세싱하는 프로세서 (216) 에 접속될 수도 있다.

도 3 은 본 시스템 및 방법에 따른 수신기 (308) 의 일 구성이다. 일 예에 있어서, 제 1 바이어스 전류 소스 (366A) 및 제 2 바이어스 전류 소스 (366B) 가 전류 입력 스테이지 (350) 에 입력된다. 이 전류는 전체 차동 증폭기 (353) 에 대한 바이어스 전류로서 기능할 수도 있다. 부가적으로, 제 1 전압 소스 (368A) 및 제 2 전압 소스 (368B) 는 차동 증폭기 (353) 의 입력 스테이지 (352) 에 입력된다. 제 1 및 제 2 전압 소스 (368A, 368B) 는 차동 전압 신호일 수도 있다. 일 구성에 있어서, 차동 전압 신호는 약 50밀리볼트 (mV) 내지 70mV 의 전압 스윙을 가질 수도 있다.

일 구성에 있어서, 제 1 및 제 2 전압 소스 (368A, 368B) 는 차동 저전압 소스이다. 차동 저전압 시그널링 방식은, 디바이스 (100) 의 환경에 존재할 수도 있는 임의의 공통 모드 잡음을 제거하기 위해 사용될 수도 있다.

전류 누설 디바이스 (354A, 354B) 는 프로그램가능 누설 디바이스일 수도 있고, 입력으로서, 차동 증폭기 (353) 의 입력 스테이지 (352) 의 출력을 수신할 수도 있다. 전류 누설 디바이스 (354A, 354B) 는 일부 전류를 출력 스테이지 (356) 로 내보내고, 따라서, 출력 스테이지 (356) 의 캐스코드 디바이스들이 깊은 컷-오프 영역으로 진입하는 것을 도울 수도 있다. 깊은 컷-오프 영역은 차동 증폭기 (353) 의 고속 동작을 열화시킬 수도 있다. 출력 스테이지 (356) 는 또한 클램프 디바이스 (358) 에 접속될 수도 있다. 클램프 디바이스 (358) 는 수신기 내의 아날로그 노드 (355) 를 바이어싱시키고 출력 스테이지 (356) 로부터 생성된 출력 스윙 전압을 클램핑할 수도 있다. 아날로그 노드 (355) 는 출력 스테이지 (356) 와 출력 버퍼 (360) 사이에 존재할 수도 있다. 그 노드 (355) 는 민감성 노드일 수도 있다. 아날로그 노드 (355) 에 대한 임의의 캐패시턴스는 저 주파수 폴을 생성할 수도 있으며, 이는 증폭기 (353) 의 대역폭을 제한할 수도 있다. 클램프 디바이스 (358) 는 아날로그 노드 (355) 에 대한 캐패시턴스 부하를 감소시키고 또한 수신기의 대역폭을 증가시키는 저 출력 임피던스를 제공하는 것을 도울 수도 있다.

이하, 전류 누설 디바이스 (354A, 354B) 및 클램프 디바이스 (358) 에 관한 상세가 제공된다. 출력 버퍼 (360) 는 클램프 디바이스 (358) 에 접속될 수도 있고, 출력 버퍼 (360) 는 추가 프로세싱을 위한 출력 직렬 데이터 신호 (372) 를 안내할 수도 있다. 출력 신호 (372) 는 단일 종단형 CMOS 출력일 수도 있다. 일 예에 있어서, 출력 직렬 데이터 신호 (372) 는, 전술한 바와 같이 직렬 데이터 신호 (372) 를 병렬 데이터 신호들로 변환하는 디멀티플렉서 (228) 에 제공된다.

부가적으로, 수신기 (308) 는 또한 지연 엘리먼트 (364) 및 보호 다이오드들 (362A, 362B) 을 포함할 수도 있다. 보호 다이오드들 (362A, 362B) 은 수신기 (308) 의 엘리먼트들이 정전 방전 (ESD) 펄스들을 손상시키는 것을 보호할 수도 있다. 보호 다이오드들 (362A, 362B) 은 하전 디바이스 모델 (CDM) ESD 보호 회로일 수도 있다. 일 예에 있어서, 인에이블링 신호 (374) 가 지연 엘리먼트에 입력될 수도 있다. 지연 엘리먼트 (364) 는 결정된 시간 주기 동안 수신기 (308) 의 출력 신호 (372) 를 로직 로우로 유지할 수도 있다. 일 예에 있어서, 차동 전압 신호들 (368A, 368B) 을 포함한 입력 신호가 보호 다이오드들 (362A, 362B) 에 입력된다.

일 구성에 있어서, 수신기 (308) 는 이동 디지털 디스플레이 인터페이스 (MDDI) 물리 레이어 (PHY) 의 엘리먼트들 중 하나일 수도 있다. 하지만, MDDI 는 수신기 (308) 와 함께 사용되는 인터페이스 타입의 단지 일 예일 뿐이다. 수신기 (308) 는 표준 링크 동작 동안에 사용될 수도 있다. 수신기 (308) 는 차동 로우 전압 신호들을 단일 종단형 CMOS 출력으로 변환할 수도 있다. 일 예에 있어서, 수신기 (308) 에 대한 동작 속도는 초당 1기가비트 (1Gbps) 보다 클 수도 있다. 부가적으로, 수신기 (308) 에 대한 공통 모드 입력 범위 (Vcm) 는 레일-투-레일일 수도 있다. 일부 구성에 있어서, 100 이하의 듀티 사이클 왜곡 (DCD) 및 지터가 레일-투-레일 공통 모드 동작 동안에 도입된다. 추가적인 예에 있어서, 수신기 (308) 는 50mV 의 최소 차동 입력 스윙을 포함할 수도 있다. 차동 입력 스윙은 수신기 (308) 의 감도의 측정치를 제공한다.

일 예에 있어서, 수신기 (308) 의 입력 감도는 50mV 미만일 수도 있고, 수신기 (308) 의 전류 소비는 500 마이크로 암페어 (uA) 미만일 수도 있다. 일 구성에 있어서, 동작 입력 전압 (368A, 368B) 은 패드 전력에 대해 1.65V 내지 1.95V 이고, 코어 전력에 대해 1.08V 내지 1.45V 일 수도 있다. 코어 전력은 수신기 (308) 로부터의 레벨 전환된 CMOS 출력을 획득하는데 이용될 수도 있다. 수신기 (308) 에 대한 동작 온도 범위는 섭씨 -40℃ 내지 125℃ 일 수도 있다.

수신기 (308) 의 설계는 대응하는 테일 소스와 함께 p형 금속-산화물-반도체 (PMOS) 전계 효과 트랜지스터 및 n형 금속-산화물-반도체 (NMOS) 전계 효과 트랜지스터 입력 쌍 모두를 포함할 수도 있다. 이러한 상보성 입력은 수신기 증폭기가 넓은 공통 모드 입력 범위를 갖게 한다. 이러한 입력 쌍의 차동 출력 전류들은 차동형-투-단일 종단형 변환을 수행하기 위해 폴딩 (fold) 및 미러잉 (mirror) 될 수도 있다. 입력 디바이스들은 약한 반전 영역에서 동작하여 수신기 오프셋을 최소화할 수도 있다. 테일 소스들은 신호의 레일-투-레일 공통 모드 입력 범위 (즉, 적어도 0.475V 내지 1.475V) 를 수용할 수도 있다. 일 예에 있어서, 공통 모드 범위는 전력 공급 레일에 의해 한정될 수도 있다. 1.65V 의 낮은 패드 전력 공급 및 중간 공통 모드 입력 신호에서, 두꺼운 산화물 디바이스들의 높은 Vt (임계 전압) 로 인해, PMOS 및 NMOS 차동 쌍을 서빙하는 테일 전류 소 스들 양자는 포화상태를 탈출하여, 차동 쌍에 있어서 감소된 전류를 야기하고 출력 스테이지 (356) 에 있어서 감소된 전류를 야기할 수도 있다. 이것은 고속 동작에 대한 비효율성을 야기하고, 출력에 있어서 미싱 (miss) 될 데이터 비트들을 야기할 수도 있다. 얇은 산화물 NMOS 및 PMOS 차동 쌍 (이하, 도 5 에서 더 설명됨) 이 이러한 비효율성을 회피하기 위해 사용될 수도 있다.

도 4 는 수신기 (408) 의 다른 구성을 예시한 블록도이다. 수신기 (408) 의 구성은 도 3 에 예시된 수신기 (308) 의 구성과 유사하다. 하지만, 본 실시예는 전류 누설 디바이스들 (354A, 354B) 대신에 다이오드 디바이스들 (474A, 474B) 을 포함한다. 다이오드 디바이스들 (474A, 474B) 은 또한 캐스케이딩 디바이스들을 갖는 출력 스테이지 (456) 가 깊은 컷-오프 영역으로 진입하는 것을 회피시키는 것을 도울 수도 있다. 깊은 컷-오프 영역은 증폭기의 고속 동작을 열화시킬 수도 있다.

도 5 는 본 시스템 및 방법의 수신기 (408) 에 있어서 사용될 수도 있는 클램프 디바이스 (558) 의 일 예를 예시한 개략도이다. 클램프 (558) 는 수신기 (108) 의 대역폭 (BW; 즉, 속도) 을 확장할 수도 있다. 클램프 (558) 는 수신기 출력 스테이지 내의 디바이스들을 포화 영역에 유지시키기 위해 아날로그 노드 (555) 를 바이어싱시키고 출력 전압 스윙을 작은 전압 범위로 클램핑할 수도 있다. 클램프 (588) 는 p형 금속-산화물-반도체 (PMOS) 전계 효과 트랜지스터들 및 n형 금속-산화물-반도체 (NMOS) 전계 효과 트랜지스터들 (504) 을 병렬로 포함함으로써 저 임피던스를 제공할 수도 있다. 병렬 PMOS 트랜지스터들 및 NMOS 트랜 지스터들 (504) 로부터의 저 임피던스는 1/트랜스컨덕턴스 (gm) 로서 표현될 수도 있다.

일 구성에 있어서, 클램프는 NMOS-PMOS 푸쉬 풀 토폴로지를 이용하여 민감성 아날로그 노드 (555) 에 저 임피던스를 제공하고, 민감성 아날로그 노드 (555) 를 바이어싱시킨다. 민감성 아날로그 노드 (555) 의 저 임피던스 및 바이어싱은 수신기 (108) 의 대역폭 (BW) 을 확장할 수도 있다. 클램프 (558) 는 민감성 아날로그 노드 (580) 에 대해 게이트 캡을 부가하지 않을 수도 있다. 게이트 캡은 MOS 디바이스의 게이트를 조사하는 캐패시턴스일 수도 있다. NMOS-PMOS 트랜지스터들 (504) 에 대한 입력은 출력 스테이지 (556) 의 출력일 수도 있다. 부가적으로, 인에이블링 디바이스 (520) 가 또한 NMOS-PMOS 트랜지스터들 (504) 에 접속될 수도 있다. 출력 스테이지 (556) 의 출력은 또한 출력 버퍼 (560) 에 대한 입력일 수도 있다. 출력 버퍼 (560) 는 출력 신호 (572) 를 생성할 수도 있다.

도 6 은 수신기 (608) 에 있어서의 프로그램가능 누설 디바이스 (654A, 654B) 의 일 구성을 예시한 개략도이다 (수신기 (608) 의 일부 부분들은 도 6 에 도시되어 있지 않음). 출력 스테이지 (656) 및 클램프 디바이스 (658) 가 또한 기준점으로서 도시되어 있다. 누설 디바이스들 (654A, 654B) 은 입력 디바이스 쌍으로부터 출력 스테이지 (656) 로의 전류비를 불균형시키고, 이는 턴-오프될 경우에 출력 스테이지의 PMOS/NMOS 캐스코드 트랜지스터에 있어서 작은 누설 전류를 야기한다. 전술한 바와 같이, 프로그램가능 누설 디바이스들 (654A, 654B) 은 출력 스테이지 (656) 의 캐스코드 디바이스들이 깊은 컷-오프 영역에 진입하지 않도록 돕는데 사용된다. 캐스케이딩은 증폭기의 출력 저항을 증가시키는데 사용되고, 이는 증폭기의 이득을 개선시키는 것을 돕는다. 개선된 (즉, 더 높은) 이득은 임의의 입력 오프셋 전압을 제거하는 것을 돕는다. 캐스케이딩은 또한 신호대 잡음비를 개선시키는데 사용될 수도 있다.

도 7 은 수신기 (708) 에 있어서의 보호 다이오드 (762) 및 지연 엘리먼트 (764) 의 일 예를 예시한 개략도이다 (수신기 (708) 의 일부 부분들은 도 7 에 도시되어 있지 않음). 전술한 바와 같이, 보호 다이오드 (762) 는 ESD 보호 다이오드일 수도 있다. 보호 다이오드 (762) 는 정전 방전 (ESD) 펄스들을 손상시키는 것에 대해 수신기 입력 쌍 트랜지스터들을 보호할 수도 있다. 차동 입력 신호들 (768A, 768B) 은 보호 다이오드 (762) 에 입력될 수도 있다.

지연 엘리먼트 (764) 는 수신기 인에이블 신호 (774) 에 접속된 비대칭 지연 엘리먼트일 수도 있다. 지연 엘리먼트는 비대칭 인버터들의 체인으로 구현될 수도 있고, 결과적인 로우 투 하이 지연은 하이 투 로우 지연보다 훨씬 더 클 수도 있다. 지연 엘리먼트 (764) 는 수신기 (708) 의 출력이 수신기 (708) 의 파워-업 주기 동안에 로우로 남아 있음을 보장할 수도 있다. 지연 엘리먼트 (764) 는, 바이어스 노드들이 각각의 정지값 (즉, 정상상태 값) 에 놓일 때까지 수신기 출력을 로우로 클램핑할 수도 있다.

도 8 은 수신기 (808) 에 있어서의 다이오드 디바이스들 (874A, 874B) 의 일 구성을 예시한 개략도이다 (수신기 (808) 의 일부 부분들은 도 8 에 도시되어 있지 않음). 클램프 디바이스 (858), 출력 스테이지 (856) 및 출력 버퍼 (860) 가 또한 개략도 내의 기준점으로서 도시되어 있다. 다이오드 디바이스들 (874A, 874B) 은 누설 전류 디바이스들 (354A, 354B) 을 대체할 수도 있다. 다이오드 디바이스들 (874A, 874B) 은 다이오드 구성으로 접속된 PMOS/NMOS 디바이스들일 수도 있다. 누설 전류 디바이스들 (354A, 354B) 은 PMOS 트랜지스터 및/또는 NMOS 트랜지스터일 수도 있다. 다이오드 디바이스들 (874A, 874B) 은 프로그램가능 누설 디바이스들 (654A, 654B) 과 동일한 기능을 수행한다. 전술한 바와 같이, 다이오드 디바이스들 (874A, 874B) 은 캐스코드 디바이스들을 갖는 출력 스테이지 (856) 가 깊은 컷-오프 영역에 진입하는 것을 회피시키는 것을 돕는데 사용될 수도 있다.

도 9 는 고속 저전력 및 저 지터의 차동 수신기 (108) 를 구현하는 방법 (900) 의 일 예를 예시한 흐름도이다. 방법 (900) 은 전자 디바이스, 이동 디바이스, 핸드헬드 디바이스 등과 같은 디바이스 (100) 에 의해 구현될 수도 있다. 일 구성에 있어서, 병렬 데이터 신호들은 직렬 데이터 신호에 멀티플렉싱될 수도 있다 (902). 병렬 신호들은 제 1 칩 상에서 멀티플렉싱될 수도 있다 (902). 제 1 칩은 프로세싱 모듈 (102), 센서 모듈 (112), 디스플레이 모듈 (114) 등에 존재할 수도 있다.

직렬 데이터 신호는 제 2 칩에 송신될 수도 있다 (904). 제 2 칩은 제 1 칩과는 상이한 모듈에 위치될 수도 있다. 예를 들어, 제 1 칩은 프로세싱 모듈 (102) 에 위치될 수도 있고, 제 2 칩은 디스플레이 모듈 (114) 에 위치될 수도 있 다. 일 구성에 있어서, 직렬 데이터 신호는 제 2 칩에서 수신될 수도 있다 (906). 아날로그 노드와 관련된 전압 신호가 클램핑될 수도 있다 (908). 그 신호는 결정된 전압 범위로 클램핑될 수도 있다 (908). 예를 들어, 전압 신호는 출력 스테이지의 캐스코드 디바이스들을 포화상태로 유지하기 위해 클램프 디바이스 (304) 에 의해 클램핑될 수도 있다 (908).

일 구성에 있어서, 직렬 데이터 신호는 병렬 데이터 신호들로 디멀티플렉싱될 수도 있다 (910). 직렬 데이터 신호의 디멀티플렉싱 (901) 은 제 2 칩 상에서 발생할 수도 있다. 병렬 데이터 신호들은 마이크로프로세서와 같은 프로세서 (216) 에 의해 프로세싱될 수도 있다 (912).

상기 설명된 도 9 의 방법은 다양한 하드웨어 및/또는 소프트웨어 컴포넌트(들) 및/또는 도 10 에 예시된 수단-플러스-기능 블록들에 대응하는 모듈(들)에 의해 수행될 수도 있다. 즉, 도 9 에 예시된 블록들 (902 내지 912) 은 도 10 에 예시된 수단-플러스-기능 블록들 (1002 내지 1012) 에 대응한다.

상기 제공된 설계 기술들에 있어서, 수신기 (108) 는 전술된 설계 파라미터들을 충족시킬 수도 있다. 일 구성에 있어서, 저 지터를 갖는 고 성능 (초당 기가비트 (Gbps) 의 양) 이 50mV 만큼 낮은 입력 전압 스윙에 대해 관측된다. 본 시스템 및 방법의 수신기 (108) 는 또한 높은 공통 모드 제거비 (CMRR) 를 가질 수도 있다. 높은 CMRR 은, 무선체 (radio) 가 높은 잡음 레벨을 발생시키는 셀룰러 전화기에서 높을 수도 있는 공통 모드 잡음을 제거한다. 적어도 수 Gbps 의 데이터 레이트를 달성하기 위해 직렬 데이터 라인들 (즉, 단일 배선) 을 사용하 는 것은 집적회로의 표면적에 대한 공간을 절약하고 또한 패키지 핀들을 절약한다. 수신기 (108) 에 의한 저 전력 사용은 디바이스 (100) 에 대한 전력 공급을 개선시킨다. 일 구성에 있어서, 수신기는 약 5 내지 10 나노 암페어 (nA) 의 범위의 오프 전류를 가진다. 수신기 (108) 에 대한 인에이블 시간은 약 50 내지 60 나노초 (ns) 일 수도 있지만, 턴-오프 시간은 5ns 미만일 수도 있다. 더 신속한 인에이블 시간은 디바이스 (100) 를 신속하게 턴-온시키는 것을 도울 수도 있다. 데이터는 버스트 모드로 전송될 수도 있으며, 디바이스 (100) 는 전력을 절약하기 위해 신속하게 턴-오프될 수도 있다.

도 11 은 전자 디바이스 (1102) 에 있어서 이용될 수도 있는 다양한 컴포넌트들을 예시한 것이다. 전자 디바이스 (1102) 는 본 명세서에서 설명된 다양한 시스템 및 방법을 구현하도록 구성될 수도 있는 디바이스의 일 예이다. 예를 들어, 본 명세서에서 개시된 유선 수신기 (108) 는 디바이스 (1102) 의 일 컴포넌트일 수도 있다. 디바이스 (1102) 는 이동국, 셀룰러 전화기, PDA, 핸드헬드 디바이스, 위성 전화기, 랩탑 컴퓨팅 디바이스 등일 수도 있다. 현재의 시스템 및 방법은 무선 또는 비무선 전자 디바이스로 구현될 수도 있다. 무선 능력을 갖지 않는 디바이스들의 구성은 프로세서, 메모리 등을 포함할 수도 있지만, 트랜시버, 신호 검출기, 또는 무선 능력을 구현하는데 사용되는 다른 컴포넌트들을 포함하지 않을 수도 있다.

디바이스 (1102) 는 전자 디바이스 (1102) 의 동작을 제어하는 프로세서 (1104) 를 포함할 수도 있다. 프로세서 (1104) 는 또한 중앙 프로세싱 유닛 (CPU) 으로서 지칭될 수도 있다. 판독 전용 메모리 (ROM) 및 랜덤 액세스 메모리 (RAM) 양자를 포함할 수도 있는 메모리 (1106) 는 프로세서 (1104) 에 명령들 및 데이터를 제공한다. 메모리 (1106) 의 일부는 또한 비휘발성 랜덤 액세스 메모리 (NVRAM) 를 포함할 수도 있다. 통상적으로, 프로세서 (1104) 는 메모리 (1106) 내에 저장된 프로그램 명령들에 기초하여 논리 연산 및 산술 연산을 수행한다. 디바이스 (1102) 는 또한 하우징 (1108) 을 포함할 수도 있다.

디바이스 (1102) 는 또한 신호 검출기 (1118) 를 포함할 수도 있다. 신호 검출기 (1118) 는 전체 에너지, 의사잡음 (PN) 칩 당 파일럿 에너지, 전력 스펙트럼 밀도, 및 다른 신호들과 같은 신호들을 검출할 수도 있다. 디바이스 (1102) 는 또한 신호들을 프로세싱하는데 사용하기 위한 디지털 신호 프로세서 (DSP; 1120) 를 포함할 수도 있다.

전자 디바이스 (1102) 의 다양한 컴포넌트들은, 데이터 버스에 부가하여 전력 버스, 제어 신호 버스, 및 상태 신호 버스를 포함할 수도 있는 버스 시스템 (1122) 에 의해 함께 커플링될 수도 있다. 하지만, 명료화를 위해, 다양한 버스들은 도 11 에서 버스 시스템 (1122) 으로서 예시된다.

본 명세서에서 사용되는 바와 같이, 용어 "결정하는" 은 매우 다양한 액션들을 포괄하며, 따라서, "결정하는 것" 은 계산하는 것, 컴퓨팅하는 것, 프로세싱하는 것, 유도하는 것, 조사하는 것, 검색 (look-up) 하는 것 (예를 들어, 테이블, 데이터베이스, 또는 다른 데이터 구조에서 검색하는 것), 확인하는 것 등을 포함할 수 있다. 또한, "결정하는 것" 은 수신하는 것 (예를 들어, 정보를 수신하는 것), 액세스하는 것 (예를 들어, 메모리 내의 데이터에 액세스하는 것) 등을 포함할 수 있다. 또한, "결정하는 것" 은 해결하는 것, 선택하는 것, 선출하는 것, 확립하는 것 등을 포함할 수 있다.

어구 "기초하는" 은, 다른 방법으로 명백히 특정하지 않는다면, "기초만 하는" 을 의미하지 않는다. 즉, 어구 "기초하는" 은 "기초만 하는" 과 "적어도 기초하는" 양자를 기술한다.

본 개시와 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적회로 (ASIC), 필드 프로그램가능 게이트 어레이 신호 (FPGA) 또는 다른 프로그램가능 로직 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 그 프로세서는 임의의 상업적으로 이용가능한 프로세서, 제어기, 마이크로 제어기, 또는 상태 기계일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 조합, 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성물로서 구현될 수도 있다.

본 개시와 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 그 2 개의 조합물에서 직접 구현될 수도 있다. 소프트웨어 모듈은 당업계에 공지된 임의의 형태의 저장 매 체에 상주할 수도 있다. 사용될 수도 있는 저장 매체의 일부 예들은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM 등을 포함한다. 소프트웨어 모듈은 단일 명령 또는 다수의 명령들을 포함할 수도 있으며, 수개의 상이한 코드 세그먼트들 상에, 상이한 프로그램들 중에, 및 다수의 저장 매체에 걸쳐 분산될 수도 있다. 저장 매체는 프로세서에 커플링되어, 그 프로세서는 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 대안적으로, 저장 매체는 프로세서와 일체형일 수도 있다.

본 명세서에 개시된 방법들은 설명된 방법을 달성하기 위한 하나 이상의 단계들 또는 액션들을 포함한다. 방법 단계들 및/또는 액션들은 청구항들의 범위로부터 벗어나지 않고 서로 교체될 수도 있다. 즉, 단계들 또는 액션들의 특정 순서가 특정되지 않는다면, 특정 단계들 및/또는 액션들의 순서 및/또는 사용은 청구항들의 범위를 벗어나지 않고 변경될 수도 있다.

설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현된다면, 그 기능들은 컴퓨터-판독가능 매체 상에 하나 이상의 명령들로서 저장될 수도 있다. 컴퓨터-판독가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 한정이 아닌 예로써, 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장부 또는 다른 자기 저장 디바이스들, 또는 원하는 프로그램 코드를 명령 또는 데이터 구조의 형태로 운반 또는 저장하는데 이용될 수 있고 또한 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수도 있다. 본 명세서에서 사용되는 바와 같은 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광학 디스크, DVD (digital versatile disc), 플로피 디스크 및 Blu-ray® 디스크를 포함하며, 여기서, 디스크 (disk) 는 통상적으로 데이터를 자기적으로 재생하지만 디스크 (disc) 는 레이저를 이용하여 광학적으로 데이터를 재생한다.

또한, 소프트웨어 또는 명령들은 송신 매체를 통해 송신될 수도 있다. 예를 들어, 동축 케이블, 광섬유 케이블, 꼬임쌍선, 디지털 가입자 라인 (DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 소프트웨어가 송신된다면, 동축 케이블, 광섬유 케이블, 꼬임쌍선, DSL, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들은 송신 매체의 정의에 포함된다.

또한, 도 9 및 도 10 에 의해 예시된 바와 같이 본 명세서에서 설명된 방법들 및 기술들을 수행하기 위한 모듈들 및/또는 다른 적절한 수단은, 적용가능할 경우, 이동 디바이스 및/또는 기지국에 의해 다운로드되고/되거나 그렇지 않으면 획득될 수 있다. 예를 들어, 그러한 디바이스는 서버에 커플링되어 본 명세서에서 설명된 방법들을 수행하기 위한 수단의 전송을 용이하게 할 수 있다. 대안적으로, 본 명세서에서 설명된 다양한 방법들은 저장 수단 (예를 들어, 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 컴팩트 디스크 (CD) 또는 플로피 디스크와 같은 물리적 저장 매체 등) 을 통해 제공될 수 있어서, 이동 디바이스 및/또 는 기지국은 그 저장 수단을 디바이스에 커플링 또는 제공할 시에 다양한 방법들을 획득할 수 있다. 더욱이, 본 명세서에서 설명된 방법들 및 기술들을 디바이스에 제공하기 위한 임의의 다른 적절한 기술이 이용될 수 있다.

청구항들은 상기 예시된 정확한 구성 및 컴포넌트들에 한정되지 않음을 이해해야 한다. 청구항의 범위에서 벗어나지 않으면서, 본 명세서에서 설명된 시스템, 방법, 및 장치의 배열, 동작 및 상세에 있어서 다양한 변형, 변경 및 변동이 행해질 수도 있다.

Claims (31)

1. 제 1 집적회로 (IC);

   제 2 집적회로 (IC);

   병렬 데이터 신호를 직렬 데이터 신호로 멀티플렉싱하도록 구성된 멀티플렉서;

   상기 직렬 데이터 신호를 상기 제 1 IC 로부터 상기 제 2 IC 로 송신하도록 구성된 송신기; 및

   상기 직렬 데이터 신호를 수신하도록 구성된 수신기를 포함하며,

   상기 수신기는,

   아날로그 노드의 전압 스윙을 결정된 범위 내로 클램핑하여 상기 수신기의 대역폭을 확장하도록 구성된 클램프 회로를 포함하는, 전자 디바이스.
2. 제 1 항에 있어서,

   상기 클램프 회로는 p형 금속-산화물-반도체 (PMOS) 트랜지스터 및 n형 금속-산화물-반도체 (NMOS) 트랜지스터를 포함하는, 전자 디바이스.
3. 제 2 항에 있어서,

   상기 클램프 회로는 NMOS 및 PMOS 푸쉬 풀 토폴로지를 더 포함하는, 전자 디바이스.
4. 제 3 항에 있어서,

   상기 NMOS 및 PMOS 푸쉬 풀 토폴로지는, 병렬인 NMOS 및 PMOS 의 트랜스컨덕턴스 (gm) 의 역수와 동일한 임피던스를 제공하는, 전자 디바이스.
5. 제 1 항에 있어서,

   상기 수신기는 입력 오프셋 전압을 제거하기 위한 이득을 제공하도록 구성된 출력 스테이지 디바이스들을 더 포함하는, 전자 디바이스.
6. 제 5 항에 있어서,

   입력 스윙의 상기 결정된 범위는 상기 출력 스테이지 디바이스들을 포화상태로 유지하기 위한 전압 신호들의 범위인, 전자 디바이스.
7. 제 1 항에 있어서,

   상기 수신기는 상기 수신기의 캐스코드 디바이스들이 깊은 컷-오프 영역에 진입하는 것을 회피시키도록 구성된 프로그램가능 전류 누설 디바이스를 더 포함하는, 전자 디바이스.
8. 제 1 항에 있어서,

   상기 수신기는 상기 수신기의 캐스코드 디바이스들이 깊은 컷-오프 영역에 진입하는 것을 회피시키도록 구성된 다이오드 디바이스를 더 포함하는, 전자 디바이스.
9. 제 1 항에 있어서,

   상기 수신기는 상기 수신기의 출력을 로직 로우로 클램핑하도록 구성된 지연 디바이스를 더 포함하는, 전자 디바이스.
10. 제 9 항에 있어서,

    상기 지연 디바이스는, 또한, 내부 수신기 노드들이 대응하는 정지점 (quiescent point) 에 놓일 때까지 상기 수신기의 출력을 로직 로우로 클램핑하도록 구성되는, 전자 디바이스.
11. 제 9 항에 있어서,

    상기 지연 디바이스는, 또한, 상기 수신기의 바이어스 전류가 대응하는 정지값에 놓일 때까지 상기 수신기의 출력을 로직 로우로 클램핑하도록 구성되는, 전자 디바이스.
12. 제 1 항에 있어서,

    상기 전자 디바이스는 무선 디바이스를 포함하는, 전자 디바이스.
13. 제 12 항에 있어서,

    상기 무선 디바이스는 핸드셋을 포함하는, 전자 디바이스.
14. 병렬 데이터 신호들을 직렬 데이터 신호로 멀티플렉싱하는 단계;

    상기 직렬 데이터 신호를 제 1 칩으로부터 제 2 칩으로 송신하는 단계;

    아날로그 노드와 관련된 전압 스윙을 결정된 전압 범위 내로 클램핑하여, 수신기의 대역폭을 확장하는 단계;

    상기 직렬 데이터 신호를 상기 병렬 데이터 신호들로 디멀티플렉싱하는 단계; 및

    상기 병렬 데이터 신호들을 프로세싱하는 단계를 포함하는, 오프-칩 데이터 통신을 수행하는 방법.
15. 제 14 항에 있어서,

    전압 출력 스윙을 클램핑하는 상기 단계는 p형 금속-산화물-반도체 (PMOS) 트랜지스터 및 n형 금속-산화물-반도체 (NMOS) 트랜지스터에 의해 실행되는, 오프-칩 데이터 통신을 수행하는 방법.
16. 제 15 항에 있어서,

    NMOS 및 PMOS 푸쉬 풀 토폴로지를 제공하는 단계를 더 포함하는, 오프-칩 데이터 통신을 수행하는 방법.
17. 제 16 항에 있어서,

    병렬인 NMOS 및 PMOS 의 트랜스컨덕턴스 (gm) 의 역수와 동일한 임피던스를 제공하는 단계를 더 포함하는, 오프-칩 데이터 통신을 수행하는 방법.
18. 제 14 항에 있어서,

    아날로그 노드의 상기 전압 스윙을 결정된 전압 범위 내로 클램핑함으로써 수신기의 출력 스테이지 디바이스들을 포화상태로 유지하는 단계를 더 포함하는, 오프-칩 데이터 통신을 수행하는 방법.
19. 제 18 항에 있어서,

    상기 출력 스테이지 디바이스들의 캐스케이딩 디바이스들이 깊은 컷-오프 영역에 진입하는 것을 방지하는 단계를 더 포함하는, 오프-칩 데이터 통신을 수행하는 방법.
20. 제 14 항에 있어서,

    수신기의 출력을 로직 로우로 클램핑하는 단계를 더 포함하는, 오프-칩 데이터 통신을 수행하는 방법.
21. 제 20 항에 있어서,

    내부 수신기 노드들이 대응하는 정지점에 놓일 때까지 상기 수신기의 출력을 로직 로우로 클램핑하는 단계를 더 포함하는, 오프-칩 데이터 통신을 수행하는 방법.
22. 제 20 항에 있어서,

    상기 수신기의 바이어스 전류가 대응하는 정지값에 놓일 때까지 상기 수신기의 출력을 로직 로우로 클램핑하는 단계를 더 포함하는, 오프-칩 데이터 통신을 수행하는 방법.
23. 병렬 데이터 신호들을 직렬 데이터 신호로 멀티플렉싱하는 수단;

    상기 직렬 데이터 신호를 제 1 칩으로부터 제 2 칩으로 송신하는 수단;

    아날로그 노드와 관련된 전압 출력 스윙을 결정된 전압 범위 내로 클램핑하여 수신기의 대역폭을 확장하는 수단;

    상기 직렬 데이터 신호를 상기 병렬 데이터 신호들로 디멀티플렉싱하는 수단; 및

    상기 병렬 데이터 신호들을 프로세싱하는 수단을 포함하는, 장치.
24. 오프-칩 데이터 통신을 수행하기 위한 집적회로로서,

    직렬 데이터 신호를 수신하도록 구성된 수신기를 포함하며,

    상기 수신기는,

    상기 수신기 내의 아날로그 노드를 바이어싱하고, 상기 아날로그 노드와 관련된 전압 스윙을 결정된 전압 범위 내로 클램핑하고 상기 수신기의 대역폭을 확장하도록 구성된 클램프 회로;

    상기 수신기의 캐스코드 출력 스테이지 디바이스들이 깊은 컷-오프 영역에 진입하는 것을 방지하도록 구성된 프로그램가능 전류 누설 회로; 및

    내부 수신기 노드들이 대응하는 정지점에 놓이고 또한 상기 수신기의 바이어스 전류가 정지값에 놓일 때까지 상기 수신기의 출력을 로직 로우로 클램핑하도록 구성된 지연 엘리먼트를 포함하는, 집적회로.
25. 제 23 항에 있어서,

    NMOS 및 PMOS 푸쉬 풀 토폴로지를 제공하는 수단을 더 포함하는, 장치.
26. 제 25 항에 있어서,

    병렬인 NMOS 및 PMOS 의 트랜스컨덕턴스 (gm) 의 역수와 동일한 임피던스를 제공하는 수단을 더 포함하는, 장치.
27. 제 23 항에 있어서,

    아날로그 노드의 전압을 결정된 전압 범위 내로 클램핑함으로써 수신기의 출력 스테이지 디바이스들을 포화상태로 유지하는 수단을 더 포함하는, 장치.
28. 제 27 항에 있어서,

    상기 출력 스테이지 디바이스들의 캐스케이딩 디바이스들이 깊은 컷-오프 영역에 진입하는 것을 방지하는 수단을 더 포함하고,

    상기 깊은 컷-오프 영역은 상기 수신기의 차동 증폭기의 고속 동작을 열화시키는, 장치.
29. 제 23 항에 있어서,

    수신기의 출력을 로직 로우로 클램핑하는 수단을 더 포함하는, 장치.
30. 제 29 항에 있어서,

    내부 수신기 노드들이 대응하는 정지점에 놓일 때까지 상기 수신기의 출력을 로직 로우로 클램핑하는 수단을 더 포함하는, 장치.
31. 제 29 항에 있어서,

    상기 수신기의 바이어스 전류가 대응하는 정지값에 놓일 때까지 상기 수신기의 출력을 로직 로우로 클램핑하는 수단을 더 포함하는, 장치.

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