CN102420011B - 集成电路及其操作方法，存储器，无线装置及设备 - Google Patents

Abstract

本发明涉及集成电路及其操作方法，存储器，无线装置及设备。本发明提供一种CMOS集成电路(例如，SRAM或DRAM)，其被分成一核心块、一外围块和一保留块。所述核心块包括在所有时刻都被通电的电路(例如，存储单元)且直接耦接到电源和电路接地端。所述外围块包括可被通电或断电且通过一个头开关(head switch)耦接到电源和/或通过一个脚开关(foot switch)耦接到电路接地端的电路。可用高阈电压(高Vt)FET装置建构所述开关和所述核心块以减少泄漏电流。可用低Vt FET装置建构所述外围块以进行高速操作。所述保留块包括将信号线(例如，字线)保持在一预定的电平上的电路(例如上拉装置(pull-up device))，以便当所述外围块断电时可保持所述核心块的内部状态。

Description

集成电路及其操作方法,存储器,无线装置及设备

分案申请的相关信息

本申请为发明名称为“集成电路及其操作方法，存储器，无线装置及设备”的原中国发明专利申请的分案申请。原申请的申请号为200480009091.X；原申请的申请日为2004年4月2日；原发明专利申请案的优先权日为2003年4月2日。

技术领域

本申请案主张于2003年4月2日申请的题为“SRAM Leakage Reduction”的美国临时专利申请案第60/460,157号的权利。

本发明大体涉及数据通信，且更具体来说涉及用于减少在互补型金属氧化物半导体(CMOS)电路中的泄漏电流的技术。

背景技术

集成电路(IC)制造技术继续发展，结果晶体管的大小继续减小。此使得能够将更多的晶体管和更复杂的电路制造在一IC晶粒(die)上，或者，一更小的晶粒能够用于一给定的电路。更小的晶体管大小也支持更快的操作速度且提供其它益处。

对于CMOS技术(其广泛用于数字电路和某些模拟电路)来说，随着晶体管大小的减小产生的一个主要问题是备用电源。一更小的晶体管几何形状导致更高的电场，其对晶体管施加应力且引起氧化物击穿(oxide breakdown)。为减少电场，经常将一较低的电源电压用于较小几何形状的晶体管。不幸地是，较低的电源电压也增加了晶体管的延迟，这对高速电路来说是不理想的。为了减少延迟且提高操作速度，减少了晶体管的阈电压(Vt)。阈电压确定了晶体管接通的电压。然而较低的阈电压和较小的晶体管几何形状导致了较高的泄漏电流，泄漏电流是当一晶体管关断时穿过晶体管的电流。

随着CMOS技术的尺寸越来越小，泄漏电流越来越成为问题。这是因为泄漏电流相对于晶体管大小上的减小以较高速率增加。而且，泄漏电流对于诸如便携式装置(例如，蜂窝电话和便携式计算机)的某些应用来说是一个主要的问题。泄漏电流消耗功率且减少了使用电池电源的便携式装置的备用时间。

减少泄漏电流而不会减少太多性能是CMOS设计中的一个主要挑战，尤其随着IC技术的尺寸下降到90nm(纳米)且更小时。在较大CMOS电路设计中对抗高泄漏电流的一个通用方法是当CMOS电路关断时切断其电源。可用一个头开关、一个脚开关或使用两者来切断电源。头开关是置于电源与CMOS电路之间的开关。脚开关是置于CMOS电路与电路接地端之间的开关。

双Vt CMOS技术允许在相同IC晶粒上制造低阈电压(低Vt)场效应晶体管(FET)装置和高阈电压(高Vt)场效应晶体管装置。因为速度对于头开关和脚开关来说并不关键，所以这些开关可用高Vt FET装置建构来减少泄漏电流。CMOS电路用低Vt FET装置建构用于高速运作。在正常操作时，开关接通且CMOS电路利用低Vt FET装置的速度优势运作。在一备用模式下(也称之为睡眠模式)，开关关断且CMOS电路被禁用。因为高Vt FET装置的泄漏电流可比低Vt FET装置的泄漏电流小10到100倍，所以通过将高Vt FET装置用作开关而减少了CMOS电路的泄漏电流。

上述用于减少泄漏电流的方法(意即，高Vt FET装置用于开关且低Vt FET装置用于CMOS电路)对于某些CMOS电路来说足够。然而，用头开关断开电源或用脚开关断开电路接地端对某些CMOS电路来说可为有害的。一种这样的CMOS电路是静态随机存取存储器(SRAM)，其存储单元以FET装置建构。对于SRAM来说，断开电源和/或电路接地端引起所述FET装置浮动，这可引起所述存储单元丢失其内部状态。因此，当将SRAM置于备用模式下时可丢失数据。

因此在此项技术中需要能减少诸如SRAM的CMOS电路的泄漏电流的技术。

发明内容

本文提供的技术用于在可能的地方以低Vt FET装置实现高性能和以高Vt FET装置减少泄漏电流。这些技术可用于各种类型的CMOS电路，诸如SRAM、动态RAM(DRAM)、控制器、数字信号处理器(DSP)、微处理器和类似电路。

在一个实施例中，在一集成电路中的一CMOS电路分成一个“核心”块，一个“外围”块和(如果需要)一“保留”块。所述核心块包括时刻被供应电力的电路(即，在操作模式下和在备用模式两者下)。所述核心块因此直接耦接到电源和电路接地端。所述外围块包括可在操作模式下被通电且在备用模式下断电的电路。外围块可通过头开关耦接到电源或通过脚开关耦接到电路接地端。所述保留块在备用模式下被通电且启用以在备用模式下保持核心块的内部状态。所述核心块和保留块可用高Vt FET装置建构以减少泄漏电流。头开关和脚开关也用高Vt FET装置建构。所述外围块可用低Vt FET装置建构用于高速操作而不影响泄漏电流，因为高Vt FET装置用于头开关和脚开关。

在另一实施例中，提供一种存储器(例如，SRAM或DRAM)，其具有一个核心块、一个外围块和一个保留块。核心块包括用高Vt FET装置建构的存储单元。外围块包括存储单元的支持电路(例如控制电路、解码电路、字线驱动器、数据通路电路等等)且用低Vt FET装置建构。外围块可通过头开关耦接到电源和/或通过脚开关耦接到电路接地端。保留块保持存储单元的字线在一预定电平(例如，逻辑低)，使得在备用模式下保持存储单元的内部状态。例如，保留块可包括可将所述外围块中的字线驱动器的输入上拉的上拉FET装置，这又使所述字线保持在逻辑低且阻止数据被写入备用模式下的存储单元。

在下文中更详细描述了本发明的各种方面、实施例和特征。

附图说明

根据下文阐述的具体实施方式并结合附图，本发明的特征和本质将显而易见，在附图中相同参考符号相应指示相同部分，且其中：

图1展示具有头开关和脚开关的常规集成电路；

图2展示具有一个核心块和一个外围块的集成电路，以实现高速操作和减少泄漏电流。

图3展示具有一个核心块和一个外围块的存储器；

图4A和图4B分别展示单端口存储单元和双端口存储单元；

图5展示有核心块、外围块和保留块的集成电路

图6A和图6B展示具有一核心块、一外围块和一保留块的存储器的两个设计；

图7展示在图6A和图6B中的存储器的时序图；

图8展示一个无线通信装置；

图9展示用于以减少泄漏电流的方式操作一集成电路的过程的流程图。

具体实施方式

图1展示一常规集成电路100的示意图，其具有用于减少CMOS电路130的泄漏电流的头开关110和脚开关120。头开关110以高Vt P通道FET(P-FET)装置112建构，且脚开关120以高Vt N通道FET(N-FET)装置122建构。P-FET装置112具有一耦接到电源VDD的源极、一接收控制信号的栅极和一提供负载电源Vload的漏极。控制信号是通过用反相器114将控制信号PD反相而获得。N-FET装置122具有一耦接到电路接地端GND的源极、一接收控制信号PD的栅极和一提供虚拟GND(VGND)的漏极。

CMOS电路130包括耦接到负载电源和电路接地端的电路132和耦接到电源和虚拟接地端的电路136。可通过将电源或电路接地端从电路断开而切断电路电源。根据特定的设计，某些电路可通过断开电源而更方便地切断电源而某些电路可通过断开电路接地端而更方便地切断电源。在图1中，CMOS电路130象征性地展示为包含两对低Vt FET装置，即，第一对用于电路132的FET装置134a与134b和第二对用于电路136的FET装置138a与138b。

集成电路100在任何给定时刻根据控制信号PD的状态而运作在操作模式或备用模式下。在操作模式下，控制信号PD处于逻辑高(例如，接近电源电压VDD)，N-FET装置122接通，控制信号处于逻辑低，且P-FET装置112也接通。负载电源就约等于电源(意即，Vload≈VDD)，且虚拟接地端约等于电路接地端(意即，VGND≈GND)。则CMOS电路130被通电且以所期望的方式操作。在备用模式(也称之为睡眠模式)下，控制信号PD处于逻辑低(意即，接近电路接地端)，N-FET装置122关断，控制信号处于逻辑高，且P-FET装置112也关断。则负载电源从电源断开，且虚拟接地端也从电路接地端断开。CMOS电路130因此电源断开且浮动。然而，即使P-FET装置112和N-FET装置122都关断，也会穿过这些装置和CMOS电路130而牵引出泄漏电流。通过分别将高Vt FET装置112和122用于头开关110和脚开关120，泄漏电流的量减少。

图1中所示设计为不需要在备用模式下保持状态的CMOS电路提供了良好的泄漏电流控制。然而，对于诸如SRAM的某些CMOS电路，断开整个CMOS电路的电源具有不利影响。如果通过如图1所示的头开关和/或脚开关来断开整个SRAM的电源，那么在SRAM内的存储单元将从电源和电路接地端断开。所述存储单元就会浮动且可能丢失数据。对于SRAM和其它的CMOS电路，需要减少泄漏电流同时避免由断开整个CMOS电路的电源而导致的不利影响的技术。

图2展示具有被分割的CMOS电路的集成电路200的示意图。集成电路200包括头开关210、脚开关220和包括一核心块240和一外围块250的CMOS电路230。CMOS电路230可为诸如SRAM或DRAM的存储器。

核心块240包括需要在所有时刻被通电的电路(例如，存储单元)，且因此直接耦接到电源和电路接地端。此使得核心块240即使当集成电路200的其它部分被断开电源时也可保持其内部状态。对于图2所示的实施例，核心块240执行不要求高速的功能且因此以高Vt FET装置建构以减少泄漏电流。为简单起见，核心块240象征性地展示为包含两对高Vt FET装置242a与242b和244a与244b。

外围块250包括可被切断电源和接通电源的电路(例如，存储单元的支持电路)。对于图2所示的实施例，外围块250包括(1)通过头开关210耦接到电源且直接耦接到电路接地端的电路252和(2)直接耦接到电源且通过脚开关220耦接到电路接地端的电路256。对于图2所示的实施例，外围块250执行高速功能且因此以低Vt FET装置建构。为简单起见，外围块250象征性地展示为包含用于电路252的一对低Vt FET装置254a与254b和用于电路256的一对低Vt FET装置258a与258b。一般来说，外围块250可设计成所述块内的某些、没有或者所有FET装置耦接到头开关210且所述块内的某些、没有或者所有FET装置耦接到脚开关220。核心块240与外围块250可通过信号线270彼此互动/通信。

头开关210以高Vt P-FET装置212建构且耦接在电源与外围块250之间。脚开关220以高Vt N-FET装置222建构且耦接在外围块250与电路接地端之间。N-FET装置222的栅极接收控制信号PD，而P-FET装置212的栅极接收控制信号可由一位于集成电路200之内或之外的控制单元提供控制信号PD和头开关或脚开关也可用并联的多个FET装置建构以减少开关的接通电阻(ON resistance)，其就减少了当开关接通时开关上的电压降和开关造成的功率耗散。

外围块250的头开关210和脚开关220的操作类似于上述对集成电路100的描述。控制信号PD启用和禁用头开关210和脚开关220，其又给外围块250通电和切断其电源。虽然外围块250以低Vt FET装置建构，但通过分别将高Vt FET装置212和222用于头开关210和脚开关220而减少了泄漏电流。P-FET装置212和N-FET装置222可设计成具有足够大的大小使得在给定所期望的最大电路负载下，当接通这些装置时，每一装置的接通电阻较小且在每一装置上的漏极到源极的电压(V_Ds)降在设计限制之内。

一般来说，CMOS电路230可为由下列组成的任何电路(例如，任何存储电路)：(1)直接耦接到电源和电路接地端的核心块和(2)通过头开关耦接到电源和/或通过脚开关耦接到电路接地端的外围块。通过将CMOS电路230分成核心块和外围块且通过仅给必要的块供电，减少了泄漏电流。如果可能，所述核心块可以高Vt FET装置建构以减少泄漏电流。所述外围块可以低Vt FET装置建构以实现高速操作而不会影响泄漏电流，因为高Vt FET装置被用于所述外围块的头开关和脚开关。

图3展示具有被分割的块的存储器300的示意图。存储器300可为SRAM、DRAM或某些其它类型的存储器。存储器300包括以高Vt P-FET装置312建构的头开关310、以高Vt N-FET装置322建构的脚开关320和CMOS电路330。CMOS电路330包含一核心块340和一外围块350。核心块340包括在所有时刻(意即，在操作模式和备用模式下)都被通电以保持数据的存储单元342。核心块340因此直接耦接到电源和电路接地端。

外围块350包括在核心块340中的存储单元342的支持电路。对于图3所示的实施例，外围块350包括控制电路351、解码电路352、字线驱动器354和数据通路电路356。控制电路351产生内部时钟以控制存储器300的操作。解码电路352接收输入信号(未在图3中图示)且确定所选的字线以使得可进行存储单元的数据读取或数据写入。字线驱动器354接收且缓冲解码电路352的输出并驱动字线370。经确定的字线启用耦接到所述字线的所有存储单元。对于数据读取操作，每一被启用的存储单元提供其数据给相关的一对互补位线372。数据通路电路356放大在位线372上的信号，检测所放大信号的数据值(例如，逻辑低或逻辑高)，且通过I/O线(图3中未图示)提供输出数据。对于数据写入操作，数据通路电路356通过I/O线接收输入数据且将数据通过所述相关联的一对互补位线372储存在每一经启用的存储单元中。

外围块350可在操作模式下被通电且在备用模式下被切断电源。在外围块350内的电路因此通过头开关310耦接到电源和/或通过脚开关320而耦接到电路接地端。在外围块350内的电路可以低Vt FET装置建构以支持存储单元342的高速存取(意即，数据读取和数据写入)。在核心块340内的存储单元342可以高Vt FET装置建构以减少泄漏电流。如下文所述，其它技术可用于支持存储单元342的高速存取。

图4A展示单端口存储单元342a的示意图，其可用于图3中的每一存储单元342。存储单元342a包括一对反相器412与414和一对N-FET装置416与418。反相器412与414交叉耦接使得一个反相器的输出端耦接到另一反相器的输入端。反相器412与414中的每一者可用一对互补FET装置(例如，图2中的FET装置242a与242b)建构。N-FET装置416具有一耦接到位线BL的漏极、一耦接到在反相器412的输出端的节点A的源极和一耦接到字线WL的栅极。类似地，N-FET装置418具有一耦接到互补位线的漏极、一耦接到在反相器414的输出端的节点B的源极和一耦接到字线WL的栅极。存储单元342a也称为6T单元，因为其可用6个FET装置建构。

存储单元342a按如下操作。如果字线WL处在逻辑低，那么N-FET装置416和418被关断，且存储单元342a被禁用且不能对其存取。相反，如果字线WL处在逻辑高，那么N-FET装置416或418接通，且存储单元342a被启用且可对其存取。对于数据读取操作，如果节点A处于逻辑低且存储单元342a被启用，那么N-FET装置416接通且将位线BL拉到逻辑低。相反，如果节点B处于逻辑低且存储单元342a被启用，那么N-FET装置418接通且将互补位线拉到逻辑低。对于数据写入操作，处于逻辑低的位线BL或互补位线致使其相关的N-FET装置416或418接通，其又为关联的节点A或B提供逻辑低。因此，对于存储单元342a，逻辑低字线禁用存储单元且逻辑高字线启用存储单元。

可使用高Vt FET装置建构在核心块中的存储单元以减少泄漏电流。存储单元就可能具有比外围块中的支持电路(其由低Vt FET装置建构)更慢的操作速度。可使用多端口存储单元来支持存储器的高速存储器存取。

图4B展示双端口存储单元342b的示意图，其也可用于图3中的每一存储单元342。存储单元342b包括一对反相器422与424和两对N-FET装置426a与426b和428a与428b。反相器422和424是交叉耦接的。N-FET装置426a与426b具有分别耦接到位线BLa和BLb的漏极、耦接到节点A的源极和分别耦接到字线WLa和WLb的栅极。类似地，N-FET装置428a与428b具有分别耦接到互补位线和的漏极、耦接到节点B的源极和分别耦接到字线WLa和WLb的栅极。

字线WLa、位线BLa与和N-FET装置426a与428a形成存储单元342b的第一端口。字线WLb、位线BLb与和N-FET装置426b与428b形成存储单元342b的第二端口。如果必要，在任何给定时刻仅启用存储单元342b的一个端口以存取所述存储单元。将字线WLa确定到逻辑低以通过所述第一端口存取存储单元342b，且将字线WLb确定到逻辑低以通过所述第二端口存取存储单元342b。以与上述针对存储单元342a所描述的相似方式通过启用的端口来存取存储单元342b。

所述双端口设计允许通过两条字线和两组位线来同时存取两行存储单元。因此即使其以高Vt FET装置建构，也可实现存储单元的更高的总体存取速度。也可将具有两个以上端口的多端口存储单元用于图3中的每一存储单元342。

对于诸如SRAM或DRAM的某些CMOS电路来说，在所有时刻保持对核心块供电可能不足以确保在备用模式下保持所述核心块的内部状态。如果外围块被设计成提供用于核心块的控制信号，那么在备用模式下断开所述外围块的电源可引起某些或全部控制信号浮动。浮动的控制信号就可能会引起所述核心块的内部状态改变。

再参看图3，当在备用模式下关断头开关310和脚开关320时，外围块350浮动。这可接着引起某些或全部字线370浮动到逻辑高。在字线370上的逻辑高电平接着会启用耦接到这些字线的存储单元342。在此情况下，错误的数据可在备用模式下被写入存储单元342。

图5展示集成电路500的结构图，其具有经分割的CMOS电路和用以在备用模式下保持内部状态的保留电路。集成电路500包括头开关510、脚开关520和包含一核心块540、一外围块550和一保留块560的CMOS电路530。核心块540包括需要在所有时刻被通电的电路且因此直接耦接到电源和电路接地端。外围块550包括可给其通电和断电的电路552和556。电路552通过头开关510耦接到电源且直接耦接到电路接地端，且电路556直接耦接到电源且通过脚开关520耦接到电路接地端。保留块560包括在备用模式下需要给其通电的电路且根据需要直接耦接到电源和电路接地端。

在操作模式下，核心块540、外围块550和保留块560都被通电。然而，保留块(例如)由给外围块550通电的相同控制信号所禁用。核心块540和外围块550通过信号线570彼此通信且执行所设计的功能。

在备用模式下，给核心块540和保留块560通电且通过开关510和520使外围块550断电。保留块560也由(例如)使外围块550断电的相同控制信号所启用。保留块560接着可通过信号线572与外围块550互动以将信号线570保持在预定的电平上。这样就在外围块550被断电时保持了核心块540的内部状态。或者，保留块560可通过如图5所示的信号线574直接与核心块540通信。核心块540在备用状态下可保持其内部状态，因为其被通电且其控制信号保持在适当的电平上。

保留块560可包括上拉电路、下拉电路、其任意组合及类似电路。保留块560的设计取决于各种因素，诸如核心块540和外围块550的设计、控制信号所要求的电平和其它类似因素。下文描述保留块560的数个实例性设计。

对于图5所示的实施例，核心块540和保留块560都执行不要求高速度的功能且以高Vt FET装置建构以减少泄漏电流。外围块550执行高速功能且以低Vt FET装置建构。通过分别将高Vt FET装置512和522用于头开关和脚开关510和520而减少了外围块550的泄漏电流。对于其它实施例，可用低Vt FET装置建构核心块540和/或保留块560以实现高速操作。

图6A展示具有经分割的块和保留电路的存储器600的示意图。存储器600可为SRAM、DRAM或某些其它类型的存储器。存储器600包括头开关610、脚开关620和包含一核心块640、一外围块650和一保留块660的CMOS电路630。核心块640包括在所有时刻(即，在操作模式和备用模式下)都被通电以保持数据的存储单元642。核心块640因此直接耦接到电源和电路接地端。

外围块650包括存储单元642的支持电路。对于图6A所示的实施例，在外围块650中的支持电路包括控制电路651、解码电路652、字线驱动器654和数据通路电路656，它们都如上述对图3中的存储器300的描述而操作。对于图6A中展示的实施例，字线驱动器654包括用于每一字线的一个反相缓冲器658。每一反相缓冲器658以一P-FET装置和一N-FET装置建构。每一反相缓冲器658具有一从解码电路652接收相关联的控制信号的输入端和一驱动相关联字线的输出端。可给外围块650内的电路通电及断电，某些电路(例如，字线驱动器654)通过头开关610而耦接到电源，且其它电路(例如，控制电路651、解码电路652和数据通路电路656)通过脚开关620而耦接到电路接地端。

保留块660包括用于当切断外围块650的电源时保持字线在预定的电平上的电路。对于图6A所示的实施例，保留块660包括上拉P-FET装置662。为每一字线提供一个上拉装置662且其耦接到各别的反相缓冲器658。每一上拉装置662具有一直接耦接到电源VDD的源极、一接收控制信号PD的栅极和一耦接到相关反相缓冲器658的输入端的漏极。如下文所述，上拉装置662阻止字线在备用模式下浮动。

在操作模式下，核心块640、外围块650和保留块660都被通电。通过将控制信号PD变为逻辑高而给外围块650通电，所述逻辑高电平启用头开关610的P-FET装置612和脚开关620的N-FET装置622。给保留块660通电但是其被控制信号PD的逻辑高禁用。核心块640和外围块650以正常方式操作且执行所设计的功能。

在备用模式下，给核心块640和保留块660通电且通过将控制信号PD变成逻辑低而切断外围块650的电源。保留块660也被控制信号PD的逻辑低启用，其接通P-FET装置662。启用的P-FET装置662将相关联反相缓冲器658的输入拉到逻辑高，其又迫使反相缓冲器658的输出为逻辑低。反相缓冲器658驱动字线到逻辑低，这是此SRAM设计的适当信号电平。如上文对图4A的描述，在字线上的逻辑低电平阻止在备用模式下编程存储单元642。因此即使在切断了外围块650的电源时，存储单元内的数据也可被保持。

图6B展示具有经分割的块和不同保留电路的存储器602的示意图。存储器602包括头开关610、脚开关620和包含核心块640、外围块650和保留块664的CMOS电路632。开关610与620和块640与650如上述对图6A中的存储单元600的描述而耦接。对于图6B所示的实施例，保留块664包括下拉N-FET装置666。为每一字线670提供一个下拉装置666。每一下拉装置666具有一直接耦接到电路接地端的源极、一接收控制信号的栅极和一耦接到相关联字线670的漏极。当控制信号在逻辑高时，下拉装置666接通。启用的下拉N-FET装置666接着将字线670拉到逻辑低，其阻止存储单元642在备用模式下被写入数据。每一N-FET装置666可设计成具有适当的大小以驱动相关联的字线670。

对于图6A和图6B中展示的实施例，核心块和保留块可以高Vt FET装置建构以减少泄漏电流。多端口存储单元和/或其它技术可用于支持在核心块中的存储单元的更高的存取速度。外围块可以低Vt FET装置建构以实现高速操作。通过将高Vt FET装置用于头开关和脚开关而减少了外围块的泄漏电流。对于其它实施例，核心块和/或保留块可以低Vt FET装置建构以实现高速操作。

图7展示在存储器600和602中的某些控制信号的时序图。在外围块内的电路由控制信号PD控制而被通电和断电，且其基于时钟信号CLK而运作。在图7中，存储器最初处于操作模式下，控制信号PD处于逻辑高以接通头开关和脚开关，且时钟信号CLK是有效的。为从操作模式转换到备用模式，首先在时间T₁处禁用时钟信号CLK。给在核心块和外围块中的电路一足够的时间量Tpd来使其内部状态稳定。在时间T₂(其为时间T₁之后的Tpd)处，将控制信号PD变成逻辑低，其关断了头开关和脚开关且切断了外围块的电源。为从备用模式转换到操作模式，首先在时间T₃处将控制信号PD变成逻辑高，其接通头开关和脚开关且给外围块通电。同样，在核心块和外围块中的电路被给予一足够的时间量Tup以使其内部状态稳定。在时间T₄(其为时间T₃之后的Tup)处，启用时钟信号CLK，且在核心块和外围块中的电路以正常方式运作。在一实例设计中，选择延迟Tpd和Tup使得Tpd＝Tup≥40nsec。

本文描述的技术将一CMOS电路分成一核心块和一外围块以实现在操作模式下的高速操作和在备用模式下减少的泄漏电流。如果有必要也提供一保留块以在备用模式下保持核心块的内部状态(例如在存储单元内的数据)。本文描述的技术可用于各种装置和设备中，诸如无线通信装置(例如，蜂窝电话或终端)、便携式计算机、个人数字助理(PDA)和类似装置。而且，这些技术可用于诸如无线通信、数据通信、连网和计算机的各种终端应用。例如，本文所描述的技术可用于码分多路存取(CDMA)系统、时分多路存取(TDMA)系统、多入多出(MIMO)系统、正交频分多路存取(OFDMA)系统或正交频分复用(OFDM)系统中的蜂窝电话或终端。CDMA系统可采用IS-95、IS-2000、宽频CDMA(W-CDMA)和/或某些其它的标准。TDMA系统可采用全球数字移动电话系统(GSM)和/或某些其它标准。

图8展示一无线通信装置800，其中可建构本文中所描述的技术。装置800可为一蜂窝电话、一用户终端或在无线通信系统(例如，CDMA系统)中的其它类似装置。

为进行数据传输，传送(TX)数据处理器810接收、格式化、编码和交错讯务数据和提供编码后的数据。调制器812接着调制(即，符号映射)编码后的数据且执行其它的物理层处理。对于CDMA系统，调制器812可(1)将调制后的数据与导引数据多工化；(2)通过指派给码通道的正交码而通道化或覆盖每一码通道的数据；(3)将所有码通道的通道化后的数据组合起来；和(4)通过一伪随机数(PN)序列展频组合后的数据以获得一码片序列。一传送器单元(TMTR)814接着处理该码片序列以获得一调制后的信号，其通过天线816发送。

为进行数据接收，从一基站发送的信号由天线816接收且将其提供给接收器单元(RCVR)830。接收器单元830调节且数字化接受到的信号以获得一数据样本流。解调制器832(其可建构一多径接收机)接着处理数据样本以获得解调制的数据。对于CDMA系统，由解调制器832进行的处理可包括(1)以所述基站的解展频序列来解扰数据样本；(2)以正交码通道化解扰后的样本以将接收到的数据隔离到不同的码通道上；和(3)以导引信号估计值相干地解调制每一码通道的接收到的数据以获得那个码通道的解调制后的数据。一接收(RX)数据处理器834接着解交错且解码每一码通道的解调制后的数据以获得解码后的数据。

控制器820控制在装置800处的各种操作。存储器822和824存储用于控制器820的数据和代码。存储器822可为SRAM且存储单元824可为DRAM。

图8中展示的处理单元中的任一者或组合可用本文所描述的技术建构。例如，存储器822和/或824可如图6A或图6B所示建构。再例如，控制器820可用如图2或图5中所示的块来建构。

图9展示用于以减少泄漏电流的方式操作一集成电路的过程900的流程图。集成电路包括一核心块、一外围块、至少一个开关和一可能的保留块。所述核心块包含高Vt FET装置，所述外围块包含低Vt FET装置，且所述保留块包含至少一个FET装置。

最初，将电力施加到集成电路(步骤910)。在操作模式和备用模式下保持向核心块通电(步骤912)。所述核心块可直接耦接到电源和电路接地端。在操作模式下给所述外围块通电且在备用模式下切断所述外围块的电源。从步骤912，所述过程进行到步骤920。

如果集成电路从初始启动状态或从备用模式转换到操作模式(由步骤920确定)，那么通过接通至少一个开关而给外围块通电(步骤922)。为通电状态下的操作预备外围块和核心块(步骤924)。如图7所示，此预备可需要在给外围块通电之后在Tup秒钟内禁用时钟信号且给予核心块和外围块足够的时间来使其内部状态稳定。从步骤924，所述过程进行到步骤930。

如果集成电路从操作模式转换到备用模式(由步骤930确定)，那么为断电状态下的操作预备外围块和核心块(步骤932)。也如图7所示，此预备可需要在将外围块断电之前在Tdn秒钟内禁用时钟信号且给予核心块和外围块足够的时间以使其内部状态稳定。然后通过关断至少一个开关来切断外围块的电源(步骤934)。当外围块断电时，保持所述核心块的内部状态。此可通过当外围块断电时用保留块将用于核心块的至少一个控制信号保持在一预定电平处来实现(步骤936)。从步骤936，所述过程返回到步骤920。

集成电路可以其它方式运作以减少泄漏电流，且此在本发明的范畴之内。例如，集成电路可以两个以上的模式操作和/或可执行其它步骤以进行模式间的转换。集成电路操作的控制可用硬件或软件实施。对于软件实施来说，可用模块(例如，过程、函数)来控制集成电路的操作。模块的软件代码可储存于一个存储器(例如，图8中的存储器822或824)中且由处理器(例如，控制器820)执行。

一般来说，本文描述的技术可用于各种处理单元，诸如存储器、特殊应用集成电路(ASIC)、数字信号处理器(DSP)、可编程逻辑装置(PLD)、场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器和类似装置。

本文所描述的技术也可实施于诸如CMOS、NMOS和类似装置的各种IC工艺技术中。CMOS技术可在相同晶粒上制造N-FET和P-FET装置，而NMOS技术仅可制造N-FET装置。这些技术也可用于不同装置大小的技术(例如，0.13mm、90nm、30nm等等)。一般来说，随着IC工艺技术的尺度更小(意即，到更小的“特征”或装置长度)，本文所描述的技术就更为有效和有益。

对所揭示实施例的以上描述用以使得所属领域的技术人员可制造或使用本发明。对这些实施例的各种修改对于所属领域的技术人员来说将是显而易见的，且本文所定义的通用原则可应用于其它实施例而不会脱离本发明的精神或范畴。因此，不希望本发明受限于本文所展示的实施例而希望其符合与本文所揭示的原理和新颖特征一致的最广的范畴。

Claims (4)

1.一种操作一集成电路的方法，其包含: 

保持一核心块的供电，所述核心块由复数个高阈电压(高Vt)场效应晶体管(FET)装置组成; 

在一操作模式中通过至少一个开关给一外围块通电，其中所述外围块包含复数个低阈电压(低Vt)FET装置; 

在一备用模式中通过所述至少一个开关使所述外围块断电;以及 

当所述外围块被断电时，通过一保留块将用于所述核心块的至少一个控制信号保持在一预定电平上。 

2.根据权利要求1所述的方法，其进一步包含: 

当所述外围块被断电时保持所述核心块的内部状态。 

3.根据权利要求1所述的方法，其进一步包含: 

预备所述外围块以在一通电状态与一断电状态之间转换。 

4.根据权利要求1所述的方法，其中所述核心块包括存储单元且所述外围块包括所述存储单元的支持电路。