KR100802057B1 - 반도체 메모리 장치의 워드 라인 구동 회로 및 방법 - Google Patents

반도체 메모리 장치의 워드 라인 구동 회로 및 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 워드 라인 구동 회로 및 방법에 관한 것이다. 본 발명에 따른 반도체 메모리 장치의 워드 라인 구동 회로는, 제 1 로우 어드레스 디코딩 신호(이하, URA 신호라 함)를 입력받고, 이를 지연한 어드레스 디코딩 신호(이하, PXID 신호라 함)를 발생하는 어드레스 디코딩 신호 발생부; 및 제 2 로우 어드레스 디코딩 신호(이하, LRA 신호라 함)에 응답하여, 상기 PXID 신호를 선택된 워드 라인으로 제공하기 위한 풀 업 트랜지스터를 가지는 워드 라인 전압 공급부를 포함한다. 여기에서, 상기 어드레스 디코딩 신호 발생부는 상기 워드 라인이 선택되기 이전에, 상기PXID 신호를 플로팅 상태로 설정함으로, 스탠바이 상태에서 상기 풀 업 트랜지스터를 통해 누설 전류가 흐르는 것을 방지한다.
워드 라인, 스탠바이, GIDL

Description

반도체 메모리 장치의 워드 라인 구동 회로 및 방법{Word Line Driving Circuit and Method in Semiconductor Memory Device}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 이해를 쉽게 하기 위한 것으로, 일반적인 워드 라인 구동 회로를 예시적으로 보여주는 회로도이다.
도 2는 본 발명에 따른 워드 라인 구동 회로를 예시적으로 보여주는 회로도이다.
도 3은 도 2에 도시된 워드 라인 구동 회로의 동작을 설명하기 위한 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호 설명*
10, 20; 메모리 셀
100, 200; 워드 라인 구동 회로
110, 210; 어드레스 디코딩 신호 발생부
120, 220; 워드 라인 전압 공급부
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 워드 라인 구동 회로 및 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(flash memory) 등을 포함한다.
반도체 메모리 장치는 복수의 메모리 셀로 이루어진 셀 어레이를 포함한다. 각각의 메모리 셀은 워드 라인 및 비트 라인에 연결된다. 반도체 메모리 장치는 선택된 워드 라인으로 워드 라인 전압을 공급하기 위한 워드 라인 구동 회로를 포함한다. 예를 들면, 디램(DRAM)의 셀은 하나의 커패시터와 하나의 MOS 트랜지스터로 이루어진다. 워드 라인은 MOS 트랜지스터의 게이트에 연결된다. MOS 트랜지스터의 게이트로 제공되는 워드 라인 전압은 워드 라인 구동 회로로부터 제공된다.
한편, 반도체 메모리 장치가 고집적화, 고속화되면서, 그 내부에서 사용하는 고전압 레벨은 반도체 메모리 장치의 신뢰성에 영향을 미치고 있다. 신뢰성을 좋게 하기 위해 고전압(VPP) 레벨을 낮춤과 동시에, 누설전류 등으로 인해 고전압 레벨이 낮아지는 현상을 방지해야 한다.
반도체 메모리 장치의 워드 라인 구동 회로는 선택된 워드 라인으로 고전압을 공급하기 위해 풀 업 드라이버(Pull-Up Driver)를 포함한다. 일반적으로, 풀 업 드라이버는 PMOS 트랜지스터로 구성된다. 스탠바이(standby) 상태에서, PMOS 트랜지스터의 소오스 및 드레인은 로우 레벨로 설정된다. 이러한 경우에 PMOS 트랜지스터의 게이트에 고전압이 인가되면, GIDL(Gate Induced Drain Leakage) 현상으로 인해 누설 전류가 발생한다.
당업자에게 잘 알려진 바와 같이, MOS 트랜지스터의 게이트에 고전압이 인가되고 소오스 및 드레인에 로우 레벨의 전압이 인가되면, GIDL(Gate Induced Drain Leakage) 현상이 발생한다. 이러한 GIDL 현상에 의한 누설 전류(이하, GIDL 전류라 한다)는 워드 라인 구동 회로의 구동 능력을 떨어뜨리는 결과를 초래한다. 워드 라인 구동 회로는 반도체 제조 공정이 고집적화될수록, GIDL 전류로 인한 영향을 더욱 심하게 받게 된다.
본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 스탠바이 상태에서 GIDL 전류로 인한 영향을 줄일 수 있는 반도체 메모리 장치의 워드 라인 구동 회로 및 방법을 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치의 워드 라인 구동 회로는, 제 1 로우 어드레스 디코딩 신호(이하, URA 신호라 함)를 입력받고, 이를 지연한 어드레스 디코딩 신호(이하, PXID 신호라 함)를 발생하는 어드레스 디코딩 신호 발생부; 및 제 2 로우 어드레스 디코딩 신호(이하, LRA 신호라 함)에 응답하여, 상기 PXID 신호를 선택된 워드 라인으로 제공하기 위한 풀 업 트랜지스터를 가지는 워드 라인 전압 공급부를 포함한다. 여기에서, 상기 어드레스 디코딩 신호 발생부는 상기 워드 라인이 선택되기 이전에, 상기PXID 신호를 플로팅 상태로 설정함으로, 스탠바이 상태에서 상기 풀 업 트랜지스터를 통해 누설 전류가 흐르는 것을 방지한다.
실시예로서, 상기 어드레스 디코딩 신호 발생부는 인버터 체인으로 이루어진다. 상기 인버터 체인은 상기 URA 신호에 의해 발생한 제어 신호(CTRL)에 응답하여, 상기 PXID 신호를 플로팅 상태로 설정한다. 상기 인버터 체인은 상기 URA 신호 및 상기 PXID 신호와 반전된 신호(이하, PXIB 신호라 함)를 발생한다.
상기 인버터 체인은 제 1 및 제 2 인버터로 구성된다. 상기 제 1 인버터는 상기 URA 신호를 입력받고, 상기 PXIB 신호를 발생하는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함한다. 상기 제 2 인버터는 상기 PXIB 신호를 입력받고, 상기 PXID 신호를 발생하는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함한다. 상기 제 2 인버터는 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터 사이에 상기 제어 신호(CTRL)에 응답하여 상기 PXID 신호를 플로팅 상태로 설정하기 위한 MOS 트랜지스터를 더 포함한다. 상기 PXID 신호는 상기 URA 신호의 제어에 의해 상기 제어 신호(CTRL)가 로우 레벨에서 하이 레벨로 될 때, 로우 레벨로 설정된다.
다른 실시예로서, 상기 풀 업 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다. 상기 반도체 메모리 장치는 DRAM인 것을 특징으로 한다.
본 발명은 반도체 메모리 장치의 워드 라인 구동 방법에 관한 것이다. 상기 반도체 메모리 장치는 제 1 로우 어드레스 디코딩 신호(이하, URA 신호라 함)를 입력받고, 이를 지연한 어드레스 디코딩 신호(이하, PXID 신호라 함)를 발생하는 어드레스 디코딩 신호 발생부; 및 제 2 로우 어드레스 디코딩 신호(이하, LRA 신호라 함)에 응답하여, 상기 PXID 신호를 선택된 워드 라인으로 제공하기 위한 풀 업 트랜지스터를 가지는 워드 라인 전압 공급부를 포함한다.
상기 반도체 메모리 장치의 워드 라인 구동 방법은, 상기 워드 라인이 선택되기 이전에, 상기 PXID 신호를 플로팅 상태로 설정함으로, 스탠바이 상태에서 상기 풀 업 트랜지스터를 통해 누설 전류가 흐르는 것을 방지하는 단계; 상기 URA 신호에 의해 발생한 제어 신호(CTRL)에 응답하여 상기 PXID 신호를 로우 레벨로 설정하는 단계; 및 상기 URA 신호에 의해 상기 PXID 신호를 하이 레벨로 설정하고, 상기 선택된 워드 라인을 구동하는 단계를 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명의 워드라인 구동 회로 및 방법을 상세히 설명한다.
도 1은 본 발명의 이해를 쉽게 하기 위한 것으로, 일반적인 워드 라인 구동 회로를 예시적으로 보여주는 회로도이다. 도 1에 도시된 워드 라인 구동 회로(100)는 DRAM 셀(10)에 워드 라인 전압을 제공한다.
DRAM 셀(10)은 하나의 셀 트랜지스터(T) 및 하나의 셀 커패시터(C)로 구성된다. 셀 트랜지스터(T)의 드레인에는 비트 라인(BL)이 연결되며, 게이트에는 워드 라인(WL)이 연결된다. 워드 라인 구동 회로(100)는 워드 라인(WL)을 통해 워드 라인 전압을 제공한다.
도 1을 참조하면, 워드 라인 구동 회로(100)는 어드레스 디코딩 신호 발생부(110)와 워드 라인 전압 공급부(120)를 포함한다. 어드레스 디코딩 신호 발생부(110)는 상위 로우 어드레스 디코딩 신호(Upper Row Address decoding signal; 이하, URA 신호라 함)를 입력받고, 워드 라인 전압 공급부(120)는 하위 로우 어드레스 디코딩 신호(Lower Row Address decoding signal; 이하, LRA라 함)를 입력받는다.
어드레스 디코딩 신호 발생부(110)는 URA 신호를 입력받고, 이를 지연한 디코딩 신호(이하, PXID 신호라 함)를 발생한다. 어드레스 디코딩 신호 발생부(110)는 인버터 체인으로 구성된다. 도 1에서, 어드레스 디코딩 신호 발생부(110)는 제 1 및 제 2 인버터(111, 112)로 구성된다.
제 1 인버터(111)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된다. 제 1 인버터(111)는 URA 신호를 입력받고, PXIB 신호를 출력한다. PXIB 신호는 URA 신호와 위상이 반대이다. 제 2 인버터(112)는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)로 구성된다. 제 2 인버터(112)는 PXIB 신호를 입력받고, PXID 신호를 출력한다. 한편, URA 신호는 로우 어드레스 RA0 과 RA1에 의해 디코드 되는 것이 일반적이다.
워드 라인 전압 공급부(120)는 인버터(121)와 리셋 회로(122)를 포함한다. 인버터(121)는 LRA 신호를 입력받고, 워드 라인 전압을 워드 라인(WL)으로 제공한다. 인버터(121)는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)로 구성된다. PMOS 트랜지스터(P3)는 PXID 신호를 입력받는 소오스, LRA 신호를 입력받는 게이트, 그리고 워드 라인(WL)에 연결된 드레인을 갖는다. NMOS 트랜지스터(N3)는 접지 단자에 연결된 소오스, LRA 신호를 입력받는 게이트, 그리고 워드 라인(WL)에 연결된 드레인을 갖는다.
리셋 회로(122)는 간단하게 하나의 NMOS 트랜지스터(N4)로 구성된다. NMOS 트랜지스터(N4)는 접지 단자에 연결된 소오스, PXIB 신호를 입력받는 게이트, 그리고 워드 라인(WL)에 연결된 드레인을 갖는다.
워드 라인(WL)으로 워드 라인 전압이 제공되기 위해서는, URA 신호는 하이 레벨로 설정되고, LRA 신호는 로우 레벨로 설정되어야 한다. 이때, PXIB 신호는 로우 레벨이고, PXIB 신호는 하이 레벨이다. PXIB 신호가 로우 레벨이므로, NMOS 트랜지스터(N4)는 턴 오프 된다. 따라서 워드 라인 전압은 NMOS 트랜지스터(N4)를 통해 디스차지(discharge) 되지 않는다. LRA 신호는 로우 어드레스 RA0 과 RA1을 제외한 나머지 어드레스(RA2~RAn)로 디코드 되는 것이 일반적이다.
계속해서 도 1을 참조하면, 스탠바이 상태에서 URA 신호 및 PXID 신호는 로우 레벨로 설정되고, LRA 신호 및 PXIB 신호는 하이 레벨로 설정된다. 즉, PMOS 트 랜지스터(P3)의 소오스와 드레인은 로우 레벨로 되고, 게이트는 하이 레벨로 된다. 이와 같은 PMOS 트랜지스터(P3)의 바이어스 조건에서, 앞에서 언급한 GIDL 전류가 발생될 수 있다. GIDL 전류는 워드 라인 구동 회로(100)의 구동 능력을 떨어뜨린다.
도 2는 본 발명에 따른 워드 라인 구동 회로를 예시적으로 보여주는 회로도이다. 도 2를 참조하면, 워드 라인 구동 회로(200)는 어드레스 디코딩 신호 발생부(210)와 워드 라인 공급부(220)를 포함한다. 워드 라인 전압 공급부(220)는 도 1에서 설명한 바와 같다.
어드레스 디코딩 신호 발생부(210)는 인버터 체인으로 구성되며, 제 1 및 제 2 인버터(211, 212)를 포함한다. 제 1 인버터(211)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성된다. 제 2 인버터(212)는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2, Nc)로 구성된다. NMOS 트랜지스터(Nc)는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2) 사이에 연결되며, 제어 신호(CTRL)에 따라 온 또는 오프 된다.
도 1의 제 2 인버터(112)와 달리, 도 2의 제 2 인버터(212)는 제어 신 호(CTRL)에 의해 제어된다. 즉, 제어 신호(CTRL)에 따라 PXID 신호는 하이 레벨, 로우 레벨, 플로팅 상태 중 어느 하나를 갖는다. 제어 신호(CTRL)가 하이 레벨이면, PXID 신호는 하이 레벨 또는 로우 레벨을 갖는다. 반면에, 제어 신호(CTRL)가 로우 레벨이면, PXID 신호는 플로팅 상태로 된다.
본 발명에 따른 워드 라인 구동 회로(200)는 스탠바이 상태, 즉 워드 라인(WL)이 비활성화 상태일 때, 제어 신호(CTRL)를 일정 시간 동안 로우 레벨로 설 정한다. 이때 PXID 신호는 일정 시간 동안 플로팅 상태에 있게 된다. PXID 신호가 플로팅 상태에 있으면, 워드 라인 전압 공급부(220)의 PMOS 트랜지스터(P3)에서 발생하는 GIDL 전류는 줄어든다. 즉, PMOS 트랜지스터(P3)의 소오스에서 발생하는 GIDL 전류가 제거된다.
도 3은 도 2에 도시된 워드 라인 구동 회로의 동작을 설명하기 위한 타이밍 다이어그램이다. 도 3을 참조하면, URA 신호에 의해 PXID 신호가 활성화되고, 이어서 PXID 신호에 의해 워드 라인(WL)이 활성화된다. 한편, 제어 신호(CTRL)는 URA 신호에 응답하여 활성화된다.
먼저, 제어 신호(CTRL)가 활성화되기 이전의 초기 상태에서, PXID 신호는 플로팅 상태에 있다. 로우 레벨의 제어 신호(CTRL)에 따라, NMOS 트랜지스터(도 2 참조, Nc)가 턴 오프 상태에 있기 때문이다. PXID 신호가 플로팅 상태에 있는 동안에, PMOS 트랜지스터(도 2 참조, P3)의 소오스에서는 GIDL 전류가 발생하지 않는다.
다음으로, 제어 신호(CTRL)는 URA 신호에 의해 하이 레벨로 활성화된다. 제어 신호(CTRL)가 활성화되면, NMOS 트랜지스터(Nc)는 턴 온 된다. 한편, 도 3에서 보는 바와 같이, 제어 신호(CTRL)가 하이 레벨로 되는 시점에, PXIB 신호는 이미 하이 레벨로 설정되어 있다. 따라서 PXID 신호는 NMOS 트랜지스터(도 2 참조, N2)를 통해 접지되므로, 플로팅 상태에서 로우 레벨로 된다.
본 발명에 따른 워드 라인 구동 회로(200)는 스탠바이 상태에서 PXID 신호를 플로팅 상태로 설정함으로 GIDL 전류를 줄인다. 또한, 본 발명에 따른 워드 라인 구동 회로(200)는 워드 라인(WL)이 활성화되기 전에 PXID 신호를 로우 레벨로 설정(set)함으로, 워드 라인 활성화 동작을 준비하도록 한다. 한편, 본 발명에 따른 워드 라인 구동 회로(200)는 서브 워드 라인 드라이버(sub word line driver) 구조의 워드 라인 구동 회로에도 적용 가능하다.
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 워드 라인 구동 회로는 스탠바이 상태에서 PXID 신호를 플로팅 상태로 설정하는 수단을 구비함으로, GIDL 전류를 줄일 수 있다.

Claims (12)

  1. 반도체 메모리 장치의 워드 라인 구동 회로에 있어서:
    제 1 로우 어드레스 디코딩 신호(이하, URA 신호라 함)를 입력받고, 이를 지연한 어드레스 디코딩 신호(이하, PXID 신호라 함)를 발생하는 어드레스 디코딩 신호 발생부; 및
    제 2 로우 어드레스 디코딩 신호(이하, LRA 신호라 함)에 응답하여, 상기 PXID 신호를 선택된 워드 라인으로 제공하기 위한 풀 업 트랜지스터를 가지는 워드 라인 전압 공급부를 포함하되,
    상기 어드레스 디코딩 신호 발생부는 상기 워드 라인이 선택되기 이전에, 상기PXID 신호를 플로팅 상태로 설정함으로, 스탠바이 상태에서 상기 풀 업 트랜지스터를 통해 누설 전류가 흐르는 것을 방지하는 워드 라인 구동 회로.
  2. 제 1 항에 있어서,
    상기 어드레스 디코딩 신호 발생부는 인버터 체인으로 이루어지는 워드 라인 구동 회로.
  3. 제 2 항에 있어서,
    상기 인버터 체인은 상기 URA 신호에 의해 발생한 제어 신호(CTRL)에 응답하여, 상기 PXID 신호를 플로팅 상태로 설정하는 워드 라인 구동 회로.
  4. 제 3 항에 있어서,
    상기 인버터 체인은 상기 URA 신호를 입력받고, 상기 PXID 신호와 반전된 신호(이하, PXIB 신호라 함)를 발생하는 워드 라인 구동 회로.
  5. 제 4 항에 있어서,
    상기 인버터 체인은 제 1 및 제 2 인버터로 구성되며,
    상기 제 1 인버터는 상기 URA 신호를 입력받고, 상기 PXIB 신호를 발생하는 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터를 포함하고,
    상기 제 2 인버터는 상기 PXIB 신호를 입력받고, 상기 PXID 신호를 발생하는 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터를 포함하되,
    상기 제 2 인버터는 제 2 PMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터 사이에 상기 제어 신호(CTRL)에 응답하여 상기 PXID 신호를 플로팅 상태로 설정하기 위한 MOS 트랜지스터를 더 포함하는 워드 라인 구동 회로.
  6. 제 5 항에 있어서,
    상기 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 워드 라인 구동 회로.
  7. 제 6 항에 있어서,
    상기 PXID 신호는 상기 URA 신호의 제어에 의해 상기 제어 신호(CTRL)가 로우 레벨에서 하이 레벨로 될 때, 로우 레벨로 설정되는 워드 라인 구동 회로.
  8. 제 1 항에 있어서,
    상기 풀 업 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 워드 라인 구동 회로.
  9. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 DRAM인 것을 특징으로 하는 워드 라인 구동 회로.
  10. 반도체 메모리 장치의 워드 라인 구동 방법에 있어서:
    상기 반도체 메모리 장치는
    제 1 로우 어드레스 디코딩 신호(이하, URA 신호라 함)를 입력받고, 이를 지연한 어드레스 디코딩 신호(이하, PXID 신호라 함)를 발생하는 어드레스 디코딩 신호 발생부; 및
    제 2 로우 어드레스 디코딩 신호(이하, LRA 신호라 함)에 응답하여, 상기 PXID 신호를 선택된 워드 라인으로 제공하기 위한 풀 업 트랜지스터를 가지는 워드 라인 전압 공급부를 포함하며,
    상기 반도체 메모리 장치의 워드 라인 구동 방법은,
    상기 워드 라인이 선택되기 이전에, 상기 PXID 신호를 플로팅 상태로 설정함으로, 스탠바이 상태에서 상기 풀 업 트랜지스터를 통해 누설 전류가 흐르는 것을 방지하는 단계;
    상기 URA 신호에 의해 발생한 제어 신호(CTRL)에 응답하여 상기 PXID 신호를 로우 레벨로 설정하는 단계; 및
    상기 URA 신호에 의해 상기 PXID 신호를 하이 레벨로 설정하고, 상기 선택된 워드 라인을 구동하는 단계를 포함하는 워드 라인 구동 방법.
  11. 제 10 항에 있어서,
    상기 풀 업 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 워드 라인 구동 방법.
  12. 제 10 항에 있어서,
    상기 반도체 메모리 장치는 DRAM인 것을 특징으로 하는 워드 라인 구동 방법.
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