KR20080060674A - 퓨즈 회로를 가지는 비휘발성 반도체 메모리 장치 및 그제어방법 - Google Patents

퓨즈 회로를 가지는 비휘발성 반도체 메모리 장치 및 그제어방법 Download PDF

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Abstract

정전기로 인하여 플래쉬 셀 퓨즈 회로가 원하지 않은 프로그래밍이 되는 것을 방지할 수 있는 비휘발성 반도체 메모리 장치 및 그 제어 방법이 개시된다. 비휘발성 반도체 메모리 장치는 독출전압 발생회로, 플래쉬 셀 퓨즈 회로, 및 로우 디코더를 포함한다. 독출전압 발생회로는 독출 인에이블 신호 및 트림 코드에 응답하여 독출 전압을 발생시킨다. 플래쉬 셀 퓨즈 회로는 독출 인에이블 신호보다 제 1 시간 늦게 인에이블되는 퓨즈 워드라인 인에이블 신호 및 셀 선택신호에 응답하여 트림 코드를 발생시킨다. 따라서, 비휘발성 반도체 메모리 장치는 플래쉬 셀 퓨즈회로 내에 있는 퓨즈 셀들이 정전기 방전으로 인한 원하지 않은 프로그램이 되는 것을 방지할 수 있다.

Description

퓨즈 회로를 가지는 비휘발성 반도체 메모리 장치 및 그 제어방법{NON-VOLATILE MEMORY DEVICE HAVING FUSE CIRCUITS AND METHOD OF CONTROLLING THE SAME}
도 1은 종래의 플래쉬 메모리 장치의 초기 독출 동작을 나타내는 흐름도이다.
도 2는 종래의 플래쉬 메모리 장치의 초기 독출 동작을 나타내는 타이밍도이다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 장치의 초기 독출 동작을 나타내는 흐름도이다.
도 4는 본 발명의 실시예에 따른 플래쉬 메모리 장치의 초기 독출 동작을 나타내는 타이밍도이다.
도 5는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 장치를 나타내는 블록도이다.
도 6은 도 5에 도시된 플래쉬 메모리 장치에 포함된 플래쉬 셀 퓨즈회로를 나타내는 블록도이다.
도 7은 도 6에 도시된 플래쉬 셀 퓨즈회로를 구성하는 플래쉬 셀 퓨즈부의 예를 나타내는 회로도이다.
도 8은 도 5의 플래쉬 메모리 장치에서 전원전압 단자에 0V를 인가하고, 저 전원전압 단자에 정전기에 대응하는 음의 과전압을 인가하여 정전기 방전 테스트를 수행한 결과의 파형도이다.
도 9는 도 5에 도시된 플래쉬 메모리 장치에 포함된 독출전압 발생회로를 나타내는 블록도이다.
도 10은 본 발명의 제 2 실시예에 따른 플래쉬 메모리 장치를 나타내는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 플래쉬 메모리 장치
110 : 어드레스 버퍼
120, 220 : 독출전압 발생회로
121 : 펌핑 회로
122 : 오실레이터
123 : 펌프 제어회로
124 : 레귤레이터
130, 225 : 로우 디코더
135, 230 : 칼럼 디코더
140 : 칼럼 선택회로
145 : 센스 증폭기
150, 255 : 데이터 출력버퍼
155, 260 : 데이터 입력버퍼
160, 265 : 데이터 래치
170, 210 : 플래쉬 셀 퓨즈회로
180 : 제어회로
190, 270 : 메모리 셀 어레이
235 : 메인 칼럼 선택회로
240 : 메인 센스 증폭기
245 : 리페어 칼럼 선택회로
250 : 리페어 센스 증폭기
270a : 메인 메모리 셀 어레이
270b : 리페어 메모리 셀 어레이
710 : 데이터 메모리부
720 : 퓨즈 셀 선택부
730 : 퓨즈 셀 감지부
본 발명은 비휘발성 반도체 메모리 장치에 관한 것으로, 특히 정전기로 인하여 플래쉬 셀 퓨즈 회로가 원하지 않은 프로그래밍이 되는 것을 방지할 수 있는 비휘발성 반도체 메모리 장치 및 그것의 제어 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 쌍안정 플립플롭의 로직 상태 또는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다.
플래쉬 메모리(Flash Memory) 등의 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 저장하는 데 사용된다. 플래쉬 메모리 장치는 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍이나 보조 기억장치로서 널리 사용되고 있다.
플래쉬 메모리 장치는 내부에 트림 코드를 발생시키기 위한 플래쉬 셀 퓨즈를 포함한다.
도 1은 종래의 플래쉬 메모리 장치의 초기 독출 동작을 나타내는 흐름도이고, 도 2는 종래의 플래쉬 메모리 장치의 초기 독출 동작을 나타내는 타이밍도이다. 도 1을 참조하면, 종래의 플래쉬 메모리 장치는 독출 동작의 초기에 파워-업 동작을 수행하고(S1), 퓨즈 셀 전압을 감지하고(S2), 독출 전압의 펌핑을 시작하고(S3), 독출 동작을 수행한다(S4). 도 2를 참조하면, 파워-업이 진행되는 제 1 영역(REG1)에서 외부 전원전압(EVC)은 전원전압(VDD)까지 증가한다. 제 1 영역(REG1)에서 파워-업 신호(PUP)가 발생되고, 파워-업 신호(PUP)에 응답하여 퓨즈 워드라인 인에이블 신호(FUSE_WL)가 인에이블 되고, 지연된 파워-업 신호(PUP_D)가 발생된 다. 지연된 파워-업 신호(PUP_D)의 하강 에지(falling edge)에 응답하여 독출 인에이블 신호(VREAD_EN)가 인에이블되고, 독출 인에이블 신호(VREAD_EN)에 응답하여 독출 전압(VREAD)이 발생된다.
도 1 및 도 2를 참조하면, 종래의 플래쉬 메모리 장치는 퓨즈 워드라인 인에이블 신호(FUSE_WL)가 인에이블된 후에 독출 전압(VREAD)이 발생된다. 종래의 플래쉬 메모리 장치는 입출력 패드들을 통해 정전기가 플래쉬 메모리 장치에 유입될 경우, 제 1 영역(REG1)에서 플래쉬 셀 퓨즈 회로를 구성하는 퓨즈 셀들의 게이트-소스 간 전압이 퓨즈 셀들을 프로그램시킬 수 있는 크기가 될 수 있다. 따라서, 플래쉬 셀 퓨즈 회로의 퓨즈 셀들이 원하지 않은 프로그램이 될 수 있다.
따라서, 정전기가 유입되었을 때, 플래쉬 셀 퓨즈 회로의 퓨즈 셀들이 원하지 않은 프로그램이 되는 것을 방지할 수 있는 플래쉬 메모리 장치가 요구된다.
본 발명의 목적은 정전기가 유입되었을 때, 플래쉬 셀 퓨즈 회로의 퓨즈 셀들이 원하지 않은 프로그램이 되는 것을 방지할 수 있는 비휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 목적은 정전기가 유입되었을 때, 플래쉬 셀 퓨즈 회로의 퓨즈 셀들이 원하지 않은 프로그램이 되는 것을 방지할 수 있는 플래쉬 셀 퓨즈 회로를 제공하는 것이다.
본 발명의 다른 목적은 정전기가 유입되었을 때, 플래쉬 셀 퓨즈 회로의 퓨즈 셀들이 원하지 않은 프로그램이 되는 것을 방지할 수 있는 비휘발성 반도체 메 모리 장치의 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 비휘발성 반도체 메모리 장치는 독출전압 발생회로, 플래쉬 셀 퓨즈 회로, 및 로우 디코더를 포함한다.
독출전압 발생회로는 독출 인에이블 신호 및 트림 코드에 응답하여 독출 전압을 발생시킨다. 플래쉬 셀 퓨즈 회로는 상기 독출 인에이블 신호보다 제 1 시간 늦게 인에이블되는 퓨즈 워드라인 인에이블 신호 및 셀 선택신호에 응답하여 상기 트림 코드를 발생시킨다. 로우 디코더는 로우 어드레스 신호에 응답하여 상기 독출 전압을 디코딩하고 디코딩된 독출전압을 발생시켜 메모리 셀 어레이에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 독출전압 발생회로는 정전기가 입출력 패드들을 통해 유입되었을 때 상기 퓨즈 워드라인 인에이블 신호보다 먼저 인에이블되는 상기 독출 인에이블 신호에 응답하여 펌핑 동작을 수행함으로써 상기 플래쉬 셀 퓨즈 회로에 포함된 퓨즈 셀들의 게이트-소스 사이의 전위차를 감소시킨다.
본 발명의 하나의 실시예에 의하면, 상기 퓨즈 워드라인 인에이블 신호는 전원전압의 전압 레벨을 가지며, 상기 독출 전압은 상기 전원전압보다 높은 전압 레벨을 가진다.
본 발명의 하나의 실시예에 의하면, 상기 독출 인에이블 신호는 파워-업 신호에 응답하여 인에이블 되고 상기 퓨즈 워드라인 인에이블 신호는 상기 파워-업 신호가 제 2 시간 지연된 지연 파워-업 신호에 응답하여 인에이블 될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 독출전압 발생회로는 상기 독출 인에이블 신호 및 상기 트림 코드에 기초하여 발생되는 펌프 클럭신호에 응답하여 펌핑 동작을 수행하고 상기 독출 전압을 발생시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 플래쉬 셀 퓨즈 회로는 상기 셀 선택신호 및 상기 퓨즈 워드라인 인에이블 신호에 응답하여 상기 트림 코드의 데이터 비트들 각각을 발생시키는 적어도 하나의 플래쉬 셀 퓨즈부를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 플래쉬 셀 퓨즈부들 각각은 데이터 메모리부, 퓨즈 셀 선택부, 및 퓨즈 셀 감지부를 포함할 수 있다.
데이터 메모리부는 상기 독출 인에이블 신호보다 상기 제 1 시간 늦게 인에이블되는 상기 퓨즈 워드라인 인에이블 신호에 응답하여 제 1 데이터를 출력한다. 퓨즈 셀 선택부는 상기 셀 선택신호에 응답하여 상기 제 1 데이터에 대응하는 제 2 데이터를 출력한다. 퓨즈 셀 감지부는 상기 제 2 데이터를 래치하고 상기 제 2 데이터에 대응하는 트림 코드의 제 1 비트를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 데이터 메모리부는 상기 퓨즈 워드라인 인에이블 신호에 응답하여 인에이블되는 적어도 하나의 메모리 트랜지스터들을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 독출전압 발생회로는 펌핑 회로, 레귤레이터, 펌프 제어회로, 및 오실레이터를 포함한다.
펌핑 회로는 펌프 클럭신호에 응답하여 펌핑 동작을 수행하고 상기 독출전압 을 발생시킨다. 레귤레이터는 상기 트림 코드에 응답하여 상기 독출전압을 안정화시키고 피드백 신호를 발생시킨다. 펌프 제어회로는 상기 피드백 신호 및 상기 독출 인에이블 신호에 응답하여 발진 인에이블 신호를 발생시킨다. 오실레이터는 상기 발진 인에이블 신호에 응답하여 상기 펌프 클럭신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 비휘발성 반도체 메모리 장치는 로우 어드레스 신호에 응답하여 독출 전압을 디코딩하여 메모리 셀 어레이에 제공하는 로우 디코더를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이는 상기 메모리 셀 어레이에 결함이 발생했을 때 상기 트림 코드에 응답하여 동작하는 리페어 메모리 셀 어레이를 포함할 수 있다.
본 발명의 다른 하나의 실시형태에 따른 플래쉬 셀 퓨즈 회로는 데이터 메모리부, 퓨즈 셀 선택부, 및 퓨즈 셀 감지부를 포함한다.
데이터 메모리부는 독출 인에이블 신호보다 제 1 시간 늦게 인에이블되는 퓨즈 워드라인 인에이블 신호에 응답하여 제 1 데이터를 출력한다. 퓨즈 셀 선택부는 셀 선택신호에 응답하여 상기 제 1 데이터에 대응하는 제 2 데이터를 출력한다. 퓨즈 셀 감지부는 상기 제 2 데이터를 래치하고 상기 제 2 데이터에 대응하는 트림 코드를 발생시킨다.
본 발명의 하나의 실시형태에 따른 비휘발성 반도체 메모리 장치의 제어 방법은 독출 인에이블 신호를 발생시키는 단계; 상기 독출 인에이블 신호보다 제 1 시간 후에 퓨즈 워드라인 인에이블 신호를 발생시키는 단계; 상기 퓨즈 워드라인 인에이블 신호 및 셀 선택신호에 응답하여 상기 트림 코드를 발생시키는 단계; 및 상기 독출 인에이블 신호 및 트림 코드에 응답하여 독출 전압을 발생시키는 단계를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 비휘발성 반도체 메모리 장치의 제어방법은 로우 어드레스 신호에 응답하여 상기 독출 전압을 디코딩하고 디코딩된 독출전압을 발생시켜 메모리 셀 어레이에 제공하는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 트림 코드를 발생시키는 단계는 상기 독출 인에이블 신호보다 상기 제 1 시간 늦게 인에이블되는 상기 퓨즈 워드라인 인에이블 신호에 응답하여 제 1 데이터를 출력하는 단계; 상기 셀 선택신호에 응답하여 상기 제 1 데이터에 대응하는 제 2 데이터를 출력하는 단계; 및 상기 제 2 데이터를 래치하고 상기 제 2 데이터에 대응하는 트림 코드의 제 1 비트를 발생시키는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 독출 전압을 발생시키는 단계는 상기 발진 인에이블 신호에 응답하여 펌프 클럭신호를 발생시키는 단계; 상기 펌프 클럭신호에 응답하여 펌핑 동작을 수행하고 상기 독출전압을 발생시키는 단계; 상기 트림 코드에 응답하여 상기 독출전압을 안정화시키고 피드백 신호를 발생시키는 단계; 및 상기 피드백 신호 및 상기 독출 인에이블 신호에 응답하여 발진 인에이블 신호를 발생시키는 단계를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 독출 인에이블 신호를 발생시키는 단계는 정전기가 입출력 패드들을 통해 유입되었을 때 상기 퓨즈 워드라인 인에이 블 신호보다 먼저 인에이블되는 상기 독출 인에이블 신호에 응답하여 펌핑 동작을 수행하는 단계를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 독출 인에이블 신호를 발생시키는 단계는 상기 펌핑 동작을 통해 플래쉬 셀 퓨즈 회로에 포함된 퓨즈 셀들의 게이트-소스 사이의 전위차를 감소시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 장치의 초기 독출 동작을 나타내는 흐름도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 플래쉬 메모리 장치는 독출 동작의 초기에 파워-업 동작을 수행하고(S11), 독출 전압의 펌핑을 시작하고(S12), 퓨즈 셀 전압을 감지하고(S13), 독출 동작을 수행한다(S14).
도 4는 본 발명의 실시예에 따른 플래쉬 메모리 장치의 초기 독출 동작을 나타내는 타이밍도이다. 도 4를 참조하면, 파워-업이 진행되는 제 1 영역(REG1)에서 외부 전원전압(EVC)은 전원전압(VDD)까지 증가한다. 제 1 영역(REG1)에서 파워-업 신호(PUP)가 발생되고, 파워-업 신호(PUP)에 응답하여 독출 인에이블 신호(VREAD_EN)가 인에이블 되고, 지연된 파워-업 신호(PUP_D)가 발생된다. 지연된 파워-업 신호(PUP_D)의 하강 에지(falling edge)에 응답하여 퓨즈 워드라인 인에이블 신호(FUSE_WL)가 인에이블되고, 독출 인에이블 신호(VREAD_EN)에 응답하여 독출 전압(VREAD)이 발생된다. 제 2 영역(REG2)은 안정화된 전원전압이 공급되는 구간이다. 퓨즈 워드라인 인에이블 신호(FUSE_WL)는 인에이블 상태일 때 전원전압(VDD)의 전압 레벨을 가질 수 있다.
플래쉬 메모리 장치 내부로 정전기가 유입할 때, 플래쉬 메모리 장치가 정전기 방전에 의해 주로 영향을 받을 수 있는 구간은 제 1 영역(REG1)이다. 도 3 및 도 4에 도시된 제어방법에 의해 제어되는 본 발명의 실시예에 따른 플래쉬 메모리 장치는 퓨즈 셀 전압을 감지하기 전에 독출 전압을 발생시킨다. 퓨즈 셀 전압을 감지하기 위해 인가되는 퓨즈 워드라인 인에이블 신호(FUSE_WL)는 파워-업 동작이 끝난 제 2 영역(REG2)에서 인에이블 된다.
본 발명에 따른 플래쉬 메모리 장치는 정전기가 패드들을 통해 플래쉬 메모리 장치에 유입되었을 때, 플래쉬 셀 퓨즈 회로에 포함된 메모리 트랜지스터들의 게이트-소스 간 전압을 감소시켜 플래쉬 셀 퓨즈 회로가 원하지 않는 프로그램이 되는 것을 방지할 수 있다. 따라서, 본 발명에 따른 플래쉬 메모리 장치는 정전기가 플래쉬 메모리 장치에 유입되었을 때 오동작을 방지할 수 있다.
도 5는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 장치를 나타내는 블록도이다.
도 5를 참조하면, 플래쉬 메모리 장치(100)는 독출전압 발생회로(120), 플래쉬 셀 퓨즈 회로(170), 로우 디코더(130), 및 메모리 셀 어레이(190)를 포함한다.
독출전압 발생회로(120)는 독출 인에이블 신호(VREAD_EN) 및 트림 코드(TRIM_CODE)에 응답하여 독출 전압(VREAD)을 발생시킨다. 플래쉬 셀 퓨즈 회로(170)는 독출 인에이블 신호(VREAD_EN)보다 소정 시간 늦게 인에이블되는 퓨즈 워드라인 인에이블 신호(FUSE_WL) 및 셀 선택신호(SEL_CELL)에 응답하여 트림 코 드(TRIM_CODE)를 발생시킨다. 로우 디코더(130)는 로우 어드레스 신호(XADDR)에 응답하여 독출 전압(VREAD)을 디코딩하여 메모리 셀 어레이(190)에 제공한다.
또한, 플래쉬 메모리 장치(100)는 어드레스 버퍼(110), 칼럼 디코더(135), 칼럼 선택회로(140), 및 센스 증폭기(145)를 더 포함한다.
어드레스 버퍼(110)는 어드레스(ADDR)를 버퍼링하고 로우 어드레스(X_ADDR)와 칼럼 어드레스(Y_ADDR)를 발생시킨다. 칼럼 디코더(135)는 칼럼 어드레스(Y_ADDR)를 디코딩하고 디코딩된 칼럼 어드레스를 발생시킨다. 칼럼 선택회로(140)는 상기 디코딩된 칼럼 어드레스에 응답하여 외부로부터 수신되는 데이터를 선택하여 메모리 셀 어레이(190)에 제공하고, 메모리 셀 어레이(190)로부터 출력되는 데이터를 선택하여 출력한다. 센스 증폭기(145)는 칼럼 선택회로(140)로부터 출력되는 데이터를 증폭한다.
또한, 플래쉬 메모리 장치(100)는 제어회로(180), 데이터 출력버퍼(150), 데이터 입력버퍼(155), 및 데이터 래치(160)를 더 포함한다.
제어회로(180)는 커맨드 신호(CMD)에 기초하여 여러 가지 제어신호들을 발생시켜 어드레스 버퍼(110), 로우 디코더(130), 및 칼럼 디코더(135)에 제공한다.
데이터 출력버퍼(150)는 센스 증폭기(145)의 출력 데이터를 버퍼링하여 입출력 핀(DQ)에 제공한다. 데이터 입력버퍼(155)는 입출력 핀(DQ)으로부터 입력 데이터를 수신하여 버퍼링한다. 데이터 래치(160)는 데이터 입력버퍼(155)의 출력 데이터를 래치하고 칼럼 선택회로(140)에 제공한다.
도 6은 도 5에 도시된 플래쉬 메모리 장치(100)에 포함된 플래쉬 셀 퓨즈회 로(170)를 나타내는 블록도이다.
도 6을 참조하면, 플래쉬 셀 퓨즈회로(170)는 셀 선택신호(SEL_CELL) 및 퓨즈 워드라인 인에이블 신호(FUSE_WL)에 응답하여 트림 코드의 데이터 비트들(TRIM_CODE<1> ~ TRIM_CODE<n>) 각각을 발생시키는 플래쉬 셀 퓨즈부들(FUSE_1 ~ FUSE_n)을 포함한다.
도 7은 도 6에 도시된 플래쉬 셀 퓨즈회로(170)를 구성하는 제 1 플래쉬 셀 퓨즈부(FUSE_1)를 나타내는 회로도이다.
도 7을 참조하면, 제 1 플래쉬 셀 퓨즈부(FUSE_1)는 데이터 메모리부(710), 퓨즈 셀 선택부(720), 퓨즈 셀 감지부(730), 및 인버터(703)를 포함한다.
데이터 메모리부(710)는 독출 인에이블 신호(VREAD_EN)보다 소정 시간 늦게 인에이블되는 퓨즈 워드라인 인에이블 신호(FUSE_WL)에 응답하여 제 1 데이터를 출력한다. 퓨즈 셀 선택부(720)는 셀 선택신호(SEL_CELL)에 응답하여 상기 제 1 데이터에 대응하는 제 2 데이터를 노드(N2)에 출력한다. 퓨즈 셀 감지부(730)는 상기 제 2 데이터를 래치한다. 인버터(703)는 노드(N2)의 신호를 반전시키고 트림 코드의 제 1 비트(TRIM_CODE<1>)를 발생시킨다. 또한, 인버터(703)는 노드(N2)의 신호의 전류 구동능력을 증가시킨다.
데이터 메모리부(710)는 플로팅 게이트를 가지는 제 1 메모리 트랜지스터(701) 및 제 2 메모리 트랜지스터(702)를 포함하고, 퓨즈 셀 선택부(720)는 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)를 포함한다. 퓨즈 셀 감지부(730)는 서로 래치 형태로 연결된 제 1 PMOS 트랜지스터(MP1) 및 제 2 PMOS 트랜 지스터(MP2)를 포함한다.
제 1 메모리 트랜지스터(701) 및 제 2 메모리 트랜지스터(702)는 접지전압(GND)에 연결된 소스와 퓨즈 워드라인 인에이블 신호(FUSE_WL)가 인가되는 게이트를 가진다. 제 1 NMOS 트랜지스터(MN1)는 제 1 메모리 트랜지스터(701)의 드레인에 연결된 소스, 셀 선택신호(SEL_CELL)가 인가되는 게이트, 및 노드(N1)에 연결된 드레인을 가지고, 제 2 NMOS 트랜지스터(MN2)는 제 2 메모리 트랜지스터(702)의 드레인에 연결된 소스, 셀 선택신호(SEL_CELL)가 인가되는 게이트, 및 노드(N2)에 연결된 드레인을 가진다. 제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)에 연결된 소스, 노드(N2)에 연결된 게이트, 및 노드(N1)에 연결된 드레인을 가지고, 제 2 PMOS 트랜지스터(MP2)는 전원전압(VDD)에 연결된 소스, 노드(N1)에 연결된 게이트, 및 노드(N2)에 연결된 드레인을 가진다.
이하, 도 7에 도시된 제 1 플래쉬 셀 퓨즈부(FUSE_1)의 동작을 설명한다.
셀 선택신호(SEL_CELL)가 디스에이블 상태에서는 데이터 메모리부(710)에 저장된 데이터는 출력되지 못한다.
셀 선택신호(SEL_CELL)가 인에이블되면, 제 1 NMOS 트랜지스터(MN1) 및 제 2 NMOS 트랜지스터(MN2)는 턴온된다. 이 때, 퓨즈 워드라인 인에이블 신호(FUSE_WL)가 인에이블되면 데이터 메모리부(710)에 저장된 데이터가 출력된다. 제 2 메모리 트랜지스터(702)의 출력인 제 1 데이터는 제 2 NMOS 트랜지스터(MN2)를 통해 노드(N2)에 전달된다. 노드(N2)의 전압인 제 2 데이터는 인버터(703)를 통해 트림 코드의 제 1 비트(TRIM_CODE<1>)로서 출력된다.
제 1 메모리 트랜지스터(701)와 제 2 메모리 트랜지스터(702)는 서로 상보적으로(complementary fashion) 동작한다. 제 1 메모리 트랜지스터(701)가 프로그램되면, 제 2 메모리 트랜지스터(702)는 소거(erase)된다. 반대로, 제 1 메모리 트랜지스터(701)가 소거(erase)되면, 제 2 메모리 트랜지스터(702)는 프로그램된다. 예를 들어, 제 2 메모리 트랜지스터(702)가 프로그램되고 제 1 메모리 트랜지스터(701)가 소거(erase)되면, 노드(N2)에 로직 "0"이 출력되고 트림 코드의 제 1 비트(TRIM_CODE<1>)는 로직 "1"이 된다. 또한, 제 2 메모리 트랜지스터(702)가 소거되고 제 1 메모리 트랜지스터(701)가 프로그램되면, 노드(N2)에 로직 "1"이 출력되고 트림 코드의 제 1 비트(TRIM_CODE<1>)는 로직 "0"이 된다. 노드(N2)의 전압이 로직 "1"이면, 노드(N1)의 전압은 로직 "0"이 된다.
도 8은 도 5의 플래쉬 메모리 장치에서 전원전압 단자(VDD)에 0V를 인가하고, 저 전원전압 단자(VSS)에 정전기에 대응하는 음의 과전압을 인가하여 정전기 방전 테스트를 수행한 결과의 파형도이다.
도 8을 참조하면, 저 전원전압 단자(GND)의 전압이 음의 방향으로 크게 떨어졌다가 시간이 경과함에 따라 0V로 회복된다. 시간 영역(REG3)은 플래쉬 셀 퓨즈회로(170)가 정전기에 의해 해를 입을 수 있는 영역이며, 시간 영역(REG4)은 정전기에 대해 안전한 영역이다. 도 8에서, G8은 도 1에 도시된 종래의 제어방법에 의해 제어되는 플래쉬 메모리 장치의 저 전원전압 단자(VSS)의 전압 파형을 나타내고, G9는 도 3에 도시된 본 발명에 따른 제어방법에 의해 제어되는 플래쉬 메모리 장치의 저 전원전압 단자(VSS)의 전압 파형을 나타낸다.
도 9는 도 5에 도시된 플래쉬 메모리 장치(100)에 포함된 독출전압 발생회로(120)를 나타내는 블록도이다.
도 9를 참조하면, 독출전압 발생회로(120)는 펌핑 회로(121), 레귤레이터(124), 펌프 제어회로(123) 및 오실레이터(122)를 포함한다.
펌핑 회로(1221)는 펌프 클럭신호(PUMP_CLK)에 응답하여 펌핑 동작을 수행하고 독출전압(VREAD)을 발생시켜 노드(N9)에 출력한다. 레귤레이터(124)는 트림 코드(TRIM_CODE)에 응답하여 독출전압(VREAD)을 안정화시키고 피드백 신호(SFEED)를 발생시킨다. 펌프 제어회로(123)는 피드백 신호(SFEED) 및 독출 인에이블 신호(VREAD_EN)에 응답하여 발진 인에이블 신호(OSC_EN)를 발생시킨다. 오실레이터(122)는 발진 인에이블 신호(OSC_EN)에 응답하여 펌프 클럭신호(PUMP_CLK)를 발생시킨다. 독출 인에이블 신호(VREAD_EN)는 셀 전압을 센싱하기 위해 플래쉬 셀 퓨즈 회로(도 5의 170)를 인에이블시키는 퓨즈 워드라인 인에이블 신호(FUSE_WL)보다 먼저 인에이블된다. 따라서, 독출전압 발생회로(도 5의 120)는 퓨즈 셀 퓨즈 회로(170)가 센싱동작을 하기 전에 독출 인에이블 신호(VREAD_EN)에 응답하여 독출전압(VREAD)을 발생시킨다.
이하, 도 3 내지 도 9를 참조하여 본 발명의 실시예에 따른 플래쉬 메모리 장치(100)의 동작을 설명한다.
도 7을 참조하면, 데이터 메모리부(710)에 포함되어 있는 제 1 메모리 트랜지스터(701) 및 제 2 메모리 트랜지스터(702)의 게이트에 인가되는 퓨즈 워드라인 인에이블 신호(FUSE_WL)는 전원전압 단자(VDD)를 통해 입력된다. 또한, 데이터 메 모리부(710)에 포함되어 있는 제 1 메모리 트랜지스터(701) 및 제 2 메모리 트랜지스터(702)의 소스는 접지전압 단자(GND)에 결합되어 있다. 따라서, 양의 과전압을 가지는 정전기가 전원전압 단자(VDD)를 통해 유입되거나 음의 과전압을 가지는 정전기가 저 전원전압 단자(VSS)를 통해 유입될 때, 제 1 메모리 트랜지스터(701) 및 제 2 메모리 트랜지스터(702)가 원하지 않은 프로그램이 될 수 있다.
도 5에 도시된 본 발명의 실시예에 따른 플래쉬 메모리 장치(100)는 플래쉬 셀 퓨즈회로(170)를 센싱하기 위하여 인가되는 퓨즈 워드라인 인에이블 신호(FUSE_WL)보다 먼저 독출 인에이블 신호(VREAD_EN)를 인에이블시킨다. 독출전압 발생회로(120)는 독출 인에이블 신호(VREAD_EN)에 응답하여 플래쉬 셀 퓨즈회로(170)가 센싱동작을 하기 전에 펌핑동작을 수행하고 독출전압(VREAD)을 발생시킨다. 독출전압 발생회로(120)의 펌핑동작에 의해 원하지 않은 프로그램이 일어날 수 있는 영역(도 8의 REG3) 내에서 저 전원전압 단자(VSS)의 전압을 나타내는 커브(G8)를 커브(G9)로 바꾼다. 따라서, 플래쉬 셀 퓨즈회로(170) 내에 있는 제 1 메모리 트랜지스터(701) 및 제 2 메모리 트랜지스터(702)의 게이트와 소스 사이의 전위차가 감소하여 원치 않은 프로그램이 일어나는 것을 방지할 수 있다.
도 10은 본 발명의 제 2 실시예에 따른 플래쉬 메모리 장치를 나타내는 블록도이다.
도 10을 참조하면, 플래쉬 메모리 장치(200)는 독출전압 발생회로(220), 플래쉬 셀 퓨즈 회로(210), 로우 디코더(225), 및 메모리 셀 어레이(270)를 포함한다. 메모리 셀 어레이(270)는 메인 메모리 셀 어레이(270a) 및 리페어 메모리 셀 어레이(270b)를 포함하고, 리페어 메모리 셀 어레이(270b)는 리던던시 셀들(미도시)을 포함한다.
독출전압 발생회로(220)는 독출 인에이블 신호(VREAD_EN) 및 트림 코드(TRIM_CODE)에 응답하여 독출 전압(VREAD)을 발생시킨다. 플래쉬 셀 퓨즈 회로(210)는 독출 인에이블 신호(VREAD_EN)보다 소정 시간 늦게 인에이블되는 퓨즈 워드라인 인에이블 신호(FUSE_WL) 및 셀 선택신호(SEL_CELL)에 응답하여 트림 코드(TRIM_CODE)를 발생시킨다. 로우 디코더(225)는 로우 어드레스 신호(XADDR)에 응답하여 독출 전압(VREAD)을 디코딩하여 메모리 셀 어레이(270)에 제공한다.
또한, 플래쉬 메모리 장치(200)는 칼럼 디코더(230), 메인 칼럼 선택회로(235), 메인 센스 증폭기(240), 리페어 칼럼 선택회로(245), 리페어 센스 증폭기(250), 및 데이터 출력버퍼(255)를 더 포함한다.
칼럼 디코더(230)는 칼럼 어드레스(Y_ADDR)를 디코딩하고 디코딩된 칼럼 어드레스를 발생시킨다. 메인 칼럼 선택회로(235)는 상기 디코딩된 칼럼 어드레스에 응답하여 외부로부터 수신되는 데이터를 선택하여 메인 메모리 셀 어레이(270a)에 제공하고, 메인 메모리 셀 어레이(270a)로부터 출력되는 데이터를 선택하여 출력한다. 메인 센스 증폭기(240)는 메인 칼럼 선택회로(235)로부터 출력되는 데이터를 증폭한다. 리페어 칼럼 선택회로(245)는 상기 디코딩된 칼럼 어드레스에 응답하여 외부로부터 수신되는 데이터를 선택하여 리페어 메모리 셀 어레이(270b)에 제공하고, 리페어 메모리 셀 어레이(270b)로부터 출력되는 데이터를 선택하여 출력한다. 리페어 센스 증폭기(250)는 리페어 칼럼 선택회로(245)로부터 출력되는 데이터를 증폭한다. 데이터 출력버퍼(255)는 메인 센스 증폭기(240)의 출력신호와 리페어 센스 증폭기(250)의 출력신호를 버퍼링하여 입출력 핀(DQ)에 제공한다.
또한, 플래쉬 메모리 장치(200)는 데이터 입력버퍼(260) 및 데이터 래치(265)를 더 포함한다.
데이터 입력버퍼(260)는 입출력 핀(DQ)으로부터 입력 데이터를 수신하여 버퍼링한다. 데이터 래치(265)는 데이터 입력버퍼(260)의 출력 데이터를 래치하고 메인 칼럼 선택회로(235) 및 리페어 칼럼 선택회로(245)에 제공한다.
이하, 도 10에 도시된 본 발명의 제 2 실시예에 따른 플래쉬 메모리 장치(200)의 동작을 설명한다. 도 10에서, 플래쉬 셀 퓨즈 회로(210)는 도 5에 있는 플래쉬 셀 퓨즈 회로(170)와 동일한 구성을 가질 수 있으며, 독출전압 발생회로(220)는 도 5에 있는 독출전압 발생회로(120)와 동일한 구성을 가질 수 있다. 도 10의 플래쉬 메모리 장치(200)는 도 5에 있는 어드레스 버퍼(110)와 제어회로(180)를 포함하지만 설명의 편의상 생략되었다.
도 10의 플래쉬 메모리 장치(200)는 리페어 메모리 셀 어레이(270b)를 가진다. 도 10의 플래쉬 메모리 장치(200)에서, 메인 메모리 셀 어레이(270a)의 일부분에 불량이 발생할 경우, 트림 코드(TRIM_CODE)에 응답하여 메인 메모리 셀 어레이(270a)의 불량 부분 대신 리페어 메모리 셀 어레이(270b)의 부분이 활성화된다.
도 10에 도시된 플래쉬 메모리 장치(200)는 도 5에 도시된 플래쉬 메모리 장치(100)와 마찬가지로, 플래쉬 셀 퓨즈회로(210)를 센싱하기 위하여 인가되는 퓨즈 워드라인 인에이블 신호(FUSE_WL)보다 먼저 독출 인에이블 신호(VREAD_EN)를 인에 이블시킨다. 독출전압 발생회로(220)는 독출 인에이블 신호(VREAD_EN)에 응답하여 플래쉬 셀 퓨즈회로(210)가 센싱동작을 하기 전에 펌핑동작을 수행하고 독출전압(VREAD)을 발생시킨다. 독출전압 발생회로(220)의 펌핑동작에 의해 원하지 않은 프로그램이 일어날 수 있는 영역(도 8의 REG3) 내에서 저 전원전압 단자(VSS)의 전압을 나타내는 커브(G8)를 커브(G9)로 바꾼다. 따라서, 플래쉬 셀 퓨즈회로(210) 내에 있는 메모리 트랜지스터들 각각의 게이트와 소스 사이의 전위차가 감소하여 원하지 않은 프로그램이 일어나는 것을 방지할 수 있다.
상기에서는 정전기가 유입되었을 때 플래쉬 메모리 장치에 포함된 플래쉬 셀 퓨즈 회로가 원하지 않는 프로그램이 되는 것을 방지할 수 있는 플래쉬 메모리 장치에 대해 설명하였지만, 본 발명은 플래쉬 메모리 장치뿐만 아니라 트림 코드를 사용하는 반도체 메모리 장치에 전반적으로 적용할 수 있다.
상술한 바와 같이 본 발명에 따른 비휘발성 반도체 메모리 장치는 플래쉬 셀 퓨즈회로를 센싱하기 위하여 인가되는 퓨즈 워드라인 인에이블 신호보다 먼저 독출 인에이블 신호를 인에이블시키고, 독출 인에이블 신호(VREAD_EN)에 응답하여 플래쉬 셀 퓨즈회로가 센싱동작을 하기 전에 펌핑동작을 수행한다. 따라서, 정전기가 패드들을 통해 유입되었을 때 비휘발성 반도체 메모리 장치의 초기 독출 동작동안 퓨즈 셀들의 게이트-소스 간 전압을 감소시킬 수 있다. 또한, 본 발명에 따른 비휘발성 반도체 메모리 장치는 퓨즈 셀 전압을 감지하기 위해 인가되는 퓨즈 워드라인 인에이블 신호(FUSE_WL)를 파워-업 동작이 끝난 안전한 영역에서 인에이블시킨다. 따라서, 플래쉬 셀 퓨즈회로 내에 있는 퓨즈 셀들이 정전기 방전으로 인한 원하지 않은 프로그램이 되는 것을 방지할 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 독출 인에이블 신호 및 트림 코드에 응답하여 독출 전압을 발생시키는 독출전압 발생회로;
    상기 독출 인에이블 신호보다 제 1 시간 늦게 인에이블되는 퓨즈 워드라인 인에이블 신호 및 셀 선택신호에 응답하여 상기 트림 코드를 발생시키는 플래쉬 셀 퓨즈 회로; 및
    로우 어드레스 신호에 응답하여 상기 독출 전압을 디코딩하고 디코딩된 독출전압을 발생시켜 메모리 셀 어레이에 제공하는 로우 디코더를 포함하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 독출전압 발생회로는 정전기가 입출력 패드들을 통해 유입되었을 때 상기 퓨즈 워드라인 인에이블 신호보다 먼저 인에이블되는 상기 독출 인에이블 신호에 응답하여 펌핑 동작을 수행함으로써 상기 플래쉬 셀 퓨즈 회로에 포함된 퓨즈 셀들의 게이트-소스 사이의 전위차를 감소시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 퓨즈 워드라인 인에이블 신호는 전원전압의 전압 레벨을 가지며, 상기 독출 전압은 상기 전원전압보다 높은 전압 레벨을 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 독출 인에이블 신호는 파워-업 신호에 응답하여 인에이블 되고 상기 퓨즈 워드라인 인에이블 신호는 상기 파워-업 신호가 제 2 시간 지연된 지연 파워-업 신호에 응답하여 인에이블 되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 시간은 상기 제 1 시간과 실질적으로 동일한 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 독출전압 발생회로는 상기 독출 인에이블 신호 및 상기 트림 코드에 기초하여 발생되는 펌프 클럭신호에 응답하여 펌핑 동작을 수행하고 상기 독출 전압을 발생시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 플래쉬 셀 퓨즈 회로는
    상기 셀 선택신호 및 상기 퓨즈 워드라인 인에이블 신호에 응답하여 상기 트림 코드의 데이터 비트들 각각을 발생시키는 적어도 하나의 플래쉬 셀 퓨즈부를 포 함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 플래쉬 셀 퓨즈부들 각각은
    상기 독출 인에이블 신호보다 상기 제 1 시간 늦게 인에이블되는 상기 퓨즈 워드라인 인에이블 신호에 응답하여 제 1 데이터를 출력하는 데이터 메모리부;
    상기 셀 선택신호에 응답하여 상기 제 1 데이터에 대응하는 제 2 데이터를 출력하는 퓨즈 셀 선택부; 및
    상기 제 2 데이터를 래치하고 상기 제 2 데이터에 대응하는 트림 코드의 제 1 비트를 발생시키는 퓨즈 셀 감지부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 데이터 메모리부는
    상기 퓨즈 워드라인 인에이블 신호에 응답하여 인에이블되는 적어도 하나의 메모리 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 메모리 트랜지스터들은 각각은
    플로팅 게이트를 가지는 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 8 항에 있어서, 상기 플래쉬 셀 퓨즈부들 각각은
    상기 퓨즈 셀 감지부의 출력신호의 전류 구동능력을 증가시켜 상기 트림 코드의 상기 제 1 비트를 발생시키는 구동부를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 1 항에 있어서, 상기 독출전압 발생회로는
    펌프 클럭신호에 응답하여 펌핑 동작을 수행하고 상기 독출전압을 발생시키는 펌핑 회로;
    상기 트림 코드에 응답하여 상기 독출전압을 안정화시키고 피드백 신호를 발생시키는 레귤레이터;
    상기 피드백 신호 및 상기 독출 인에이블 신호에 응답하여 발진 인에이블 신호를 발생시키는 펌프 제어회로; 및
    상기 발진 인에이블 신호에 응답하여 상기 펌프 클럭신호를 발생시키는 오실레이터를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 1 항에 있어서, 상기 비휘발성 반도체 메모리 장치는
    로우 어드레스 신호에 응답하여 독출 전압을 디코딩하여 메모리 셀 어레이에 제공하는 로우 디코더를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 1 항에 있어서, 상기 메모리 셀 어레이는
    상기 메모리 셀 어레이에 결함이 발생했을 때 상기 트림 코드에 응답하여 동작하는 리페어 메모리 셀 어레이를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 독출 인에이블 신호보다 제 1 시간 늦게 인에이블되는 퓨즈 워드라인 인에이블 신호에 응답하여 제 1 데이터를 출력하는 데이터 메모리부;
    셀 선택신호에 응답하여 상기 제 1 데이터에 대응하는 제 2 데이터를 출력하는 퓨즈 셀 선택부; 및
    상기 제 2 데이터를 래치하고 상기 제 2 데이터에 대응하는 트림 코드를 발생시키는 퓨즈 셀 감지부를 포함하는 것을 특징으로 하는 플래쉬 셀 퓨즈 회로.
  16. 제 15 항에 있어서, 상기 데이터 메모리부는
    상기 퓨즈 워드라인 인에이블 신호에 응답하여 인에이블되는 적어도 하나의 메모리 트랜지스터들을 포함하는 것을 특징으로 하는 플래쉬 셀 퓨즈 회로.
  17. 제 9 항에 있어서, 상기 메모리 트랜지스터들은 각각은
    플로팅 게이트를 가지는 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 플래쉬 셀 퓨즈 회로.
  18. 제 8 항에 있어서, 상기 플래쉬 셀 퓨즈 회로는
    상기 퓨즈 셀 감지부의 출력신호의 전류 구동능력을 증가시켜 상기 트림 코드를 발생시키는 구동부를 더 포함하는 것을 특징으로 하는 플래쉬 셀 퓨즈 회로.
  19. 독출 인에이블 신호를 발생시키는 단계;
    상기 독출 인에이블 신호보다 제 1 시간 후에 퓨즈 워드라인 인에이블 신호를 발생시키는 단계;
    상기 퓨즈 워드라인 인에이블 신호 및 셀 선택신호에 응답하여 상기 트림 코드를 발생시키는 단계; 및
    상기 독출 인에이블 신호 및 트림 코드에 응답하여 독출 전압을 발생시키는 단계를 포함하는 비휘발성 반도체 메모리 장치의 제어방법.
  20. 제 19 항에 있어서, 상기 비휘발성 반도체 메모리 장치의 제어방법은
    로우 어드레스 신호에 응답하여 상기 독출 전압을 디코딩하고 디코딩된 독출전압을 발생시켜 메모리 셀 어레이에 제공하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제어방법.
  21. 제 19 항에 있어서, 상기 트림 코드를 발생시키는 단계는
    상기 독출 인에이블 신호보다 상기 제 1 시간 늦게 인에이블되는 상기 퓨즈 워드라인 인에이블 신호에 응답하여 제 1 데이터를 출력하는 단계;
    상기 셀 선택신호에 응답하여 상기 제 1 데이터에 대응하는 제 2 데이터를 출력하는 단계; 및
    상기 제 2 데이터를 래치하고 상기 제 2 데이터에 대응하는 트림 코드의 제 1 비트를 발생시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제어방법.
  22. 제 19 항에 있어서, 상기 독출 전압을 발생시키는 단계는
    상기 발진 인에이블 신호에 응답하여 펌프 클럭신호를 발생시키는 단계;
    상기 펌프 클럭신호에 응답하여 펌핑 동작을 수행하고 상기 독출전압을 발생시키는 단계;
    상기 트림 코드에 응답하여 상기 독출전압을 안정화시키고 피드백 신호를 발생시키는 단계; 및
    상기 피드백 신호 및 상기 독출 인에이블 신호에 응답하여 발진 인에이블 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제어방법.
  23. 제 19항에 있어서, 상기 독출 인에이블 신호를 발생시키는 단계는
    정전기가 입출력 패드들을 통해 유입되었을 때 상기 퓨즈 워드라인 인에이블 신호보다 먼저 인에이블되는 상기 독출 인에이블 신호에 응답하여 펌핑 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제 어방법.
  24. 제 23 항에 있어서, 상기 독출 인에이블 신호를 발생시키는 단계는
    상기 펌핑 동작을 통해 플래쉬 셀 퓨즈 회로에 포함된 퓨즈 셀들의 게이트-소스 사이의 전위차를 감소시키는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제어방법.
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