JP2003151277A - 半導体記憶装置 - Google Patents
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Abstract
(57)【要約】
【課題】 ＭＴＣＭＯＳ技術を用い、メモリセルアレイ
の形成面積をそれ程大きくすることなく、低電源電圧化
及び低消費電力化を実現する。 【解決手段】 メモリセル５０−２１にデータを書き込
む場合、信号ＲＥを“Ｈ”にし、ＮＭＯＳ６１−１をオ
フにして仮想グランド線ＶＧＮＤ１をフローティング状
態にする。信号ＲＥが“Ｈ”の時、ＡＮＤ回路６４−２
の出力が“Ｌ”になり、ＮＭＯＳ５５ａ，５５ｂがオフ
する。ワード線ＷＬ２の“Ｈ”によってＮＭＯＳ５３，
５４がオンし、ビット線ＢＬ１，ＢＬ１／対上のデータ
がノードＮ１１，Ｎ１２に保持される。データを読み出
す場合、信号ＲＥを“Ｌ”にする。ＮＭＯＳ６１−１が
オンして線ＶＧＮＤ１がＧＮＤに接続され、加速回路５
５によって読み出し動作が加速される。
の形成面積をそれ程大きくすることなく、低電源電圧化
及び低消費電力化を実現する。 【解決手段】 メモリセル５０−２１にデータを書き込
む場合、信号ＲＥを“Ｈ”にし、ＮＭＯＳ６１−１をオ
フにして仮想グランド線ＶＧＮＤ１をフローティング状
態にする。信号ＲＥが“Ｈ”の時、ＡＮＤ回路６４−２
の出力が“Ｌ”になり、ＮＭＯＳ５５ａ，５５ｂがオフ
する。ワード線ＷＬ２の“Ｈ”によってＮＭＯＳ５３，
５４がオンし、ビット線ＢＬ１，ＢＬ１／対上のデータ
がノードＮ１１，Ｎ１２に保持される。データを読み出
す場合、信号ＲＥを“Ｌ”にする。ＮＭＯＳ６１−１が
オンして線ＶＧＮＤ１がＧＮＤに接続され、加速回路５
５によって読み出し動作が加速される。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、バッテリ
ーで動作する携帯端末等において、比較的小さな記憶容
量に適した半導体記憶装置、特に、低電源電圧及び低消
費電力での動作を実現するスタテック・ランダム・アク
セス・メモリ（Static Random Access Memory、以下
「ＳＲＡＭ」という。）等の半導体記憶装置に関するも
のである。
ーで動作する携帯端末等において、比較的小さな記憶容
量に適した半導体記憶装置、特に、低電源電圧及び低消
費電力での動作を実現するスタテック・ランダム・アク
セス・メモリ（Static Random Access Memory、以下
「ＳＲＡＭ」という。）等の半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献：信学技報、ＩＣＤ９７−５２（１９９７−６）、
電子情報通信学会、柴田・森村著「携帯機器用１Ｖ動作
０.２５μｍＳＲＡＭマクロセル」ｐ．１−８
例えば、次のような文献に記載されるものがあった。 文献：信学技報、ＩＣＤ９７−５２（１９９７−６）、
電子情報通信学会、柴田・森村著「携帯機器用１Ｖ動作
０.２５μｍＳＲＡＭマクロセル」ｐ．１−８
【０００３】近年、例えば、ＳＲＡＭは携帯端末等に使
用される特定用途向け大規模集積回路（以下「ＬＳＩ」
という。）等のキャッシュメモリとして幅広く利用され
ている。このような用途に用いられるＳＲＡＭには、小
型であることと共に、限られたバッテリー（例えば、
１．２Ｖ）を電源とすることから、低消費電力であるこ
とが要求されている。消費電力は電源電圧の２乗に比例
するため、電源電圧を下げることは低消費電力化に最も
有効となるが、電源電圧を下げた場合、ＳＲＡＭを構成
する例えば電界効果トランジスタ（以下「ＦＥＴ」とい
う。）の１つであるＭＯＳトランジスタの動作速度が遅
くなる。そこで、ＭＯＳトランジスタの閾値電圧を低下
させて高速化を図ろうとすると、スタンバイ時（待機
時）におけるサブスレショルド電流によるリーク電流の
増加によって消費電力の増加につながるという問題点が
ある。
用される特定用途向け大規模集積回路（以下「ＬＳＩ」
という。）等のキャッシュメモリとして幅広く利用され
ている。このような用途に用いられるＳＲＡＭには、小
型であることと共に、限られたバッテリー（例えば、
１．２Ｖ）を電源とすることから、低消費電力であるこ
とが要求されている。消費電力は電源電圧の２乗に比例
するため、電源電圧を下げることは低消費電力化に最も
有効となるが、電源電圧を下げた場合、ＳＲＡＭを構成
する例えば電界効果トランジスタ（以下「ＦＥＴ」とい
う。）の１つであるＭＯＳトランジスタの動作速度が遅
くなる。そこで、ＭＯＳトランジスタの閾値電圧を低下
させて高速化を図ろうとすると、スタンバイ時（待機
時）におけるサブスレショルド電流によるリーク電流の
増加によって消費電力の増加につながるという問題点が
ある。
【０００４】このような問題点を解決すべく、アクティ
ブ時には低電源電圧（例えば、１Ｖ程度）での動作が可
能であり、かつ、スタンバイ時にはリーク電流による消
費電力が少ない相補型ＭＯＳトランジスタ（以下「ＣＭ
ＯＳ」という。）ＬＳＩ技術として、マルチスレショル
ドＣＭＯＳ（Multi-ThresholdＣＭＯＳ、以下「ＭＴＣ
ＭＯＳ」という。）がある。このＭＴＣＭＯＳ技術にお
けるＳＲＡＭの構成例を図１１に示す。
ブ時には低電源電圧（例えば、１Ｖ程度）での動作が可
能であり、かつ、スタンバイ時にはリーク電流による消
費電力が少ない相補型ＭＯＳトランジスタ（以下「ＣＭ
ＯＳ」という。）ＬＳＩ技術として、マルチスレショル
ドＣＭＯＳ（Multi-ThresholdＣＭＯＳ、以下「ＭＴＣ
ＭＯＳ」という。）がある。このＭＴＣＭＯＳ技術にお
けるＳＲＡＭの構成例を図１１に示す。
【０００５】図１１は、前記文献に記載された従来のＭ
ＴＣＭＯＳ技術におけるＳＲＡＭの構成例を示す概略の
図である。このＳＲＡＭでは、メモリセルアレイ１０を
高閾値電圧のＭＯＳトランジスタで構成し、周辺回路２
０を低閾値電圧のＭＯＳトランジスタで構成している。
ＴＣＭＯＳ技術におけるＳＲＡＭの構成例を示す概略の
図である。このＳＲＡＭでは、メモリセルアレイ１０を
高閾値電圧のＭＯＳトランジスタで構成し、周辺回路２
０を低閾値電圧のＭＯＳトランジスタで構成している。
【０００６】メモリセルアレイ１０は、複数のワード線
ＷＬと、これと直交する方向に配置された正相ビット線
ＢＬ及び逆相ビット線ＢＬ／からなる複数のビット線対
とを有し、これらの複数の交差場所に、データ記憶用の
メモリセル１１がそれぞれ接続されている。
ＷＬと、これと直交する方向に配置された正相ビット線
ＢＬ及び逆相ビット線ＢＬ／からなる複数のビット線対
とを有し、これらの複数の交差場所に、データ記憶用の
メモリセル１１がそれぞれ接続されている。
【０００７】周辺回路２０は、複数のワード線ＷＬに接
続されたロウ（行）アドレスデコーダ２１、及び複数の
ビット線ＢＬ，ＢＬ／対に接続された入出力回路２２等
を有している。ロウアドレスデコーダ２１は、外部から
与えられる複数ビットのアドレスＡＤをデコードし、ワ
ード線ＷＬを選択する回路である。入出力回路２２は、
外部から与えられる複数ビットのアドレスＡＤをデコー
ドしてビット線選択信号であるカラムセレクト信号Ｙを
出力するカラム（列）アドレスデコーダ等を有し、読み
出し制御信号であるリードイネーブル信号ＲＥにより読
み出しモードになり、あるいは書き込み制御信号である
ライトイネーブル信号ＷＥにより書き込みモードにな
り、カラムセレクト信号Ｙで選択されたビット線ＢＬ，
ＢＬ／対に接続されたメモリセル１１に対し、複数ビッ
トのデータＤＡの読み出し、あるいは書き込みを行う回
路である。
続されたロウ（行）アドレスデコーダ２１、及び複数の
ビット線ＢＬ，ＢＬ／対に接続された入出力回路２２等
を有している。ロウアドレスデコーダ２１は、外部から
与えられる複数ビットのアドレスＡＤをデコードし、ワ
ード線ＷＬを選択する回路である。入出力回路２２は、
外部から与えられる複数ビットのアドレスＡＤをデコー
ドしてビット線選択信号であるカラムセレクト信号Ｙを
出力するカラム（列）アドレスデコーダ等を有し、読み
出し制御信号であるリードイネーブル信号ＲＥにより読
み出しモードになり、あるいは書き込み制御信号である
ライトイネーブル信号ＷＥにより書き込みモードにな
り、カラムセレクト信号Ｙで選択されたビット線ＢＬ，
ＢＬ／対に接続されたメモリセル１１に対し、複数ビッ
トのデータＤＡの読み出し、あるいは書き込みを行う回
路である。
【０００８】このような構成のＳＲＡＭにおいて、例え
ば、あるメモリセル１１にデータＤＡを書き込む場合、
このメモリセル１１に接続されたワード線ＷＬをロウア
ドレスデコーダ２１で選択すると共に、該メモリセル１
１に接続されたビット線ＢＬ，ＢＬ／対を入出力回路２
２で選択し、外部から与えられるデータＤＡを該メモリ
セル１１に書き込む。
ば、あるメモリセル１１にデータＤＡを書き込む場合、
このメモリセル１１に接続されたワード線ＷＬをロウア
ドレスデコーダ２１で選択すると共に、該メモリセル１
１に接続されたビット線ＢＬ，ＢＬ／対を入出力回路２
２で選択し、外部から与えられるデータＤＡを該メモリ
セル１１に書き込む。
【０００９】メモリセル１１の記憶データを読み出す場
合、このメモリセル１１に接続されたワード線ＷＬをロ
ウアドレスデコーダ２１で選択すると共に、該メモリセ
ル１１に接続されたビット線ＢＬ，ＢＬ／対を入出力回
路２２で選択し、該メモリセル１１からデータを読み出
して該入出力回路２２から出力する。
合、このメモリセル１１に接続されたワード線ＷＬをロ
ウアドレスデコーダ２１で選択すると共に、該メモリセ
ル１１に接続されたビット線ＢＬ，ＢＬ／対を入出力回
路２２で選択し、該メモリセル１１からデータを読み出
して該入出力回路２２から出力する。
【００１０】周辺回路２０は、高閾値電圧のＭＯＳトラ
ンジスタによるスイッチ２３を介して、電源電圧ＶＤＤ
（例えば、１Ｖ程度）のノードに接続されている。スタ
ンバイ時は、スリープ信号φＳを用いてスイッチ２３を
オフ状態に制御し、サブスレショルドリーク電流による
バッテリー（例えば、１．２Ｖ）の消耗を抑えている。
複数のメモリセル１１については、記憶内容を保持する
必要から、スタンバイ中も電源をカットオフできないの
で、低閾値電圧のＭＯＳトランジスタの適用は難しい。
又、メモリセルアレイ１０の規模が大きくなると、サブ
スレショルドリーク電流による動作時のメモリセル部の
消費電力も問題になる。
ンジスタによるスイッチ２３を介して、電源電圧ＶＤＤ
（例えば、１Ｖ程度）のノードに接続されている。スタ
ンバイ時は、スリープ信号φＳを用いてスイッチ２３を
オフ状態に制御し、サブスレショルドリーク電流による
バッテリー（例えば、１．２Ｖ）の消耗を抑えている。
複数のメモリセル１１については、記憶内容を保持する
必要から、スタンバイ中も電源をカットオフできないの
で、低閾値電圧のＭＯＳトランジスタの適用は難しい。
又、メモリセルアレイ１０の規模が大きくなると、サブ
スレショルドリーク電流による動作時のメモリセル部の
消費電力も問題になる。
【００１１】消費電力の問題は、メモリセル部をＣＭＯ
Ｓ構成とし、ＭＯＳトランジスタの閾値電圧を高く設定
することで回避できる。ところが、電源電圧ＶＤＤの低
下と共に、読み出し時のビット線遅延が著しく増大し、
動作保証電圧（例えば、１Ｖ）では充分な速度性能を得
られない。速度性能の見地からは、メモリセル部におい
てもＭＯＳトランジスタの閾値電圧の低減が必要であ
る。
Ｓ構成とし、ＭＯＳトランジスタの閾値電圧を高く設定
することで回避できる。ところが、電源電圧ＶＤＤの低
下と共に、読み出し時のビット線遅延が著しく増大し、
動作保証電圧（例えば、１Ｖ）では充分な速度性能を得
られない。速度性能の見地からは、メモリセル部におい
てもＭＯＳトランジスタの閾値電圧の低減が必要であ
る。
【００１２】これらの問題点に対処するために、例え
ば、メモリセル部を閾値電圧の異なる２種類のＭＯＳト
ランジスタで構成し、この２種類のＭＯＳトランジスタ
を個別回路レベルで使い分けることにより、高速化を図
りつつ、サブスレショルドリーク電流による消費電力の
増大を抑えることが可能である。このメモリセル部の構
成例を図１２に示す。
ば、メモリセル部を閾値電圧の異なる２種類のＭＯＳト
ランジスタで構成し、この２種類のＭＯＳトランジスタ
を個別回路レベルで使い分けることにより、高速化を図
りつつ、サブスレショルドリーク電流による消費電力の
増大を抑えることが可能である。このメモリセル部の構
成例を図１２に示す。
【００１３】図１２は、前記文献に記載された従来のＭ
ＴＣＭＯＳ技術における図１１のメモリセル付近の構成
例を示す回路図である。図１２のメモリセル３０は、図
１１のメモリセル１１に対応するものであり、第１と第
２のノードＮ１，Ｎ２上のデータを保持する高閾値電圧
の２個のインバータ３１，３２からなるフリップフロッ
プを有している。正相ビット線ＢＬとノードＮ１との間
には、ワード線ＷＬの電位で駆動される高閾値電圧の書
き込み用のＮチャネル型ＭＯＳトランジスタ（以下「Ｎ
ＭＯＳ」という。）３３が接続されている。逆相ビット
線ＢＬ／とノードＮ２との間には、ワード線ＷＬの電位
で駆動される高閾値電圧の書き込み用ＮＭＯＳ３４が接
続されている。
ＴＣＭＯＳ技術における図１１のメモリセル付近の構成
例を示す回路図である。図１２のメモリセル３０は、図
１１のメモリセル１１に対応するものであり、第１と第
２のノードＮ１，Ｎ２上のデータを保持する高閾値電圧
の２個のインバータ３１，３２からなるフリップフロッ
プを有している。正相ビット線ＢＬとノードＮ１との間
には、ワード線ＷＬの電位で駆動される高閾値電圧の書
き込み用のＮチャネル型ＭＯＳトランジスタ（以下「Ｎ
ＭＯＳ」という。）３３が接続されている。逆相ビット
線ＢＬ／とノードＮ２との間には、ワード線ＷＬの電位
で駆動される高閾値電圧の書き込み用ＮＭＯＳ３４が接
続されている。
【００１４】ビット線ＢＬとＢＬ／との間には、読み出
しの加速回路３５が接続されている。読み出しの加速回
路３５は、ビット線容量の放電を助長することで、読み
出し動作を加速する回路であり、ビット線ＢＬ，ＢＬ／
に接続された低閾値電圧の読み出し用ＮＭＯＳ３５ａ，
３５ｂと、ノードＮ１，Ｎ２の電位で駆動される低閾値
電圧のＮＭＯＳ３５ｃ，３５ｄとで構成されている。
しの加速回路３５が接続されている。読み出しの加速回
路３５は、ビット線容量の放電を助長することで、読み
出し動作を加速する回路であり、ビット線ＢＬ，ＢＬ／
に接続された低閾値電圧の読み出し用ＮＭＯＳ３５ａ，
３５ｂと、ノードＮ１，Ｎ２の電位で駆動される低閾値
電圧のＮＭＯＳ３５ｃ，３５ｄとで構成されている。
【００１５】高速化とは別にメモリセルアレイ１０の低
電力化を目的として、ビット線ＢＬとほぼ平行に仮想グ
ランド線ＶＧＮＤが配置されている。仮想グランド線Ｖ
ＧＮＤの一端は、高閾値電圧のＮＭＯＳ４１を介して、
接地電位ＧＮＤのノードに接続されている。ＮＭＯＳ４
１は、低閾値電圧の２入力ＮＯＲ回路４２で駆動され
る。加速回路３５の加速動作を、書き込みサイクルや非
選択ビット線について行うことは電力的に無駄であるの
で、リードイネーブル信号ＲＥ及びカラムセレクト信号
Ｙを入力するＮＯＲ回路４２を用いて、加速動作の必要
のない場合にＮＭＯＳ４１をオフ状態にして仮想グラン
ド線ＶＧＮＤをフローティング状態に制御し、無駄な電
力の増大を抑制している。
電力化を目的として、ビット線ＢＬとほぼ平行に仮想グ
ランド線ＶＧＮＤが配置されている。仮想グランド線Ｖ
ＧＮＤの一端は、高閾値電圧のＮＭＯＳ４１を介して、
接地電位ＧＮＤのノードに接続されている。ＮＭＯＳ４
１は、低閾値電圧の２入力ＮＯＲ回路４２で駆動され
る。加速回路３５の加速動作を、書き込みサイクルや非
選択ビット線について行うことは電力的に無駄であるの
で、リードイネーブル信号ＲＥ及びカラムセレクト信号
Ｙを入力するＮＯＲ回路４２を用いて、加速動作の必要
のない場合にＮＭＯＳ４１をオフ状態にして仮想グラン
ド線ＶＧＮＤをフローティング状態に制御し、無駄な電
力の増大を抑制している。
【００１６】次に、図１２のメモリセル３０の動作を説
明する。例えば、書き込み時には、ワード線ＷＬが
“Ｈ”レベルとなり、ＮＭＯＳ３３，３４がオンするこ
とで、ビット線ＢＬ，ＢＬ／対のデータがノードＮ１，
Ｎ２に保持される。この書き込み時において、リードイ
ネーブル信号ＲＥが“Ｈ”レベルとなり、ＮＯＲ回路４
２の出力が“Ｌ”レベルとなってＮＭＯＳ４１がオフし
ているため、書き込み動作に支障をきたさない。
明する。例えば、書き込み時には、ワード線ＷＬが
“Ｈ”レベルとなり、ＮＭＯＳ３３，３４がオンするこ
とで、ビット線ＢＬ，ＢＬ／対のデータがノードＮ１，
Ｎ２に保持される。この書き込み時において、リードイ
ネーブル信号ＲＥが“Ｈ”レベルとなり、ＮＯＲ回路４
２の出力が“Ｌ”レベルとなってＮＭＯＳ４１がオフし
ているため、書き込み動作に支障をきたさない。
【００１７】読み出し時には、リードイネーブル信号Ｒ
Ｅ及びカラムセレクト信号Ｙが“Ｌ”レベルとなり、Ｎ
ＯＲ回路４２の電圧が“Ｈ”レベルとなってＮＭＯＳ４
１がオンする。すると、仮想グランド線ＶＧＮＤがフロ
ーティング状態から接地電位ＧＮＤになる。次に、ワー
ド線ＷＬが“Ｈ”レベルとなり、ＮＭＯＳ３３，３４，
３５ａ，３５ｂがオンする。この際、ノードＮ１，Ｎ２
のいずれか一方は“Ｈ”レベルとなっているため、ＮＭ
ＯＳ３５ｃ，３５ｄのいずれか一方がオン状態となる。
Ｅ及びカラムセレクト信号Ｙが“Ｌ”レベルとなり、Ｎ
ＯＲ回路４２の電圧が“Ｈ”レベルとなってＮＭＯＳ４
１がオンする。すると、仮想グランド線ＶＧＮＤがフロ
ーティング状態から接地電位ＧＮＤになる。次に、ワー
ド線ＷＬが“Ｈ”レベルとなり、ＮＭＯＳ３３，３４，
３５ａ，３５ｂがオンする。この際、ノードＮ１，Ｎ２
のいずれか一方は“Ｈ”レベルとなっているため、ＮＭ
ＯＳ３５ｃ，３５ｄのいずれか一方がオン状態となる。
【００１８】例えば、ノードＮ１の“Ｈ”レベル、ノー
ドＮ２の“Ｌ”レベルを読み出す場合、ＮＭＯＳ３５ｄ
がオン状態、ＮＭＯＳ３５ｃがオフ状態となる。これに
より、読み出し動作は、インバータ３１又は３２による
ビット線駆動に加えて、さらに電流駆動能力の高い低閾
値電圧のＮＭＯＳ３５ａ〜３５ｄがビット線ＢＬ，ＢＬ
／を駆動するため、高速化を実現できる。即ち、ノード
Ｎ１の“Ｈ”レベル、ノードＮ２の“Ｌ”レベルを読み
出す場合、ＮＭＯＳ３５ｄがオン状態となっているの
で、ビット線ＢＬ／の電位が、ＮＭＯＳ３５ｂ，３５
ｄ，４１を介して接地電位ＧＮＤ側に引き下げられ、読
み出し動作が高速化される。
ドＮ２の“Ｌ”レベルを読み出す場合、ＮＭＯＳ３５ｄ
がオン状態、ＮＭＯＳ３５ｃがオフ状態となる。これに
より、読み出し動作は、インバータ３１又は３２による
ビット線駆動に加えて、さらに電流駆動能力の高い低閾
値電圧のＮＭＯＳ３５ａ〜３５ｄがビット線ＢＬ，ＢＬ
／を駆動するため、高速化を実現できる。即ち、ノード
Ｎ１の“Ｈ”レベル、ノードＮ２の“Ｌ”レベルを読み
出す場合、ＮＭＯＳ３５ｄがオン状態となっているの
で、ビット線ＢＬ／の電位が、ＮＭＯＳ３５ｂ，３５
ｄ，４１を介して接地電位ＧＮＤ側に引き下げられ、読
み出し動作が高速化される。
【００１９】又、スタンバイ時は、ＮＯＲ回路４２の出
力によって高閾値電圧のＮＭＯＳ４１がオフ状態とな
り、低閾値電圧のＮＭＯＳ３５ａ〜３５ｄのサブスレシ
ョルド電流によるリーク電流が遮断されるので、低消費
電力化を実現できる。
力によって高閾値電圧のＮＭＯＳ４１がオフ状態とな
り、低閾値電圧のＮＭＯＳ３５ａ〜３５ｄのサブスレシ
ョルド電流によるリーク電流が遮断されるので、低消費
電力化を実現できる。
【００２０】
【発明が解決しようとする課題】しかしながら、従来の
図１２のようなメモリセル３０では、次のような課題が
あった。読み出し時においては、ＮＭＯＳ４１がオン状
態になり、仮想グランド線ＶＧＮＤが接地電位ＧＮＤの
ノードに接続され、加速回路３５からの電荷が該ＮＭＯ
Ｓ４１を通して接地電位ＧＮＤ側に放電され、読み出し
動作が加速される。
図１２のようなメモリセル３０では、次のような課題が
あった。読み出し時においては、ＮＭＯＳ４１がオン状
態になり、仮想グランド線ＶＧＮＤが接地電位ＧＮＤの
ノードに接続され、加速回路３５からの電荷が該ＮＭＯ
Ｓ４１を通して接地電位ＧＮＤ側に放電され、読み出し
動作が加速される。
【００２１】この読み出し動作の後に行われる書き込み
動作では、ＮＭＯＳ４１がオフ状態となって仮想グラン
ド線ＶＧＮＤがフローティング状態になるが、この電位
は接地電位ＧＮＤに近い電位になっている。例えば、ノ
ードＮ１が“Ｈ”レベル、ノードＮ２が“Ｌ”レベルの
状態で、反転データを書き込む場合（即ち、ノードＮ１
に“Ｌ”レベル、ノードＮ２に“Ｈ”レベルを書き込む
場合）、ワード線ＷＬが“Ｈ”レベルに立ち上がると、
高閾値電圧のＮＭＯＳ３３，３４に対して低閾値電圧の
ＮＭＯＳ３５ａ，３５ｂの方が先にオン状態となり、次
に時間が少し遅れてＮＭＯＳ３３，３４がオン状態にな
る。
動作では、ＮＭＯＳ４１がオフ状態となって仮想グラン
ド線ＶＧＮＤがフローティング状態になるが、この電位
は接地電位ＧＮＤに近い電位になっている。例えば、ノ
ードＮ１が“Ｈ”レベル、ノードＮ２が“Ｌ”レベルの
状態で、反転データを書き込む場合（即ち、ノードＮ１
に“Ｌ”レベル、ノードＮ２に“Ｈ”レベルを書き込む
場合）、ワード線ＷＬが“Ｈ”レベルに立ち上がると、
高閾値電圧のＮＭＯＳ３３，３４に対して低閾値電圧の
ＮＭＯＳ３５ａ，３５ｂの方が先にオン状態となり、次
に時間が少し遅れてＮＭＯＳ３３，３４がオン状態にな
る。
【００２２】ＮＭＯＳ３５ａ，３５ｂが先にオン状態に
なると、ＮＭＯＳ３３のオフ状態によってノードＮ１が
“Ｈ”レベルのため、ＮＭＯＳ３５ｄがオン状態になっ
ている。このため、ビット線ＢＬ／の電位がＮＭＯＳ３
５ｂ，３５ｄを通して、接地電位ＧＮＤに近いフローテ
ィング状態の仮想グランド線ＶＧＮＤ側へ引き下げられ
る。この結果、その後ＮＭＯＳ３３，３４がオン状態に
なって、ビット線ＢＬ／の“Ｈ”レベルをノードＮ２へ
書き込む時に、書き込みにくくなり、反転データの書き
込みの動作速度が低下するという問題があった。
なると、ＮＭＯＳ３３のオフ状態によってノードＮ１が
“Ｈ”レベルのため、ＮＭＯＳ３５ｄがオン状態になっ
ている。このため、ビット線ＢＬ／の電位がＮＭＯＳ３
５ｂ，３５ｄを通して、接地電位ＧＮＤに近いフローテ
ィング状態の仮想グランド線ＶＧＮＤ側へ引き下げられ
る。この結果、その後ＮＭＯＳ３３，３４がオン状態に
なって、ビット線ＢＬ／の“Ｈ”レベルをノードＮ２へ
書き込む時に、書き込みにくくなり、反転データの書き
込みの動作速度が低下するという問題があった。
【００２３】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、半導体記憶装置にお
いて、ワード線と、第１及び第２のビット線を有し、ビ
ット線選択信号により選択されるビット線対と、電源線
と、メモリセルとを備えている。メモリセルは、第１と
第２のノ−ド上のデータを保持するデータ保持回路と、
前記第１のビット線と前記第１のノードとの間に接続さ
れ、前記ワ−ド線の電位で駆動される高閾値電圧の第１
のトランジスタと、前記第２のビット線と前記第２のノ
ードとの間に接続され、前記ワ−ド線の電位で駆動され
る高閾値電圧の第２のトランジスタと、前記第１のビッ
ト線と第３のノードとの間に接続された低閾値電圧の第
３のトランジスタと、前記第２のビット線と第４のノー
ドとの間に接続された低閾値電圧の第４のトランジスタ
と、前記第３のノードと前記電源線との間に接続され、
前記第２のノード上のデータで駆動される低閾値電圧の
第５のトランジスタと、前記第４のノードと前記電源線
との間に接続され、前記第１のノード上のデータで駆動
される低閾値電圧の第６のトランジスタとを有してい
る。
に、本発明のうちの第１の発明は、半導体記憶装置にお
いて、ワード線と、第１及び第２のビット線を有し、ビ
ット線選択信号により選択されるビット線対と、電源線
と、メモリセルとを備えている。メモリセルは、第１と
第２のノ−ド上のデータを保持するデータ保持回路と、
前記第１のビット線と前記第１のノードとの間に接続さ
れ、前記ワ−ド線の電位で駆動される高閾値電圧の第１
のトランジスタと、前記第２のビット線と前記第２のノ
ードとの間に接続され、前記ワ−ド線の電位で駆動され
る高閾値電圧の第２のトランジスタと、前記第１のビッ
ト線と第３のノードとの間に接続された低閾値電圧の第
３のトランジスタと、前記第２のビット線と第４のノー
ドとの間に接続された低閾値電圧の第４のトランジスタ
と、前記第３のノードと前記電源線との間に接続され、
前記第２のノード上のデータで駆動される低閾値電圧の
第５のトランジスタと、前記第４のノードと前記電源線
との間に接続され、前記第１のノード上のデータで駆動
される低閾値電圧の第６のトランジスタとを有してい
る。
【００２４】さらに、本第１の発明では、前記電源線と
一定電位の第５のノードとの間に接続され、書き込み時
にオフ状態、読み出し時にオン状態となる高閾値電圧の
第７のトランジスタと、論理回路とを備えている。論理
回路は、前記ワード線の電位及び読み出し制御信号に基
づき、あるいは前記ワード線の電位、前記読み出し制御
信号及び前記ビット線選択信号に基づき、前記書き込み
時に前記第３及び第４のトランジスタをオフ状態、前記
読み出し時に前記第３及び第４のトランジスタをオン状
態にする回路である。
一定電位の第５のノードとの間に接続され、書き込み時
にオフ状態、読み出し時にオン状態となる高閾値電圧の
第７のトランジスタと、論理回路とを備えている。論理
回路は、前記ワード線の電位及び読み出し制御信号に基
づき、あるいは前記ワード線の電位、前記読み出し制御
信号及び前記ビット線選択信号に基づき、前記書き込み
時に前記第３及び第４のトランジスタをオフ状態、前記
読み出し時に前記第３及び第４のトランジスタをオン状
態にする回路である。
【００２５】このような構成を採用したことにより、書
き込み時には、第７のトランジスタがオフ状態になって
電源線がフローティング状態になると共に、論理回路に
よって第３及び第４のトランジスタがオフ状態になる。
これにより、反転データの書き込みの際に、動作速度が
低下することがない。又、読み出し時において、第７の
トランジスタがオン状態になると共に、論理回路によっ
て第３及び第４のトランジスタがオン状態になり、第３
〜第６のトランジスタにより、読み出し動作が加速され
る。
き込み時には、第７のトランジスタがオフ状態になって
電源線がフローティング状態になると共に、論理回路に
よって第３及び第４のトランジスタがオフ状態になる。
これにより、反転データの書き込みの際に、動作速度が
低下することがない。又、読み出し時において、第７の
トランジスタがオン状態になると共に、論理回路によっ
て第３及び第４のトランジスタがオン状態になり、第３
〜第６のトランジスタにより、読み出し動作が加速され
る。
【００２６】第２の発明は、半導体記憶装置において、
ワード線と、第１及び第２のビット線を有し、ビット線
選択信号により選択されるビット線対と、仮想グランド
線と、メモリセルとを備えている。メモリセルは、第１
と第２のノ−ド上のデータを保持するフリップフロップ
と、前記第１のビット線と前記第１のノードとの間に接
続され、前記ワ−ド線の電位で駆動される高閾値電圧の
第１のトランジスタと、前記第２のビット線と前記第２
のノードとの間に接続され、前記ワ−ド線の電位で駆動
される高閾値電圧の第２のトランジスタと、前記第１の
ビット線と第３のノードとの間に接続された低閾値電圧
の第３のトランジスタと、前記第２のビット線と第４の
ノードとの間に接続された低閾値電圧の第４のトランジ
スタと、前記第３のノードと前記仮想グランド線との間
に接続され、前記第２のノード上のデータで駆動される
低閾値電圧の第５のトランジスタと、前記第４のノード
と前記仮想グランド線との間に接続され、前記第１のノ
ード上のデータで駆動される低閾値電圧の第６のトラン
ジスタとを有している。
ワード線と、第１及び第２のビット線を有し、ビット線
選択信号により選択されるビット線対と、仮想グランド
線と、メモリセルとを備えている。メモリセルは、第１
と第２のノ−ド上のデータを保持するフリップフロップ
と、前記第１のビット線と前記第１のノードとの間に接
続され、前記ワ−ド線の電位で駆動される高閾値電圧の
第１のトランジスタと、前記第２のビット線と前記第２
のノードとの間に接続され、前記ワ−ド線の電位で駆動
される高閾値電圧の第２のトランジスタと、前記第１の
ビット線と第３のノードとの間に接続された低閾値電圧
の第３のトランジスタと、前記第２のビット線と第４の
ノードとの間に接続された低閾値電圧の第４のトランジ
スタと、前記第３のノードと前記仮想グランド線との間
に接続され、前記第２のノード上のデータで駆動される
低閾値電圧の第５のトランジスタと、前記第４のノード
と前記仮想グランド線との間に接続され、前記第１のノ
ード上のデータで駆動される低閾値電圧の第６のトラン
ジスタとを有している。
【００２７】さらに、本第２の発明では、前記仮想グラ
ンド線と接地電位ノードとの間に接続された高閾値電圧
の第７のトランジスタと、前記ビット線選択信号及び読
み出し制御信号に基づき、書き込み時に前記第７のトラ
ンジスタをオフ状態、読み出し時に前記第７のトランジ
スタをオン状態にする第１の論理回路と、前記ワード線
の電位及び前記読み出し制御信号に基づき、前記書き込
み時に前記第３及び第４のトランジスタをオフ状態、前
記読み出し時に前記第３及び第４のトランジスタをオン
状態にする第２の論理回路とを備えている。
ンド線と接地電位ノードとの間に接続された高閾値電圧
の第７のトランジスタと、前記ビット線選択信号及び読
み出し制御信号に基づき、書き込み時に前記第７のトラ
ンジスタをオフ状態、読み出し時に前記第７のトランジ
スタをオン状態にする第１の論理回路と、前記ワード線
の電位及び前記読み出し制御信号に基づき、前記書き込
み時に前記第３及び第４のトランジスタをオフ状態、前
記読み出し時に前記第３及び第４のトランジスタをオン
状態にする第２の論理回路とを備えている。
【００２８】このような構成を採用したことにより、書
き込み時において、第１の論理回路によって第７のトラ
ンジスタがオフ状態になると共に、第２の論理回路によ
って第３及び第４のトランジスタがオフ状態になる。読
み出し時では、第１の論理回路によって第７のトランジ
スタがオン状態になると共に、第２の論理回路によって
第３及び第４のトランジスタがオン状態になる。
き込み時において、第１の論理回路によって第７のトラ
ンジスタがオフ状態になると共に、第２の論理回路によ
って第３及び第４のトランジスタがオフ状態になる。読
み出し時では、第１の論理回路によって第７のトランジ
スタがオン状態になると共に、第２の論理回路によって
第３及び第４のトランジスタがオン状態になる。
【００２９】第３の発明は、第２の発明の半導体記憶装
置において、前記フリップフロップ及び前記第１〜第６
のトランジスタを有するメモリセルと、前記第７のトラ
ンジスタと、前記第１の論理回路とは、ほぼ平行に配置
された前記ワード線及び前記第２の論理回路の出力線方
向に、複数個接続され、かつ、前記メモリセルと、前記
第２の論理回路とは、前記ワード線及び前記第２の論理
回路の出力線に対してほぼ直交する方向に配置された前
記ビット線対及び前記仮想グランド線方向に、複数個接
続されている。
置において、前記フリップフロップ及び前記第１〜第６
のトランジスタを有するメモリセルと、前記第７のトラ
ンジスタと、前記第１の論理回路とは、ほぼ平行に配置
された前記ワード線及び前記第２の論理回路の出力線方
向に、複数個接続され、かつ、前記メモリセルと、前記
第２の論理回路とは、前記ワード線及び前記第２の論理
回路の出力線に対してほぼ直交する方向に配置された前
記ビット線対及び前記仮想グランド線方向に、複数個接
続されている。
【００３０】第４の発明は、半導体記憶装置において、
ワード線と、第１及び第２のビット線を有し、ビット線
選択信号により選択されるビット線対と、仮想グランド
線と、メモリセルとを備えている。メモリセルは、第１
と第２のノ−ド上のデータを保持するフリップフロップ
と、前記第１のビット線と前記第１のノードとの間に接
続され、前記ワ−ド線の電位で駆動される高閾値電圧の
第１のトランジスタと、前記第２のビット線と前記第２
のノードとの間に接続され、前記ワ−ド線の電位で駆動
される高閾値電圧の第２のトランジスタと、前記第１の
ビット線と第３のノードとの間に接続された低閾値電圧
の第３のトランジスタと、前記第２のビット線と第４の
ノードとの間に接続された低閾値電圧の第４のトランジ
スタと、前記第３のノードと前記仮想グランド線との間
に接続され、前記第２のノード上のデータで駆動される
低閾値電圧の第５のトランジスタと、前記第４のノード
と前記仮想グランド線との間に接続され、前記第１のノ
ード上のデータで駆動される低閾値電圧の第６のトラン
ジスタとを有している。
ワード線と、第１及び第２のビット線を有し、ビット線
選択信号により選択されるビット線対と、仮想グランド
線と、メモリセルとを備えている。メモリセルは、第１
と第２のノ−ド上のデータを保持するフリップフロップ
と、前記第１のビット線と前記第１のノードとの間に接
続され、前記ワ−ド線の電位で駆動される高閾値電圧の
第１のトランジスタと、前記第２のビット線と前記第２
のノードとの間に接続され、前記ワ−ド線の電位で駆動
される高閾値電圧の第２のトランジスタと、前記第１の
ビット線と第３のノードとの間に接続された低閾値電圧
の第３のトランジスタと、前記第２のビット線と第４の
ノードとの間に接続された低閾値電圧の第４のトランジ
スタと、前記第３のノードと前記仮想グランド線との間
に接続され、前記第２のノード上のデータで駆動される
低閾値電圧の第５のトランジスタと、前記第４のノード
と前記仮想グランド線との間に接続され、前記第１のノ
ード上のデータで駆動される低閾値電圧の第６のトラン
ジスタとを有している。
【００３１】さらに、本第４の発明では、前記仮想グラ
ンド線と接地電位ノードとの間に接続された高閾値電圧
の第７のトランジスタと、前記ビット線選択信号及び読
み出し制御信号に基づき、書き込み時に前記第７のトラ
ンジスタをオフ状態、読み出し時に前記第７のトランジ
スタをオン状態にする第１の論理回路と、前記ワード線
の電位及び前記第１の論理回路の出力信号に基づき、前
記書き込み時に前記第３及び第４のトランジスタをオフ
状態、前記読み出し時に前記第３及び第４のトランジス
タをオン状態にする第２の論理回路とを備えている。
ンド線と接地電位ノードとの間に接続された高閾値電圧
の第７のトランジスタと、前記ビット線選択信号及び読
み出し制御信号に基づき、書き込み時に前記第７のトラ
ンジスタをオフ状態、読み出し時に前記第７のトランジ
スタをオン状態にする第１の論理回路と、前記ワード線
の電位及び前記第１の論理回路の出力信号に基づき、前
記書き込み時に前記第３及び第４のトランジスタをオフ
状態、前記読み出し時に前記第３及び第４のトランジス
タをオン状態にする第２の論理回路とを備えている。
【００３２】このような構成を採用したことにより、書
き込み時には、第１の論理回路によって第７のトランジ
スタがオフ状態になると共に、第２の論理回路によって
第３及び第４のトランジスタがオフ状態になる。又、読
み出し時において、第１の論理回路によって第７のトラ
ンジスタがオン状態になると共に、第２の論理回路によ
って第３及び第４のトランジスタがオン状態になる。
き込み時には、第１の論理回路によって第７のトランジ
スタがオフ状態になると共に、第２の論理回路によって
第３及び第４のトランジスタがオフ状態になる。又、読
み出し時において、第１の論理回路によって第７のトラ
ンジスタがオン状態になると共に、第２の論理回路によ
って第３及び第４のトランジスタがオン状態になる。
【００３３】第５の発明は、第４の発明の半導体記憶装
置において、前記フリップフロップ及び前記第１〜第６
のトランジスタを有するメモリセルと、前記第７のトラ
ンジスタと、前記第１及び第２の論理回路とは、前記ワ
ード線方向に、複数個接続され、かつ、前記メモリセル
と、前記第２の論理回路とは、前記ワード線に対してほ
ぼ直交する方向に配置された前記ビット線対、前記仮想
グランド線、及び前記第１の論理回路の出力線方向に、
複数個接続されている。
置において、前記フリップフロップ及び前記第１〜第６
のトランジスタを有するメモリセルと、前記第７のトラ
ンジスタと、前記第１及び第２の論理回路とは、前記ワ
ード線方向に、複数個接続され、かつ、前記メモリセル
と、前記第２の論理回路とは、前記ワード線に対してほ
ぼ直交する方向に配置された前記ビット線対、前記仮想
グランド線、及び前記第１の論理回路の出力線方向に、
複数個接続されている。
【００３４】第６の発明は、第１〜第５のいずれか１つ
の発明の半導体記憶装置において、前記第１〜第７のト
ランジスタは、ＦＥＴで構成されている。
の発明の半導体記憶装置において、前記第１〜第７のト
ランジスタは、ＦＥＴで構成されている。
【００３５】第７の発明は、制御信号に基づいて第１及
び第２のノードへのデータの読み出し及び書き込みを行
うメモリセルと、所定の前記メモリセルを選択するワー
ド線と、ビット線選択信号により選択されると共に、前
記第１のノードに前記データを与える第１のビット線と
前記第２のノードに前記データを与える第２のビット線
とからなるビット線対と、一端が一定電位のノードに接
続され、他端が電源線に接続されると共に、前記書き込
み時にオンするスイッチトランジスタとを備えた半導体
記憶装置において、前記メモリセル、及び前記第３、第
４のトランジスタを次のように構成している。
び第２のノードへのデータの読み出し及び書き込みを行
うメモリセルと、所定の前記メモリセルを選択するワー
ド線と、ビット線選択信号により選択されると共に、前
記第１のノードに前記データを与える第１のビット線と
前記第２のノードに前記データを与える第２のビット線
とからなるビット線対と、一端が一定電位のノードに接
続され、他端が電源線に接続されると共に、前記書き込
み時にオンするスイッチトランジスタとを備えた半導体
記憶装置において、前記メモリセル、及び前記第３、第
４のトランジスタを次のように構成している。
【００３６】即ち、前記メモリセルは、前記第１及び第
２のノードに与えられたデータを保持するデータ保持部
と、前記第１のビット線と前記第１のノードとに接続さ
れ、前記ワード線により制御される第１のトランジスタ
と、前記第２のビット線と前記第２のノードとに接続さ
れ、前記ワード線により制御される第２のトランジスタ
と、前記第１のビット線と第３のノードとに接続され、
前記第１及び第２のトランジスタのそれよりも低い閾値
電圧で動作する第３のトランジスタと、前記第２のビッ
ト線と第４のノードとに接続され、前記第１及び第２の
トランジスタのそれよりも低い閾値電圧で動作する第４
のトランジスタと、前記第３のノードと前記電源線とに
接続され、前記第１及び第２のトランジスタのそれより
も低い閾値電圧で動作すると共に前記第２のノードに与
えられたデータにより制御される第５のトランジスタ
と、前記第４のノードと前記電源線とに接続され、前記
第１及び第２のトランジスタのそれよりも低い閾値電圧
で動作すると共に前記第１のノードに与えられたデータ
により制御される第６のトランジスタとを有している。
さらに、前記第３及び第４のトランジスタは、前記ワー
ド線及び前記制御信号、あるいは前記ワード線、前記制
御信号及び前記ビット線選択信号が入力された論理回路
の出力信号に基づいて前記読み出し時にオンされるよう
構成されている。
２のノードに与えられたデータを保持するデータ保持部
と、前記第１のビット線と前記第１のノードとに接続さ
れ、前記ワード線により制御される第１のトランジスタ
と、前記第２のビット線と前記第２のノードとに接続さ
れ、前記ワード線により制御される第２のトランジスタ
と、前記第１のビット線と第３のノードとに接続され、
前記第１及び第２のトランジスタのそれよりも低い閾値
電圧で動作する第３のトランジスタと、前記第２のビッ
ト線と第４のノードとに接続され、前記第１及び第２の
トランジスタのそれよりも低い閾値電圧で動作する第４
のトランジスタと、前記第３のノードと前記電源線とに
接続され、前記第１及び第２のトランジスタのそれより
も低い閾値電圧で動作すると共に前記第２のノードに与
えられたデータにより制御される第５のトランジスタ
と、前記第４のノードと前記電源線とに接続され、前記
第１及び第２のトランジスタのそれよりも低い閾値電圧
で動作すると共に前記第１のノードに与えられたデータ
により制御される第６のトランジスタとを有している。
さらに、前記第３及び第４のトランジスタは、前記ワー
ド線及び前記制御信号、あるいは前記ワード線、前記制
御信号及び前記ビット線選択信号が入力された論理回路
の出力信号に基づいて前記読み出し時にオンされるよう
構成されている。
【００３７】第８の発明は、第７の発明の半導体記憶装
置において、前記トランジスタは、ＦＥＴで構成されて
いる。このように、第７及び第８の発明の構成を採用し
たことにより、第１の発明とほぼ同様に動作する
置において、前記トランジスタは、ＦＥＴで構成されて
いる。このように、第７及び第８の発明の構成を採用し
たことにより、第１の発明とほぼ同様に動作する
【００３８】第９の発明は、制御信号に基づいて第１及
び第２のノードへのデータの読み出し及び書き込みを行
うメモリセルと、所定の前記メモリセルを選択するワー
ド線と、ビット線選択信号により選択され、前記第１の
ノードに前記データを与える第１のビット線と前記第２
のノードに前記データを与える第２のビット線とからな
るビット線対と、一端が接地電位のノードに接続され、
他端が電源線に接続されると共に、前記書き込み時に前
記制御信号と前記ビット線選択信号とが入力された第１
の論理回路の出力信号に基づきオフされ、前記電源線を
電気的にフローティング状態の仮想グランド線とするス
イッチトランジスタとを備えた半導体記憶装置におい
て、前記メモリセル、及び前記第３、第４のトランジス
タを次のように構成している。
び第２のノードへのデータの読み出し及び書き込みを行
うメモリセルと、所定の前記メモリセルを選択するワー
ド線と、ビット線選択信号により選択され、前記第１の
ノードに前記データを与える第１のビット線と前記第２
のノードに前記データを与える第２のビット線とからな
るビット線対と、一端が接地電位のノードに接続され、
他端が電源線に接続されると共に、前記書き込み時に前
記制御信号と前記ビット線選択信号とが入力された第１
の論理回路の出力信号に基づきオフされ、前記電源線を
電気的にフローティング状態の仮想グランド線とするス
イッチトランジスタとを備えた半導体記憶装置におい
て、前記メモリセル、及び前記第３、第４のトランジス
タを次のように構成している。
【００３９】即ち、前記メモリセルは、前記第１及び第
２のノードに与えられたデータを保持するフリップフロ
ップと、前記第１のビット線と前記第１のノードとに接
続され、前記ワード線により制御される第１のトランジ
スタと、前記第２のビット線と前記第２のノードとに接
続され、前記ワード線により制御される第２のトランジ
スタと、前記第１のビット線と第３のノードとに接続さ
れ、前記第１及び第２のトランジスタのそれよりも低い
閾値電圧で動作する第３のトランジスタと、前記第２の
ビット線と第４のノードとに接続され、前記第１及び第
２のトランジスタのそれよりも低い閾値電圧で動作する
第４のトランジスタと、前記第３のノードと前記電源線
とに接続され、前記第１及び第２のトランジスタのそれ
よりも低い閾値電圧で動作すると共に前記第２のノード
に与えられたデータにより制御される第５のトランジス
タと、前記第４のノードと前記電源線とに接続され、前
記第１及び第２のトランジスタのそれよりも低い閾値電
圧で動作すると共に前記第１のノードに与えられたデー
タにより制御される第６のトランジスタとを有してい
る。さらに、前記第３及び第４のトランジスタは、前記
ワード線及び前記制御信号が入力された第２の論理回路
の出力信号に基づき、前記読み出し時にオンされるよう
構成されている。
２のノードに与えられたデータを保持するフリップフロ
ップと、前記第１のビット線と前記第１のノードとに接
続され、前記ワード線により制御される第１のトランジ
スタと、前記第２のビット線と前記第２のノードとに接
続され、前記ワード線により制御される第２のトランジ
スタと、前記第１のビット線と第３のノードとに接続さ
れ、前記第１及び第２のトランジスタのそれよりも低い
閾値電圧で動作する第３のトランジスタと、前記第２の
ビット線と第４のノードとに接続され、前記第１及び第
２のトランジスタのそれよりも低い閾値電圧で動作する
第４のトランジスタと、前記第３のノードと前記電源線
とに接続され、前記第１及び第２のトランジスタのそれ
よりも低い閾値電圧で動作すると共に前記第２のノード
に与えられたデータにより制御される第５のトランジス
タと、前記第４のノードと前記電源線とに接続され、前
記第１及び第２のトランジスタのそれよりも低い閾値電
圧で動作すると共に前記第１のノードに与えられたデー
タにより制御される第６のトランジスタとを有してい
る。さらに、前記第３及び第４のトランジスタは、前記
ワード線及び前記制御信号が入力された第２の論理回路
の出力信号に基づき、前記読み出し時にオンされるよう
構成されている。
【００４０】このような構成を採用したことにより、第
２の発明とほぼ同様に動作する。第１０の発明は、第９
の発明の半導体記憶装置において、隣接する前記メモリ
セルは、１つの前記仮想グランド線を共有している。
２の発明とほぼ同様に動作する。第１０の発明は、第９
の発明の半導体記憶装置において、隣接する前記メモリ
セルは、１つの前記仮想グランド線を共有している。
【００４１】第１１の発明は、第１０の発明の半導体記
憶装置において、隣接する前記メモリセルは、さらに１
つの前記ビット線対を共有している。
憶装置において、隣接する前記メモリセルは、さらに１
つの前記ビット線対を共有している。
【００４２】第１２の発明は、第９の発明の半導体記憶
装置において、前記トランジスタは、ＦＥＴで構成され
ている。
装置において、前記トランジスタは、ＦＥＴで構成され
ている。
【００４３】第１３の発明は、第９の発明の第３及び第
４のトランジスタを、前記ワード線及び前記第１の論理
回路の出力信号が入力された第３の論理回路の出力信号
に基づき、前記読み出し時にオンされるよう構成してい
る。これにより、第４の発明とほぼ同様に動作する。
４のトランジスタを、前記ワード線及び前記第１の論理
回路の出力信号が入力された第３の論理回路の出力信号
に基づき、前記読み出し時にオンされるよう構成してい
る。これにより、第４の発明とほぼ同様に動作する。
【００４４】第１４の発明は、第１３の発明の半導体記
憶装置において、隣接する前記メモリセルは、１つの前
記仮想グランド線を共有している。
憶装置において、隣接する前記メモリセルは、１つの前
記仮想グランド線を共有している。
【００４５】第１５の発明は、第１４の発明の半導体記
憶装置において、隣接する前記メモリセルは、さらに１
つの前記ビット線対を共有している。
憶装置において、隣接する前記メモリセルは、さらに１
つの前記ビット線対を共有している。
【００４６】第１６の発明は、第１３の発明の半導体記
憶装置において、前記トランジスタは、ＦＥＴで構成さ
れている。
憶装置において、前記トランジスタは、ＦＥＴで構成さ
れている。
【００４７】
【発明の実施の形態】（第１の実施形態）
（１）構成
図２は、本発明の第１の実施形態の半導体記憶装置（例
えば、ＳＲＡＭ）におけるメモリセルアレイの要部の部
分回路図である。
えば、ＳＲＡＭ）におけるメモリセルアレイの要部の部
分回路図である。
【００４８】このメモリセルアレイは、比較的小さな記
憶容量（例えば、１２８Ｋビット程度）に適しており、
例えば、図１０のロウアドレスデコーダ２１に接続され
て平行に配置された複数のワード線ＷＬ１，ＷＬ２，…
を有している。複数のワード線ＷＬ１，ＷＬ２，…に対
してほぼ直交する方向には、第１のビット線（例えば、
正相ビット線）ＢＬ１，ＢＬ２，…及び第２のビット線
（例えば、逆相ビット線）ＢＬ１／，ＢＬ２／，…から
なる複数のビット線対ＢＬ１・ＢＬ１／，ＢＬ２・ＢＬ
２／，…がほぼ平行に配置され、これらの一端が例えば
図１０の入出力回路２２に接続されている。各ビット線
ＢＬ１，ＢＬ２，…の近傍には、これとほぼ平行に電源
線（例えば、仮想グランド線）ＶＧＮＤ１，ＶＧＮＤ
２，…が配置されている。又、各ワード線ＷＬ１，ＷＬ
２，…に対し所定距離隔てて、これとほぼ平行に出力線
Ｌ６４−１，Ｌ６４−２，…が配置されている。各ビッ
ト線ＢＬ１，ＢＬ１／，ＢＬ２，ＢＬ２／，…の他端
は、例えば、プルアップ用トランジスタを介して電源電
圧ＶＤＤ（例えば、１Ｖ程度）のノードに接続されてい
る。
憶容量（例えば、１２８Ｋビット程度）に適しており、
例えば、図１０のロウアドレスデコーダ２１に接続され
て平行に配置された複数のワード線ＷＬ１，ＷＬ２，…
を有している。複数のワード線ＷＬ１，ＷＬ２，…に対
してほぼ直交する方向には、第１のビット線（例えば、
正相ビット線）ＢＬ１，ＢＬ２，…及び第２のビット線
（例えば、逆相ビット線）ＢＬ１／，ＢＬ２／，…から
なる複数のビット線対ＢＬ１・ＢＬ１／，ＢＬ２・ＢＬ
２／，…がほぼ平行に配置され、これらの一端が例えば
図１０の入出力回路２２に接続されている。各ビット線
ＢＬ１，ＢＬ２，…の近傍には、これとほぼ平行に電源
線（例えば、仮想グランド線）ＶＧＮＤ１，ＶＧＮＤ
２，…が配置されている。又、各ワード線ＷＬ１，ＷＬ
２，…に対し所定距離隔てて、これとほぼ平行に出力線
Ｌ６４−１，Ｌ６４−２，…が配置されている。各ビッ
ト線ＢＬ１，ＢＬ１／，ＢＬ２，ＢＬ２／，…の他端
は、例えば、プルアップ用トランジスタを介して電源電
圧ＶＤＤ（例えば、１Ｖ程度）のノードに接続されてい
る。
【００４９】ワード線Ｗ１，ＷＬ２，…及び出力線Ｌ６
４−１，Ｌ６４−２，…と、ビット線対ＢＬ１・ＢＬ１
／，ＢＬ２・ＢＬ２／，…及び仮想グランド線ＶＧＮＤ
１，ＶＧＮＤ２，…との交差箇所には、データ格納用の
メモリセル５０−１１，５０−１２，５０−２１，５０
−２２，…が接続され、これらがマトリクス状に配置さ
れている。各仮想グランド線ＶＧＮＤ１，ＶＧＮＤ２，
…の一端は、スイッチトランジスタである高閾値電圧の
第７のトランジスタ（例えば、ＦＥＴの一つであるＮＭ
ＯＳ）６１−１，６１−２，…を介して、一定電位の第
５のノード（例えば、接地電位ＧＮＤのノード）にそれ
ぞれ接続されている。各ＮＭＯＳ６１−１，６１−２
…のゲートには、第１の論理回路（例えば、低閾値電圧
の２入力ＮＯＲ回路）６２−１，６２−２，…の出力端
子が接続されている。
４−１，Ｌ６４−２，…と、ビット線対ＢＬ１・ＢＬ１
／，ＢＬ２・ＢＬ２／，…及び仮想グランド線ＶＧＮＤ
１，ＶＧＮＤ２，…との交差箇所には、データ格納用の
メモリセル５０−１１，５０−１２，５０−２１，５０
−２２，…が接続され、これらがマトリクス状に配置さ
れている。各仮想グランド線ＶＧＮＤ１，ＶＧＮＤ２，
…の一端は、スイッチトランジスタである高閾値電圧の
第７のトランジスタ（例えば、ＦＥＴの一つであるＮＭ
ＯＳ）６１−１，６１−２，…を介して、一定電位の第
５のノード（例えば、接地電位ＧＮＤのノード）にそれ
ぞれ接続されている。各ＮＭＯＳ６１−１，６１−２
…のゲートには、第１の論理回路（例えば、低閾値電圧
の２入力ＮＯＲ回路）６２−１，６２−２，…の出力端
子が接続されている。
【００５０】各ＮＯＲ回路６２−１，６２−２，…は、
例えば、図１０の入出力回路２２内のカラムアドレスデ
コーダから出力されるビット線選択信号であるカラムセ
レクト信号Ｙ１，Ｙ２，…と、読み出し制御信号である
リードイネーブル信号ＲＥとを入力し、これらが共にア
クティブ（“Ｌ”レベル）となる読み出し時に、“Ｈ”
レベルの信号を出力して各ＮＭＯＳ６１−１，６１−
２，…をオン状態にし、リードイネーブル信号ＲＥが
“Ｈ”レベルとなる書き込み時に、“Ｌ”レベルの信号
を出力して各ＮＭＯＳ６１−１，６１−２，…をオフ状
態にする機能を有している。ＮＭＯＳ６１−１の近傍に
は、リードイネーブル信号ＲＥを反転するインバータ６
３の入力端子が設けられている。インバータ６３の出力
端子には、出力線Ｌ６３が接続されている。出力線Ｌ６
３は、仮想グランド線ＶＧＮＤ１の近傍に、これとほぼ
平行に配置されている。
例えば、図１０の入出力回路２２内のカラムアドレスデ
コーダから出力されるビット線選択信号であるカラムセ
レクト信号Ｙ１，Ｙ２，…と、読み出し制御信号である
リードイネーブル信号ＲＥとを入力し、これらが共にア
クティブ（“Ｌ”レベル）となる読み出し時に、“Ｈ”
レベルの信号を出力して各ＮＭＯＳ６１−１，６１−
２，…をオン状態にし、リードイネーブル信号ＲＥが
“Ｈ”レベルとなる書き込み時に、“Ｌ”レベルの信号
を出力して各ＮＭＯＳ６１−１，６１−２，…をオフ状
態にする機能を有している。ＮＭＯＳ６１−１の近傍に
は、リードイネーブル信号ＲＥを反転するインバータ６
３の入力端子が設けられている。インバータ６３の出力
端子には、出力線Ｌ６３が接続されている。出力線Ｌ６
３は、仮想グランド線ＶＧＮＤ１の近傍に、これとほぼ
平行に配置されている。
【００５１】出力線Ｌ６３とワード線ＷＬ１，ＷＬ２，
…との交差箇所には、第２の論理回路（例えば、２入力
ＡＮＤ回路）６４−１，６４−２，…が接続されてい
る。各ＡＮＤ回路６４−１，６４−２，…は、ワード線
ＷＬ１，ＷＬ２，…の電位と、リードイネーブル信号Ｒ
Ｅの反転信号とを入力し、該ワード線ＷＬ１，ＷＬ２，
…が“Ｈ”レベル及びリードイネーブル信号ＲＥの反転
信号が“Ｈ”レベルとなる読み出し時に、出力線Ｌ６４
−１，Ｌ６４−２，…を“Ｈ”レベルにし、該ワード線
ＷＬ１，ＷＬ２，…が“Ｈ”レベル及びリードイネーブ
ル信号ＲＥの反転信号が“Ｌ”レベルの書き込み時に、
出力線Ｌ６４−１，Ｌ６４−２，…を“Ｌ”レベルにす
る機能を有している。
…との交差箇所には、第２の論理回路（例えば、２入力
ＡＮＤ回路）６４−１，６４−２，…が接続されてい
る。各ＡＮＤ回路６４−１，６４−２，…は、ワード線
ＷＬ１，ＷＬ２，…の電位と、リードイネーブル信号Ｒ
Ｅの反転信号とを入力し、該ワード線ＷＬ１，ＷＬ２，
…が“Ｈ”レベル及びリードイネーブル信号ＲＥの反転
信号が“Ｈ”レベルとなる読み出し時に、出力線Ｌ６４
−１，Ｌ６４−２，…を“Ｈ”レベルにし、該ワード線
ＷＬ１，ＷＬ２，…が“Ｈ”レベル及びリードイネーブ
ル信号ＲＥの反転信号が“Ｌ”レベルの書き込み時に、
出力線Ｌ６４−１，Ｌ６４−２，…を“Ｌ”レベルにす
る機能を有している。
【００５２】図１は、本発明の第１の実施形態を示す図
２のメモリセル５０−２１付近の回路図である。メモリ
セル５０−２１は、第１のノードＮ１１及び第２のノー
ドＮ１２上のデータを保持するためのデータ保持部であ
る高閾値電圧のデータ保持回路（例えば、２つのインバ
ータ５１，５２が逆並列接続されて構成されたフリップ
フロップ）を有している。ノードＮ１１とビット線ＢＬ
１との間には、ワード線ＷＬ２の電位で駆動される高閾
値電圧の第１のトランジスタ（例えば、ＦＥＴの一つで
あるＮＭＯＳ）５３が接続されている。ＮＭＯＳ５３
は、このゲートがワード線ＷＬ２に接続され、該ワード
線ＷＬ２の“Ｈ”レベルによってオン状態となるトラン
ジスタである。ノードＮ１２とビット線ＢＬ１／との間
には、ワード線ＷＬ２の電位で駆動される高閾値電圧の
第２のトランジスタ（例えば、ＦＥＴの一つであるＮＭ
ＯＳ）５４が接続されている。ＮＭＯＳ５４は、このゲ
ートがワード線ＷＬ２に接続され、該ワード線ＷＬ２の
“Ｈ”レベルによってオン状態となるトランジスタであ
る。ノードＮ１１，Ｎ１２には、読み出し速度を加速す
るための加速回路５５が接続されている。
２のメモリセル５０−２１付近の回路図である。メモリ
セル５０−２１は、第１のノードＮ１１及び第２のノー
ドＮ１２上のデータを保持するためのデータ保持部であ
る高閾値電圧のデータ保持回路（例えば、２つのインバ
ータ５１，５２が逆並列接続されて構成されたフリップ
フロップ）を有している。ノードＮ１１とビット線ＢＬ
１との間には、ワード線ＷＬ２の電位で駆動される高閾
値電圧の第１のトランジスタ（例えば、ＦＥＴの一つで
あるＮＭＯＳ）５３が接続されている。ＮＭＯＳ５３
は、このゲートがワード線ＷＬ２に接続され、該ワード
線ＷＬ２の“Ｈ”レベルによってオン状態となるトラン
ジスタである。ノードＮ１２とビット線ＢＬ１／との間
には、ワード線ＷＬ２の電位で駆動される高閾値電圧の
第２のトランジスタ（例えば、ＦＥＴの一つであるＮＭ
ＯＳ）５４が接続されている。ＮＭＯＳ５４は、このゲ
ートがワード線ＷＬ２に接続され、該ワード線ＷＬ２の
“Ｈ”レベルによってオン状態となるトランジスタであ
る。ノードＮ１１，Ｎ１２には、読み出し速度を加速す
るための加速回路５５が接続されている。
【００５３】加速回路５５は、ビット線ＢＬ１と第３の
ノードＮ１３との間に接続され、ＡＮＤ回路６４−２の
出力線Ｌ６４−２の電位で駆動される低閾値電圧の第３
のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯ
Ｓ）５５ａと、ビット線ＢＬ１／と第４のノードＮ１４
との間に接続され、出力線Ｌ６４−２の電位で駆動され
る低閾値電圧の第４のトランジスタ（例えば、ＦＥＴの
一つであるＮＭＯＳ）５５ｂと、ノードＮ１３と仮想グ
ランド線ＶＧＮＤ１との間に接続され、ノードＮ１２の
電位で駆動される低閾値電圧の第５のトランジスタ（例
えば、ＦＥＴの一つであるＮＭＯＳ）５５ｃと、ノード
Ｎ１４と仮想グランド線ＶＧＮＤ１との間に接続され、
ノードＮ１１の電位で駆動される低閾値電圧の第６のト
ランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）５
５ｄとで構成されている。
ノードＮ１３との間に接続され、ＡＮＤ回路６４−２の
出力線Ｌ６４−２の電位で駆動される低閾値電圧の第３
のトランジスタ（例えば、ＦＥＴの一つであるＮＭＯ
Ｓ）５５ａと、ビット線ＢＬ１／と第４のノードＮ１４
との間に接続され、出力線Ｌ６４−２の電位で駆動され
る低閾値電圧の第４のトランジスタ（例えば、ＦＥＴの
一つであるＮＭＯＳ）５５ｂと、ノードＮ１３と仮想グ
ランド線ＶＧＮＤ１との間に接続され、ノードＮ１２の
電位で駆動される低閾値電圧の第５のトランジスタ（例
えば、ＦＥＴの一つであるＮＭＯＳ）５５ｃと、ノード
Ｎ１４と仮想グランド線ＶＧＮＤ１との間に接続され、
ノードＮ１１の電位で駆動される低閾値電圧の第６のト
ランジスタ（例えば、ＦＥＴの一つであるＮＭＯＳ）５
５ｄとで構成されている。
【００５４】このような構成のメモリセル５０−２１
は、リードイネーブル信号ＲＥが“Ｌ”レベルの時に読
み出し動作が行われる。図２の他のメモリセル５０−１
１，…も同様の構成である。
は、リードイネーブル信号ＲＥが“Ｌ”レベルの時に読
み出し動作が行われる。図２の他のメモリセル５０−１
１，…も同様の構成である。
【００５５】図３は、図１中のメモリセル５０−２１の
要部の構成例を示す回路図である。このメモリセル５０
−２１は、例えば、ＣＭＯＳで構成されている。フリッ
プフロップを構成するインバータ５１，５２のうち、一
方のインバータ５１は、電源電圧ＶＤＤのノードとノー
ドＮ１１との間に接続されたＰチャネル型ＭＯＳトラン
ジスタ（以下「ＰＭＯＳ」という）５１ａと、ノードＮ
１１と接地電位ＧＮＤのノードとの間に接続されたＮＭ
ＯＳ５１ｂとで構成されている。他方のインバータ５２
は、電源電圧ＶＤＤのノードとノードＮ１２との間に接
続されたＰＭＯＳ５２ａと、ノードＮ１２と接地電位Ｇ
ＮＤのノードとの間に接続されたＮＭＯＳ５２ｂとで構
成されている。ＰＭＯＳ５１ａのゲート及びＮＭＯＳ５
１ｂのゲートは、ノードＮ１２に接続されている。ＰＭ
ＯＳ５２ａのゲート及びＮＭＯＳ５２ｂのゲートは、ノ
ードＮ１１に接続されている。このノードＮ１１が図１
のＮＭＯＳ５５ｄのゲートに接続され、ノードＮ１２が
図１のＮＮＯＳ５５ｃのゲートに接続されている。
要部の構成例を示す回路図である。このメモリセル５０
−２１は、例えば、ＣＭＯＳで構成されている。フリッ
プフロップを構成するインバータ５１，５２のうち、一
方のインバータ５１は、電源電圧ＶＤＤのノードとノー
ドＮ１１との間に接続されたＰチャネル型ＭＯＳトラン
ジスタ（以下「ＰＭＯＳ」という）５１ａと、ノードＮ
１１と接地電位ＧＮＤのノードとの間に接続されたＮＭ
ＯＳ５１ｂとで構成されている。他方のインバータ５２
は、電源電圧ＶＤＤのノードとノードＮ１２との間に接
続されたＰＭＯＳ５２ａと、ノードＮ１２と接地電位Ｇ
ＮＤのノードとの間に接続されたＮＭＯＳ５２ｂとで構
成されている。ＰＭＯＳ５１ａのゲート及びＮＭＯＳ５
１ｂのゲートは、ノードＮ１２に接続されている。ＰＭ
ＯＳ５２ａのゲート及びＮＭＯＳ５２ｂのゲートは、ノ
ードＮ１１に接続されている。このノードＮ１１が図１
のＮＭＯＳ５５ｄのゲートに接続され、ノードＮ１２が
図１のＮＮＯＳ５５ｃのゲートに接続されている。
【００５６】図４は、図１中のＡＮＤ回路６４−２の構
成例を示す回路図である。このＡＮＤ回路６２−２は、
出力線Ｌ６３にゲートが接続されたＮＭＯＳ６４ａ及び
ＰＭＯＳ６４ｃと、ワード線ＷＬ２にゲートが接続され
たＮＭＯＳ６４ｂ及びＰＭＯＳ６４ｄを有している。Ｎ
ＭＯＳ６４ａ及び６４ｂは、接地電位ＧＮＤのノードに
直列に接続され、このＮＭＯＳ６４ｂのドレインと電源
電圧ＶＤＤのノードとの間に、ＰＭＯＳ６４ｃ及び６４
ｄが並列に接続されている。ＮＭＯＳ６４ｂのドレイン
及びＰＭＯＳ６４ｃ，６４ｄのソースとの接続点には、
ＮＭＯＳ６４ｅのゲート及びＰＭＯＳ６４ｆのゲートが
接続されている。ＮＭＯＳ６４ｅ及びＰＭＯＳ６４ｆ
は、接地電位ＧＮＤのノードと電源電圧ＶＤＤのノード
との間に直列に接続され、このＮＭＯＳ６４ｅのドレイ
ン及びＰＭＯＳ６４ｆのドレインの接続点に、出力線Ｌ
６４−２が接続されている。
成例を示す回路図である。このＡＮＤ回路６２−２は、
出力線Ｌ６３にゲートが接続されたＮＭＯＳ６４ａ及び
ＰＭＯＳ６４ｃと、ワード線ＷＬ２にゲートが接続され
たＮＭＯＳ６４ｂ及びＰＭＯＳ６４ｄを有している。Ｎ
ＭＯＳ６４ａ及び６４ｂは、接地電位ＧＮＤのノードに
直列に接続され、このＮＭＯＳ６４ｂのドレインと電源
電圧ＶＤＤのノードとの間に、ＰＭＯＳ６４ｃ及び６４
ｄが並列に接続されている。ＮＭＯＳ６４ｂのドレイン
及びＰＭＯＳ６４ｃ，６４ｄのソースとの接続点には、
ＮＭＯＳ６４ｅのゲート及びＰＭＯＳ６４ｆのゲートが
接続されている。ＮＭＯＳ６４ｅ及びＰＭＯＳ６４ｆ
は、接地電位ＧＮＤのノードと電源電圧ＶＤＤのノード
との間に直列に接続され、このＮＭＯＳ６４ｅのドレイ
ン及びＰＭＯＳ６４ｆのドレインの接続点に、出力線Ｌ
６４−２が接続されている。
【００５７】（２） メモリセル付近のレイアウト例
図５は、図１中のメモリセル５０−２１のレイアウト例
を示す概略の平面図である。この図５では、例えば、
０．２５μｍデザインルールを用いてメモリセル５０−
２１がレイアウトされている。インバータ５１，５２
は、図３に示すようなＣＭＯＳで構成されている。ビッ
ト線ＢＬ１とＢＬ１／は、縦方向にほぼ平行に、３層目
メタル配線（３Ｍ）で形成されている。ビット線ＢＬ１
／の近傍には、これとほぼ平行の縦方向に、仮想グラン
ド線ＶＧＮＤ１が３層目メタル配線（３Ｍ）で形成され
ている。下側の横方向にワード線ＷＬ２が形成され、上
側の横方向に出力線Ｌ６４−２が形成されている。ほぼ
中央の横方向には、電源電圧ＶＤＤのノードが２層目メ
タル配線（２Ｍ）で形成されている。この下側の横方向
には、接地電位ＧＮＤのノードが２層目メタル配線（２
Ｍ）で形成されている。
を示す概略の平面図である。この図５では、例えば、
０．２５μｍデザインルールを用いてメモリセル５０−
２１がレイアウトされている。インバータ５１，５２
は、図３に示すようなＣＭＯＳで構成されている。ビッ
ト線ＢＬ１とＢＬ１／は、縦方向にほぼ平行に、３層目
メタル配線（３Ｍ）で形成されている。ビット線ＢＬ１
／の近傍には、これとほぼ平行の縦方向に、仮想グラン
ド線ＶＧＮＤ１が３層目メタル配線（３Ｍ）で形成され
ている。下側の横方向にワード線ＷＬ２が形成され、上
側の横方向に出力線Ｌ６４−２が形成されている。ほぼ
中央の横方向には、電源電圧ＶＤＤのノードが２層目メ
タル配線（２Ｍ）で形成されている。この下側の横方向
には、接地電位ＧＮＤのノードが２層目メタル配線（２
Ｍ）で形成されている。
【００５８】各ＭＯＳトランジスタは、ゲートと、この
両側のソース及びドレインとで、形成されている。ほぼ
中央の右側にインバータ５１が形成され、この左側にイ
ンバータ５２が形成されている。インバータ５１の下側
にＮＭＯＳ５４が形成され、インバータ５２の下側にＮ
ＭＯＳ５３が形成されている。インバータ５１，５２の
左上にＮＭＯＳ５５ａ及び５５ｃが、右上にＮＭＯＳ５
５ｂ及び５５ｄが、それぞれ形成されている。
両側のソース及びドレインとで、形成されている。ほぼ
中央の右側にインバータ５１が形成され、この左側にイ
ンバータ５２が形成されている。インバータ５１の下側
にＮＭＯＳ５４が形成され、インバータ５２の下側にＮ
ＭＯＳ５３が形成されている。インバータ５１，５２の
左上にＮＭＯＳ５５ａ及び５５ｃが、右上にＮＭＯＳ５
５ｂ及び５５ｄが、それぞれ形成されている。
【００５９】加速回路５５が付加されているＳＲＡＭで
は、例えば、インバータ５１，５２及びＮＭＯＳ５３，
５４からなる、加速回路を有しない通常のメモリセルに
対して、加速回路５５を構成するＭＯＳトランジスタの
占有面積分だけメモリセルサイズが増大してしまう。本
実施形態では、図５のようなレイアウトとすることで、
さらにメモリセルサイズを増大させることなく、加速回
路５５を有したＳＲＡＭに新たな仮想グランド線ＶＧＮ
Ｄ１及び出力線Ｓ６４−２を設けることが可能である。
は、例えば、インバータ５１，５２及びＮＭＯＳ５３，
５４からなる、加速回路を有しない通常のメモリセルに
対して、加速回路５５を構成するＭＯＳトランジスタの
占有面積分だけメモリセルサイズが増大してしまう。本
実施形態では、図５のようなレイアウトとすることで、
さらにメモリセルサイズを増大させることなく、加速回
路５５を有したＳＲＡＭに新たな仮想グランド線ＶＧＮ
Ｄ１及び出力線Ｓ６４−２を設けることが可能である。
【００６０】図６（ａ）、（ｂ）は図４のＡＮＤ回路６
４−２のレイアウト例を示す概略の図であり、同図
（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＡ−Ｂ
線断面図である。
４−２のレイアウト例を示す概略の図であり、同図
（ａ）は平面図、及び同図（ｂ）は同図（ａ）のＡ−Ｂ
線断面図である。
【００６１】半導体基板７０内にはＮウェル７１が形成
され、このＮウェル７１内にＰＭＯＳ６４ｃ，６４ｄ，
６４ｆが形成されている。Ｎウェル７１の左側の半導体
基板７０内には、ＮＭＯＳ６４ａ及び６４ｂが形成さ
れ、さらに該Ｎウェル７１の右側の半導体基板７０内
に、ＮＭＯＳ６４ｅが形成されている。ワード線ＷＬ２
は、１層目メタル配線（1st Metal）で形成され、これ
が１層目バイア部（1st Via）及びポリシリコン（Pol
y）を介してＮＭＯＳ６４ｂ及びＰＭＯＳ６４ｄのゲー
トに接続されている。出力線Ｌ６３は、２層目メタル配
線（2nd Metal）で形成され、これがＮＭＯＳ６４ａ及
びＰＭＯＳ６４ｃのゲートに接続されている。なお、コ
ンタクト部（Contact）は、１層目メタル配線（1st Met
al ）とポリシリコン（Poly）とを接続する部分であ
る。
され、このＮウェル７１内にＰＭＯＳ６４ｃ，６４ｄ，
６４ｆが形成されている。Ｎウェル７１の左側の半導体
基板７０内には、ＮＭＯＳ６４ａ及び６４ｂが形成さ
れ、さらに該Ｎウェル７１の右側の半導体基板７０内
に、ＮＭＯＳ６４ｅが形成されている。ワード線ＷＬ２
は、１層目メタル配線（1st Metal）で形成され、これ
が１層目バイア部（1st Via）及びポリシリコン（Pol
y）を介してＮＭＯＳ６４ｂ及びＰＭＯＳ６４ｄのゲー
トに接続されている。出力線Ｌ６３は、２層目メタル配
線（2nd Metal）で形成され、これがＮＭＯＳ６４ａ及
びＰＭＯＳ６４ｃのゲートに接続されている。なお、コ
ンタクト部（Contact）は、１層目メタル配線（1st Met
al ）とポリシリコン（Poly）とを接続する部分であ
る。
【００６２】このようにＡＮＤ回路６４−２を形成した
場合、このＡＮＤ回路６４−２分だけメモリセルサイズ
は横方向に長くなる。しかし、図２に示されているよう
に、本実施形態のＳＲＡＭでは、複数のメモリセル５０
−２１，５０−２２，…に対して１つのＡＮＤ回路６４
−２が設けられた配置となっている。つまり、本実施形
態では、１つのＡＮＤ回路６４−２が複数のメモリセル
５０−２１，５０−２２…に対して共用されるため、Ａ
ＮＤ回路６４−２を持たない従来のＳＲＡＭと比較して
も、メモリセルアレイの横方向のサイズの増大を最小限
に抑えることが可能である。
場合、このＡＮＤ回路６４−２分だけメモリセルサイズ
は横方向に長くなる。しかし、図２に示されているよう
に、本実施形態のＳＲＡＭでは、複数のメモリセル５０
−２１，５０−２２，…に対して１つのＡＮＤ回路６４
−２が設けられた配置となっている。つまり、本実施形
態では、１つのＡＮＤ回路６４−２が複数のメモリセル
５０−２１，５０−２２…に対して共用されるため、Ａ
ＮＤ回路６４−２を持たない従来のＳＲＡＭと比較して
も、メモリセルアレイの横方向のサイズの増大を最小限
に抑えることが可能である。
【００６３】図６のＡＮＤ回路６４−２の横方向のサイ
ズをより小さくするためには、ＮＭＯＳ６４ａ，６４
ｂ，６４ｅ及びＰＭＯＳ６４ｃ，６４ｄ，６４ｆを縦方
向に形成すればよい。
ズをより小さくするためには、ＮＭＯＳ６４ａ，６４
ｂ，６４ｅ及びＰＭＯＳ６４ｃ，６４ｄ，６４ｆを縦方
向に形成すればよい。
【００６４】（３） 動作
図２のメモリセルアレイにおいて、例えば、図１のメモ
リセル５０−２１に対するデータの書き込み動作と読み
出し動作を説明する。
リセル５０−２１に対するデータの書き込み動作と読み
出し動作を説明する。
【００６５】図１のメモリセル５０−２１にデータを書
き込む場合、図１０の入出力回路２２によってビット線
ＢＬ１，ＢＬ１／へ書き込みデータが伝達される。図１
０のロウアドレスデコーダ２１によってワード線ＷＬ２
が“Ｈ”レベルとなり、メモリセル５０−２１内のＮＭ
ＯＳ５３，５４がオン状態になる。ＮＭＯＳ５３，５４
がオン状態になると、ビット線ＢＬ１，ＢＬ１／のデー
タがノードＮ１１，Ｎ１２に書き込まれる。この際、リ
ードイネーブル信号ＲＥは“Ｈ”レベルであり、ＮＯＲ
回路６２−１の出力信号が“Ｌ”レベルとなってＮＭＯ
Ｓ６１−１がオフ状態、さらにリードイネーブル信号Ｒ
Ｅの“Ｈ”レベルがインバータ６３で反転されて“Ｌ”
レベルとなり、ＡＮＤ回路６４−２の出力が“Ｌ”レベ
ルとなっている。
き込む場合、図１０の入出力回路２２によってビット線
ＢＬ１，ＢＬ１／へ書き込みデータが伝達される。図１
０のロウアドレスデコーダ２１によってワード線ＷＬ２
が“Ｈ”レベルとなり、メモリセル５０−２１内のＮＭ
ＯＳ５３，５４がオン状態になる。ＮＭＯＳ５３，５４
がオン状態になると、ビット線ＢＬ１，ＢＬ１／のデー
タがノードＮ１１，Ｎ１２に書き込まれる。この際、リ
ードイネーブル信号ＲＥは“Ｈ”レベルであり、ＮＯＲ
回路６２−１の出力信号が“Ｌ”レベルとなってＮＭＯ
Ｓ６１−１がオフ状態、さらにリードイネーブル信号Ｒ
Ｅの“Ｈ”レベルがインバータ６３で反転されて“Ｌ”
レベルとなり、ＡＮＤ回路６４−２の出力が“Ｌ”レベ
ルとなっている。
【００６６】ＡＮＤ回路６４−２の出力が“Ｌ”レベル
のため、ＮＭＯＳ５５ａ，５５ｂがオフ状態となり、反
転データを書き込む場合でも、ＮＭＯＳ５５ｃ又は５５
ｄがビット線ＢＬ１，ＢＬ１／を駆動することがない。
よって、従来のような動作速度が低下するという問題を
解決できる。
のため、ＮＭＯＳ５５ａ，５５ｂがオフ状態となり、反
転データを書き込む場合でも、ＮＭＯＳ５５ｃ又は５５
ｄがビット線ＢＬ１，ＢＬ１／を駆動することがない。
よって、従来のような動作速度が低下するという問題を
解決できる。
【００６７】読み出し動作の場合、ノードＮ１１，Ｎ１
２にデータが保持されている状態では、該ノードＮ１
１，Ｎ１２のいずれか一方が“Ｈ”レベルとなっている
ため、ＮＭＯＳ５５ｃ又は５５ｄのいずれか一方がオン
状態になっている（例えば、ノードＮ１１が“Ｈ”レベ
ルで、ノードＮ１２が“Ｌ”レベルの時には、ＮＭＯＳ
５５ｄがオン状態、ＮＭＯＳ５５ｃがオフ状態になって
いる）。この状態で、リードイネーブル信号ＲＥが
“Ｌ”レベル、図１０の入出力回路２２によってカラム
セレクト信号Ｙ１が“Ｌ”レベル、ロウアドレスデコー
ダ２１によってワード線ＷＬ２が“Ｈ”レベルになる。
２にデータが保持されている状態では、該ノードＮ１
１，Ｎ１２のいずれか一方が“Ｈ”レベルとなっている
ため、ＮＭＯＳ５５ｃ又は５５ｄのいずれか一方がオン
状態になっている（例えば、ノードＮ１１が“Ｈ”レベ
ルで、ノードＮ１２が“Ｌ”レベルの時には、ＮＭＯＳ
５５ｄがオン状態、ＮＭＯＳ５５ｃがオフ状態になって
いる）。この状態で、リードイネーブル信号ＲＥが
“Ｌ”レベル、図１０の入出力回路２２によってカラム
セレクト信号Ｙ１が“Ｌ”レベル、ロウアドレスデコー
ダ２１によってワード線ＷＬ２が“Ｈ”レベルになる。
【００６８】リードイネーブル信号ＲＥの“Ｌ”レベ
ル、及びカラムセレクト信号Ｙ１の“Ｌ”レベルによ
り、ＮＯＲ回路６２−１の出力が“Ｈ”レベルになって
ＮＭＯＳ６１−１がオン状態となり、仮想グランド線Ｖ
ＧＮＤ１が接地電位ＧＮＤのノードに接続される。さら
に、ワード線ＷＬ２の“Ｈ”レベルによってＮＭＯＳ５
３，５４がオン状態になると共に、リードイネーブル信
号ＲＥの“Ｌ”レベルがインバータ６３で反転されて
“Ｈ”レベルとなり、ＡＮＤ回路６４−２の出力線Ｌ６
４−２の“Ｈ”レベルによって、ＮＭＯＳ５５ａ，５５
ｂがオン状態になる。すると、インバータ５１又は５２
によるビット線駆動に加えて、電流駆動能力の高い低閾
値電圧のＮＭＯＳ５５ａ〜５５ｄがビット線ＢＬ１又は
ＢＬ／１を駆動し、ノードＮ１１，Ｎ１２のデータをビ
ット線ＢＬ１，ＢＬ１／へ出力する。
ル、及びカラムセレクト信号Ｙ１の“Ｌ”レベルによ
り、ＮＯＲ回路６２−１の出力が“Ｈ”レベルになって
ＮＭＯＳ６１−１がオン状態となり、仮想グランド線Ｖ
ＧＮＤ１が接地電位ＧＮＤのノードに接続される。さら
に、ワード線ＷＬ２の“Ｈ”レベルによってＮＭＯＳ５
３，５４がオン状態になると共に、リードイネーブル信
号ＲＥの“Ｌ”レベルがインバータ６３で反転されて
“Ｈ”レベルとなり、ＡＮＤ回路６４−２の出力線Ｌ６
４−２の“Ｈ”レベルによって、ＮＭＯＳ５５ａ，５５
ｂがオン状態になる。すると、インバータ５１又は５２
によるビット線駆動に加えて、電流駆動能力の高い低閾
値電圧のＮＭＯＳ５５ａ〜５５ｄがビット線ＢＬ１又は
ＢＬ／１を駆動し、ノードＮ１１，Ｎ１２のデータをビ
ット線ＢＬ１，ＢＬ１／へ出力する。
【００６９】例えば、ノードＮ１１の“Ｈ”レベルとノ
ードＮ１２の“Ｌ”レベルを読み出す場合、該ノードＮ
１２の“Ｌ”レベルがＮＭＯＳ５４を介してビット線Ｂ
Ｌ１／へ読み出されると共に、このビット線ＢＬ１／が
オン状態のＮＭＯＳ５５ｂ，５５ｄ，６１−１を介して
接地電位ＧＮＤに引き下げられるので、該ビット線ＢＬ
１／への“Ｌ”レベルの読み出し速度、つまりノードＮ
１１の“Ｈ”レベル及びノードＮ１２の“Ｌ”レベルの
読み出し動作が速くなる。
ードＮ１２の“Ｌ”レベルを読み出す場合、該ノードＮ
１２の“Ｌ”レベルがＮＭＯＳ５４を介してビット線Ｂ
Ｌ１／へ読み出されると共に、このビット線ＢＬ１／が
オン状態のＮＭＯＳ５５ｂ，５５ｄ，６１−１を介して
接地電位ＧＮＤに引き下げられるので、該ビット線ＢＬ
１／への“Ｌ”レベルの読み出し速度、つまりノードＮ
１１の“Ｈ”レベル及びノードＮ１２の“Ｌ”レベルの
読み出し動作が速くなる。
【００７０】（４） 効果
この第１の実施形態では、次の（ａ）、（ｂ）のような
効果がある。 （ａ）ワード線ＷＬ２とリードイネーブル信号ＲＥの反
転信号とを入力するＡＮＤ回路６４−２の出力線Ｌ６４
−２によって、ＮＭＯＳ５５ａ，５５ｂを駆動するよう
にしたので、書き込み時はＡＮＤ回路６４−２の出力線
Ｌ６４−２が“Ｌ”レベルになり、該ＮＭＯＳ５５ａ，
５５ｂがオフ状態になり、書き込み時にＮＭＯＳ５５ｃ
又は５５ｄがビット線ＢＬ１又はＢＬ１／を駆動するこ
とがない。よって、反転データの書き込みの際に、従来
のようにＮＭＯＳ５５ｃ又は５５ｄがビット線ＢＬ１又
はＢＬ１／を“Ｌ”レベルに駆動することがなくなり、
動作速度が低下しない。
効果がある。 （ａ）ワード線ＷＬ２とリードイネーブル信号ＲＥの反
転信号とを入力するＡＮＤ回路６４−２の出力線Ｌ６４
−２によって、ＮＭＯＳ５５ａ，５５ｂを駆動するよう
にしたので、書き込み時はＡＮＤ回路６４−２の出力線
Ｌ６４−２が“Ｌ”レベルになり、該ＮＭＯＳ５５ａ，
５５ｂがオフ状態になり、書き込み時にＮＭＯＳ５５ｃ
又は５５ｄがビット線ＢＬ１又はＢＬ１／を駆動するこ
とがない。よって、反転データの書き込みの際に、従来
のようにＮＭＯＳ５５ｃ又は５５ｄがビット線ＢＬ１又
はＢＬ１／を“Ｌ”レベルに駆動することがなくなり、
動作速度が低下しない。
【００７１】（ｂ）メモリセル５０−１１，…内に加速
回路５５を設けると、メモリセルサイズが少し大きくな
るが、仮想グランド線ＶＧＮＤ１，…及びＡＮＤ回路６
４−１，…の出力線Ｌ６４−１，…を設けることによる
占有面積の増加はほとんどない。しかも、ＡＮＤ回路６
４−１，…は、メモリセル５０−１１，…に対して共用
されているので、このＡＮＤ回路６４−１，…を設ける
ことによる占有面積の増加はわずかである。よって、メ
モリセルサイズを含めたメモリセルアレイサイズをそれ
ほど大きくすることなく、低電源電圧化及び低消費電力
化を実現することができる。従って、比較的小さな記憶
容量（例えば、１２８Ｋビット等）で足りるバッテリー
（例えば、１．２Ｖ）駆動の携帯端末等に本実施形態の
ＳＲＡＭを使用すれば、顕著な効果が得られる。
回路５５を設けると、メモリセルサイズが少し大きくな
るが、仮想グランド線ＶＧＮＤ１，…及びＡＮＤ回路６
４−１，…の出力線Ｌ６４−１，…を設けることによる
占有面積の増加はほとんどない。しかも、ＡＮＤ回路６
４−１，…は、メモリセル５０−１１，…に対して共用
されているので、このＡＮＤ回路６４−１，…を設ける
ことによる占有面積の増加はわずかである。よって、メ
モリセルサイズを含めたメモリセルアレイサイズをそれ
ほど大きくすることなく、低電源電圧化及び低消費電力
化を実現することができる。従って、比較的小さな記憶
容量（例えば、１２８Ｋビット等）で足りるバッテリー
（例えば、１．２Ｖ）駆動の携帯端末等に本実施形態の
ＳＲＡＭを使用すれば、顕著な効果が得られる。
【００７２】（第２の実施形態）
（１）構成
図７は、本発明の第２の実施形態を示すＳＲＡＭにおけ
るメモリセルアレイの要部の部分回路図、及び図８は図
７中のメモリセル５０−２１付近の回路図であり、図１
の実施形態を示す図１及び図２中の要素と共通の要素に
は共通の符号が付されている。
るメモリセルアレイの要部の部分回路図、及び図８は図
７中のメモリセル５０−２１付近の回路図であり、図１
の実施形態を示す図１及び図２中の要素と共通の要素に
は共通の符号が付されている。
【００７３】この第２の実施形態の図７のメモリセルア
レイでは、図２のインバータ６３を省略し、カラム毎に
設けた第１の論理回路である２入力ＮＯＲ回路６２−
１，６２−２，…の出力線Ｌ６２−１，Ｌ６２−２，…
を、各仮想グランド線ＶＧＮＤ１，ＶＧＮＤ２，…に対
してほぼ平行に延設し、これらの出力線Ｌ６２−１，Ｌ
６２−２，…とワード線ＷＬ１，ＷＬ２，…との各交差
箇所に、第２の論理回路（あるいは第３の論理回路）で
ある２入力ＡＮＤ回路６４−１１，６４−１２，６４−
２１，６４−２２，…の入力端子をそれぞれ接続し、こ
れらの各ＡＮＤ回路６４−１１，６４−１２，６４−２
１，６４−２２，…の出力端子を、各メモリセル５０−
１１，５０−１２，５０−２１，５０−２２，…内のＮ
ＭＯＳ５５ａ，５５ｂのゲートに接続している。メモリ
セル５０−１１，５０−１２，５０−２１，５０−２
２，…等の他の構成は、図１及び図２と同様である。
レイでは、図２のインバータ６３を省略し、カラム毎に
設けた第１の論理回路である２入力ＮＯＲ回路６２−
１，６２−２，…の出力線Ｌ６２−１，Ｌ６２−２，…
を、各仮想グランド線ＶＧＮＤ１，ＶＧＮＤ２，…に対
してほぼ平行に延設し、これらの出力線Ｌ６２−１，Ｌ
６２−２，…とワード線ＷＬ１，ＷＬ２，…との各交差
箇所に、第２の論理回路（あるいは第３の論理回路）で
ある２入力ＡＮＤ回路６４−１１，６４−１２，６４−
２１，６４−２２，…の入力端子をそれぞれ接続し、こ
れらの各ＡＮＤ回路６４−１１，６４−１２，６４−２
１，６４−２２，…の出力端子を、各メモリセル５０−
１１，５０−１２，５０−２１，５０−２２，…内のＮ
ＭＯＳ５５ａ，５５ｂのゲートに接続している。メモリ
セル５０−１１，５０−１２，５０−２１，５０−２
２，…等の他の構成は、図１及び図２と同様である。
【００７４】（２）動作
例えば、図８のメモリセル５０−２１に対してデータを
書き込む場合と読み出す場合の動作を説明する。
書き込む場合と読み出す場合の動作を説明する。
【００７５】図８のメモリセル５０−２１にデータを書
き込む場合、図１０の入出力回路２２内のカラムアドレ
スデコーダによりカラムセレクト信号Ｙ１を選択して
“Ｌ”レベルにすると共に、書き込み用のデータをビッ
ト線ＢＬ１，ＢＬ１／へ出力する。次に、図１０のロウ
アドレスデコーダ２１によりワード線ＷＬ２が選択され
て“Ｈ”レベルとなり、メモリセル５０−２１内のＮＭ
ＯＳ５３，５４がオン状態になる。ＮＭＯＳ５３，５４
がオン状態になると、ビット線ＢＬ１，ＢＬ１／対のデ
ータがノードＮ１１，Ｎ１２に書き込まれる。
き込む場合、図１０の入出力回路２２内のカラムアドレ
スデコーダによりカラムセレクト信号Ｙ１を選択して
“Ｌ”レベルにすると共に、書き込み用のデータをビッ
ト線ＢＬ１，ＢＬ１／へ出力する。次に、図１０のロウ
アドレスデコーダ２１によりワード線ＷＬ２が選択され
て“Ｈ”レベルとなり、メモリセル５０−２１内のＮＭ
ＯＳ５３，５４がオン状態になる。ＮＭＯＳ５３，５４
がオン状態になると、ビット線ＢＬ１，ＢＬ１／対のデ
ータがノードＮ１１，Ｎ１２に書き込まれる。
【００７６】この際、リードイネーブル信号ＲＥは
“Ｈ”レベルであり、カラムセレクト信号Ｙ１が“Ｌ”
レベルのため、ＮＯＲ回路６２−１の出力線Ｌ６２−１
が“Ｌ”レベルとなっている。出力線Ｌ６２−１が
“Ｌ”レベルであると、ＮＭＯＳ６１−１がオフ状態と
なって仮想グランド線ＶＧＮＤ１がフローティング状態
になると共に、ＡＮＤ回路６４−２１の出力が“Ｌ”レ
ベルになる。ＡＮＤ回路６４−２１の出力が“Ｌ”レベ
ルになると、メモリセル５０−２１内の加速回路５５の
ＮＭＯＳ５５ａ，５５ｂがオフ状態になり、ＮＭＯＳ５
５ｃ又は５５ｄがビット線ＢＬ１又はＢＬ１／を駆動す
ることがない。
“Ｈ”レベルであり、カラムセレクト信号Ｙ１が“Ｌ”
レベルのため、ＮＯＲ回路６２−１の出力線Ｌ６２−１
が“Ｌ”レベルとなっている。出力線Ｌ６２−１が
“Ｌ”レベルであると、ＮＭＯＳ６１−１がオフ状態と
なって仮想グランド線ＶＧＮＤ１がフローティング状態
になると共に、ＡＮＤ回路６４−２１の出力が“Ｌ”レ
ベルになる。ＡＮＤ回路６４−２１の出力が“Ｌ”レベ
ルになると、メモリセル５０−２１内の加速回路５５の
ＮＭＯＳ５５ａ，５５ｂがオフ状態になり、ＮＭＯＳ５
５ｃ又は５５ｄがビット線ＢＬ１又はＢＬ１／を駆動す
ることがない。
【００７７】メモリセル５０−２１からデータを読み出
す場合、図１０の入出力回路内のカラムアドレスデコー
ダによりカラムセレクト信号Ｙ１を選択して“Ｌ”レベ
ルにすると共に、リードイネーブル信号ＲＥが“Ｌ”レ
ベルになり、さらにロウアドレスデコーダ２１によりワ
ード線ＷＬ２が選択されて“Ｈ”レベルになる。ノード
Ｎ１１，Ｎ１２にデータが保持されている状態では、こ
のノードＮ１１又はＮ１２のいずれか一方が“Ｈ”レベ
ルとなっているために、ＮＭＯＳ５５ｃ又は５５ｄのい
ずれか一方がオン状態となっている。
す場合、図１０の入出力回路内のカラムアドレスデコー
ダによりカラムセレクト信号Ｙ１を選択して“Ｌ”レベ
ルにすると共に、リードイネーブル信号ＲＥが“Ｌ”レ
ベルになり、さらにロウアドレスデコーダ２１によりワ
ード線ＷＬ２が選択されて“Ｈ”レベルになる。ノード
Ｎ１１，Ｎ１２にデータが保持されている状態では、こ
のノードＮ１１又はＮ１２のいずれか一方が“Ｈ”レベ
ルとなっているために、ＮＭＯＳ５５ｃ又は５５ｄのい
ずれか一方がオン状態となっている。
【００７８】この状態で、リードイネーブル信号ＲＥが
“Ｌ”レベルになると、カラムセレクト信号Ｙ１も
“Ｌ”レベルであるため、ＮＯＲ回路６２−１の出力線
Ｌ６２−１が“Ｈ”レベルとなる。ワード線ＷＬ２が
“Ｈ”レベルであるから、ＮＭＯＳ５３，５４がオン状
態になり、さらにＡＮＤ回路６４−２１の出力が“Ｈ”
レベルとなってＮＭＯＳ５５ａ，５５ｂがオン状態にな
る。これにより、読み出し動作は、インバータ５１又は
５２によるビット線駆動に加えて、電流駆動能力の高い
低閾値電圧のＮＭＯＳ５５ａ〜５５ｄもビット線ＢＬ１
又はＢＬ１／を駆動する。
“Ｌ”レベルになると、カラムセレクト信号Ｙ１も
“Ｌ”レベルであるため、ＮＯＲ回路６２−１の出力線
Ｌ６２−１が“Ｈ”レベルとなる。ワード線ＷＬ２が
“Ｈ”レベルであるから、ＮＭＯＳ５３，５４がオン状
態になり、さらにＡＮＤ回路６４−２１の出力が“Ｈ”
レベルとなってＮＭＯＳ５５ａ，５５ｂがオン状態にな
る。これにより、読み出し動作は、インバータ５１又は
５２によるビット線駆動に加えて、電流駆動能力の高い
低閾値電圧のＮＭＯＳ５５ａ〜５５ｄもビット線ＢＬ１
又はＢＬ１／を駆動する。
【００７９】例えば、ノードＮ１１に“Ｈ”レベルのデ
ータ、ノードＮ１２に“Ｌ”レベルのデータが記憶され
ている場合、ノードＮ１１の“Ｈ”レベルによってＮＭ
ＯＳ５５ｄがオン状態、ノードＮ１２の“Ｌ”レベルに
よってＮＭＯＳ５５ｃがオフ状態となり、ビット線ＢＬ
１／がオン状態のＮＭＯＳ５５ｂ，５５ｄ，６１−１を
介して接地電位ＧＮＤに引き下げられるため、該ビット
線ＢＬ１／への“Ｌ”レベルのデータの読み出し速度が
速くなる。この時、ＡＮＤ回路６４−２１の入力は、カ
ラムセレクト信号Ｙ１に同期するＮＯＲ回路６２−１の
出力としたため、読み出し時に駆動されるＡＮＤ回路６
４−２１は、選択されたメモリセル５０−２１のみとな
る。
ータ、ノードＮ１２に“Ｌ”レベルのデータが記憶され
ている場合、ノードＮ１１の“Ｈ”レベルによってＮＭ
ＯＳ５５ｄがオン状態、ノードＮ１２の“Ｌ”レベルに
よってＮＭＯＳ５５ｃがオフ状態となり、ビット線ＢＬ
１／がオン状態のＮＭＯＳ５５ｂ，５５ｄ，６１−１を
介して接地電位ＧＮＤに引き下げられるため、該ビット
線ＢＬ１／への“Ｌ”レベルのデータの読み出し速度が
速くなる。この時、ＡＮＤ回路６４−２１の入力は、カ
ラムセレクト信号Ｙ１に同期するＮＯＲ回路６２−１の
出力としたため、読み出し時に駆動されるＡＮＤ回路６
４−２１は、選択されたメモリセル５０−２１のみとな
る。
【００８０】（３）効果
この第２の実施形態では、次の（ｉ）〜（iii)のような
効果がある。 （ｉ）第１の実施形態の効果（ａ）とほぼ同様の効果が
ある。
効果がある。 （ｉ）第１の実施形態の効果（ａ）とほぼ同様の効果が
ある。
【００８１】（ii）ＡＮＤ回路６４−１１，６４−２
１，…の入力は、カラムセレクト信号Ｙ１，Ｙ２，…に
同期するＮＯＲ回路６２−１，６２−２，…の出力とし
たので、読み出し時に選択された例えば、メモリセル５
０−２１のＡＮＤ回路６４−２１と該メモリセル５０−
２１内の加速回路５５のみが動作する。これにより、第
１の実施形態よりも読み出し時の消費電力を低減でき
る。
１，…の入力は、カラムセレクト信号Ｙ１，Ｙ２，…に
同期するＮＯＲ回路６２−１，６２−２，…の出力とし
たので、読み出し時に選択された例えば、メモリセル５
０−２１のＡＮＤ回路６４−２１と該メモリセル５０−
２１内の加速回路５５のみが動作する。これにより、第
１の実施形態よりも読み出し時の消費電力を低減でき
る。
【００８２】（iii)メモリセル５０−１１，５０−１
２，５０−２１，５０−２２，…毎に加速回路駆動用の
ＡＮＤ回路６４−１１，６４−１２，６４−２１，６４
−２２，…を設けているので、第１の実施形態に比べて
素子数が多くなり、メモリセルアレイサイズが少し大き
くなる。しかし、各ＡＮＤ回路６４−１１，…を図６の
ようなレイアウトにせずに、例えば、図６（ａ）の変形
例を示す図９のように、カラム方向に延びるレイアウト
にする等の工夫をすれば、メモリセルアレイサイズがそ
れ程大きくならない。特に、この第２の実施形態では、
メモリセルアレイサイズの増大に比べ、低電源電圧化を
含めた低消費電力化の効果が大きい。
２，５０−２１，５０−２２，…毎に加速回路駆動用の
ＡＮＤ回路６４−１１，６４−１２，６４−２１，６４
−２２，…を設けているので、第１の実施形態に比べて
素子数が多くなり、メモリセルアレイサイズが少し大き
くなる。しかし、各ＡＮＤ回路６４−１１，…を図６の
ようなレイアウトにせずに、例えば、図６（ａ）の変形
例を示す図９のように、カラム方向に延びるレイアウト
にする等の工夫をすれば、メモリセルアレイサイズがそ
れ程大きくならない。特に、この第２の実施形態では、
メモリセルアレイサイズの増大に比べ、低電源電圧化を
含めた低消費電力化の効果が大きい。
【００８３】（変形例）本発明は、上記実施形態に限定
されず、種々の変形が可能である。この変形例として
は、例えば、次の（１）〜（３）のようなものがある。
されず、種々の変形が可能である。この変形例として
は、例えば、次の（１）〜（３）のようなものがある。
【００８４】（１）図１０は、図１あるいは図８中のメ
モリセル５０−２１の要部の他の構成例を示す回路図で
あり、図３中の要素と共通の要素には共通の符号が付さ
れている。
モリセル５０−２１の要部の他の構成例を示す回路図で
あり、図３中の要素と共通の要素には共通の符号が付さ
れている。
【００８５】この図１０のメモリセル５０−２１では、
図３のＣＭＯＳインバータ５１，５２で構成されるフリ
ップフロップに代えて、他の構成のフリップフロップ８
０を設けている。フリップフロップ８０は、高抵抗負荷
型の回路であり、抵抗５１ａ−１，５２ａ−２及びＮＭ
ＯＳ５１ｂ，５２ｂを有している。抵抗５１ａ−１及び
ＮＭＯＳ５１ｂは、電源電圧ＶＤＤのノードと接地電位
ＧＮＤのノードとの間に直列に接続され、さらに、抵抗
５２ａ−２及びＮＭＯＳ５２ｂも、電源電圧ＶＤＤのノ
ードと接地電位ＧＮＤのノードとの間に直列に接続され
ている。抵抗５１ａ−１とＮＭＯＳ５１ｂの接続点のノ
ードＮ１１は、ＮＭＯＳ５２ｂのゲートに接続されてい
る。抵抗５２ａ−２とＮＭＯＳ５２ｂの接続点のノード
Ｎ１２は、ＮＭＯＳ５１ｂのゲートに接続されている。
図３のＣＭＯＳインバータ５１，５２で構成されるフリ
ップフロップに代えて、他の構成のフリップフロップ８
０を設けている。フリップフロップ８０は、高抵抗負荷
型の回路であり、抵抗５１ａ−１，５２ａ−２及びＮＭ
ＯＳ５１ｂ，５２ｂを有している。抵抗５１ａ−１及び
ＮＭＯＳ５１ｂは、電源電圧ＶＤＤのノードと接地電位
ＧＮＤのノードとの間に直列に接続され、さらに、抵抗
５２ａ−２及びＮＭＯＳ５２ｂも、電源電圧ＶＤＤのノ
ードと接地電位ＧＮＤのノードとの間に直列に接続され
ている。抵抗５１ａ−１とＮＭＯＳ５１ｂの接続点のノ
ードＮ１１は、ＮＭＯＳ５２ｂのゲートに接続されてい
る。抵抗５２ａ−２とＮＭＯＳ５２ｂの接続点のノード
Ｎ１２は、ＮＭＯＳ５１ｂのゲートに接続されている。
【００８６】このような構成にしても、図３と同様のデ
ータの保持が行われる。しかし、図３のＣＭＯＳ型のフ
リップフロップに比べて、電力消費量が少し多くなる。
図３のフリップフロップと図９のフリップフロップ８０
は、他の構成のデータ保持部あるいはデータ保持回路に
変更することも可能である。
ータの保持が行われる。しかし、図３のＣＭＯＳ型のフ
リップフロップに比べて、電力消費量が少し多くなる。
図３のフリップフロップと図９のフリップフロップ８０
は、他の構成のデータ保持部あるいはデータ保持回路に
変更することも可能である。
【００８７】（２）図１、図８等において、加速回路５
５は、ＮＭＯＳ５５ａ〜５５ｄに代えて、これらをＰＭ
ＯＳで構成してもよい。この場合、ＡＮＤ回路６４−
２，６４−２１，…をＮＡＮＤ回路に置き換える等すれ
ばよい。同様に、ＮＯＲ回路６２−１，…も、この入出
力信号の極性を変えることにより、他の論理回路に置き
換えてもよい。
５は、ＮＭＯＳ５５ａ〜５５ｄに代えて、これらをＰＭ
ＯＳで構成してもよい。この場合、ＡＮＤ回路６４−
２，６４−２１，…をＮＡＮＤ回路に置き換える等すれ
ばよい。同様に、ＮＯＲ回路６２−１，…も、この入出
力信号の極性を変えることにより、他の論理回路に置き
換えてもよい。
【００８８】（３）図５、図６、図９のレイアウトは、
一例を示すものであって、メモリセルアレイサイズを縮
小するために、種々のレイアウトを採用できる。
一例を示すものであって、メモリセルアレイサイズを縮
小するために、種々のレイアウトを採用できる。
【００８９】（４）実施形態では、トランジスタをＮＭ
ＯＳあるいはＰＭＯＳで構成したが、他のＦＥＴ等のト
ランジスタで構成することも可能である。又、本発明
は、ＳＲＡＭ以外の他の半導体記憶装置に適用すること
も可能である。
ＯＳあるいはＰＭＯＳで構成したが、他のＦＥＴ等のト
ランジスタで構成することも可能である。又、本発明
は、ＳＲＡＭ以外の他の半導体記憶装置に適用すること
も可能である。
【００９０】
【発明の効果】以上詳細に説明したように、第１及び第
７の発明によれば、第３及び第４のトランジスタを、ワ
ード線に代えて、論理回路によって駆動するようにした
ので、書き込み時に第３〜第６のトランジスタによって
ビット線が駆動されることがなくなり、反転データの書
き込み時でも動作速度の低下はなくなる。従って、メモ
リセルアレイの形成面積をそれほど大きくすることな
く、低電源電圧化及び低消費電力化を実現することがで
きる。
７の発明によれば、第３及び第４のトランジスタを、ワ
ード線に代えて、論理回路によって駆動するようにした
ので、書き込み時に第３〜第６のトランジスタによって
ビット線が駆動されることがなくなり、反転データの書
き込み時でも動作速度の低下はなくなる。従って、メモ
リセルアレイの形成面積をそれほど大きくすることな
く、低電源電圧化及び低消費電力化を実現することがで
きる。
【００９１】第２及び第９の発明によれば、第２の論理
回路によって、第３及び第４のトランジスタを駆動する
ようにしたので、第１の発明とほぼ同様の効果が得られ
る。
回路によって、第３及び第４のトランジスタを駆動する
ようにしたので、第１の発明とほぼ同様の効果が得られ
る。
【００９２】第３の発明によれば、第７のトランジスタ
及び第１の論理回路を、カラム方向の複数のメモリセル
に共用し、第２の論理回路を、ロウ方向の複数のメモリ
セルに共用するようにしたので、メモリセルアレイの形
成面積の増加を抑制することができる。
及び第１の論理回路を、カラム方向の複数のメモリセル
に共用し、第２の論理回路を、ロウ方向の複数のメモリ
セルに共用するようにしたので、メモリセルアレイの形
成面積の増加を抑制することができる。
【００９３】第４及び第１３の発明によれば、第２ある
いは第３の論理回路によって第３及び第４のトランジス
タを駆動するようにしたので、第１の発明とほぼ同様の
効果が得られる。さらに、ビット線選択信号に同期する
第１の論理回路の出力を、第２あるいは第３の論理回路
に入力するようにしたので、読み出し時において選択さ
れたメモリセルの第２あるいは第３の論理回路と第３〜
第６のトランジスタのみが動作し、読み出し時の消費電
力をより低減できる。
いは第３の論理回路によって第３及び第４のトランジス
タを駆動するようにしたので、第１の発明とほぼ同様の
効果が得られる。さらに、ビット線選択信号に同期する
第１の論理回路の出力を、第２あるいは第３の論理回路
に入力するようにしたので、読み出し時において選択さ
れたメモリセルの第２あるいは第３の論理回路と第３〜
第６のトランジスタのみが動作し、読み出し時の消費電
力をより低減できる。
【００９４】第５の発明によれば、第７のトランジスタ
及び第１の論理回路を、カラム方向の複数のメモリセル
に共用するようにしたので、メモリセルアレイの形成面
積の増加を抑制でき、低電源電圧化が可能になると共
に、消費電力をより低減できる。
及び第１の論理回路を、カラム方向の複数のメモリセル
に共用するようにしたので、メモリセルアレイの形成面
積の増加を抑制でき、低電源電圧化が可能になると共
に、消費電力をより低減できる。
【００９５】第６、第８、第１２及び第１６の発明によ
れば、第１〜第６のトランジスタ等をＦＥＴで構成した
ので、集積回路化が容易になり、メモリセルアレイサイ
ズを縮小できる。
れば、第１〜第６のトランジスタ等をＦＥＴで構成した
ので、集積回路化が容易になり、メモリセルアレイサイ
ズを縮小できる。
【００９６】第１０、第１１、第１４及び第１５の発明
によれば、メモリセルアレイの形成面積の増加を抑制す
ることができる。
によれば、メモリセルアレイの形成面積の増加を抑制す
ることができる。
【図１】本発明の第１の実施形態を示すメモリセル５０
−２１付近の回路図である。
−２１付近の回路図である。
【図２】本発明の第１の実施形態を示すメモリセルアレ
イの要部の部分回路図である。
イの要部の部分回路図である。
【図３】図１中のメモリセル５０−２１の要部の構成例
を示す回路図である。
を示す回路図である。
【図４】図１中のＡＮＤ回路６４−２の構成例を示す回
路図である。
路図である。
【図５】図１中のメモリセル５０−２１のレイアウト例
を示す概略の平面図である。
を示す概略の平面図である。
【図６】図４のＡＮＤ回路６４−２のレイアウト例を示
す概略の図である。
す概略の図である。
【図７】本発明の第２の実施形態を示すメモリセルアレ
イの要部の部分回路図である。
イの要部の部分回路図である。
【図８】図７のメモリセル５０−２１付近の回路図であ
る。
る。
【図９】図６（ａ）の変形例を示すＡＮＤ回路６４−２
のレイアウト例の概略の平面図である。
のレイアウト例の概略の平面図である。
【図１０】図１、図８中のメモリセル５０−２１の要部
の他の構成例を示す回路図である。
の他の構成例を示す回路図である。
【図１１】従来のＭＴＣＭＯＳ技術におけるＳＲＡＭの
構成例を示す概略の図である。
構成例を示す概略の図である。
【図１２】従来のＭＴＣＭＯＳ技術におけるメモリセル
付近の構成例を示す回路図である。
付近の構成例を示す回路図である。
５０−１１，５０−１２，５０−２１，５０−２２
メモリセル ５１，５２ フリップフロップを構成するインバータ ５３，５４ 第１、第２のトランジスタのＮＭＯＳ ５５ 加速回路 ５５ａ，５５ｂ，５５ｃ，５５ｄ 第３、第４、第
５、第６のトランジスタのＮＭＯＳ ６１−１，６１−２ スイッチトランジスタである第
７のトランジスタのＮＭＯＳ ６２−１，６２−２ ＮＯＲ回路 ６３ インバータ ６４−１，６４−２，６４−１１，６４−２１ ＡＮ
Ｄ回路 ＢＬ１，ＢＬ１／，ＢＬ２，ＢＬ２／，… ビット線 ＧＮＤ 接地電位 Ｌ６２−１，Ｌ６２−２ ＮＯＲ回路の出力線 Ｌ６３ インバータの出力線 Ｌ６４−１，Ｌ６４−２ ＡＮＤ回路の出力線 ＲＥ リードイネーブル信号 ＶＤＤ 電源電圧 ＶＧＮＤ１，ＶＧＮＤ２ 仮想グランド線 ＷＬ１，ＷＬ２ ワード線 Ｙ１，Ｙ２ カラムセレクト信号
メモリセル ５１，５２ フリップフロップを構成するインバータ ５３，５４ 第１、第２のトランジスタのＮＭＯＳ ５５ 加速回路 ５５ａ，５５ｂ，５５ｃ，５５ｄ 第３、第４、第
５、第６のトランジスタのＮＭＯＳ ６１−１，６１−２ スイッチトランジスタである第
７のトランジスタのＮＭＯＳ ６２−１，６２−２ ＮＯＲ回路 ６３ インバータ ６４−１，６４−２，６４−１１，６４−２１ ＡＮ
Ｄ回路 ＢＬ１，ＢＬ１／，ＢＬ２，ＢＬ２／，… ビット線 ＧＮＤ 接地電位 Ｌ６２−１，Ｌ６２−２ ＮＯＲ回路の出力線 Ｌ６３ インバータの出力線 Ｌ６４−１，Ｌ６４−２ ＡＮＤ回路の出力線 ＲＥ リードイネーブル信号 ＶＤＤ 電源電圧 ＶＧＮＤ１，ＶＧＮＤ２ 仮想グランド線 ＷＬ１，ＷＬ２ ワード線 Ｙ１，Ｙ２ カラムセレクト信号
Claims (16)
- 【請求項１】 ワード線と、 第１及び第２のビット線を有し、ビット線選択信号によ
り選択されるビット線対と、 電源線と、 第１と第２のノ−ド上のデータを保持するデータ保持回
路と、 前記第１のビット線と前記第１のノードとの間に接続さ
れ、前記ワ−ド線の電位で駆動される高閾値電圧の第１
のトランジスタと、 前記第２のビット線と前記第２のノードとの間に接続さ
れ、前記ワ−ド線の電位で駆動される高閾値電圧の第２
のトランジスタと、 前記第１のビット線と第３のノードとの間に接続された
低閾値電圧の第３のトランジスタと、前記第２のビット
線と第４のノードとの間に接続された低閾値電圧の第４
のト ランジスタと、 前記第３のノードと前記電源線との間に接続され、前記
第２のノード上のデータで駆動される低閾値電圧の第５
のトランジスタと、 前記第４のノードと前記電源線との間に接続され、前記
第１のノード上のデータで駆動される低閾値電圧の第６
のトランジスタと、 前記電源線と一定電位の第５のノードとの間に接続さ
れ、書き込み時にオフ状態、読み出し時にオン状態とな
る高閾値電圧の第７のトランジスタと、 前記ワード線の電位及び読み出し制御信号に基づき、あ
るいは前記ワード線の電位、前記読み出し制御信号及び
前記ビット線選択信号に基づき、前記書き込み時に前記
第３及び第４のトランジスタをオフ状態、前記読み出し
時に前記第３及び第４のトランジスタをオン状態にする
論理回路と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 ワード線と、 第１及び第２のビット線を有し、ビット線選択信号によ
り選択されるビット線対と、 仮想グランド線と、 第１と第２のノ−ド上のデータを保持するフリップフロ
ップと、 前記第１のビット線と前記第１のノードとの間に接続さ
れ、前記ワ−ド線の電位で駆動される高閾値電圧の第１
のトランジスタと、 前記第２のビット線と前記第２のノードとの間に接続さ
れ、前記ワ−ド線の電位で駆動される高閾値電圧の第２
のトランジスタと、 前記第１のビット線と第３のノードとの間に接続された
低閾値電圧の第３のトランジスタと、 前記第２のビット線と第４のノードとの間に接続された
低閾値電圧の第４のトランジスタと、 前記第３のノードと前記仮想グランド線との間に接続さ
れ、前記第２のノード上のデータで駆動される低閾値電
圧の第５のトランジスタと、 前記第４のノードと前記仮想グランド線との間に接続さ
れ、前記第１のノード上のデータで駆動される低閾値電
圧の第６のトランジスタと、 前記仮想グランド線と接地電位ノードとの間に接続され
た高閾値電圧の第７のトランジスタと、 前記ビット線選択信号及び読み出し制御信号に基づき、
書き込み時に前記第７のトランジスタをオフ状態、読み
出し時に前記第７のトランジスタをオン状態にする第１
の論理回路と、 前記ワード線の電位及び前記読み出し制御信号に基づ
き、前記書き込み時に前記第３及び第４のトランジスタ
をオフ状態、前記読み出し時に前記第３及び第４のトラ
ンジスタをオン状態にする第２の論理回路と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、前記フリップフロップ及び前記第１〜第６のトラン
ジスタを有するメモリセルと、前記第７のトランジスタ
と、前記第１の論理回路とは、ほぼ平行に配置された前
記ワード線及び前記第２の論理回路の出力線方向に、複
数個接続され、かつ、前記メモリセルと、前記第２の論
理回路とは、前記ワード線及び前記第２の論理回路の出
力線に対してほぼ直交する方向に配置された前記ビット
線対及び前記仮想グランド線方向に、複数個接続されて
いることを特徴とする半導体記憶装置。 - 【請求項４】 ワード線と、 第１及び第２のビット線を有し、ビット線選択信号によ
り選択されるビット線対と、 仮想グランド線と、 第１と第２のノ−ド上のデータを保持するフリップフロ
ップと、 前記第１のビット線と前記第１のノードとの間に接続さ
れ、前記ワ−ド線の電位で駆動される高閾値電圧の第１
のトランジスタと、 前記第２のビット線と前記第２のノードとの間に接続さ
れ、前記ワ−ド線の電位で駆動される高閾値電圧の第２
のトランジスタと、 前記第１のビット線と第３のノードとの間に接続された
低閾値電圧の第３のトランジスタと、 前記第２のビット線と第４のノードとの間に接続された
低閾値電圧の第４のトランジスタと、 前記第３のノードと前記仮想グランド線との間に接続さ
れ、前記第２のノード上のデータで駆動される低閾値電
圧の第５のトランジスタと、 前記第４のノードと前記仮想グランド線との間に接続さ
れ、前記第１のノード上のデータで駆動される低閾値電
圧の第６のトランジスタと、 前記仮想グランド線と接地電位ノードとの間に接続され
た高閾値電圧の第７のトランジスタと、 前記ビット線選択信号及び読み出し制御信号に基づき、
書き込み時に前記第７のトランジスタをオフ状態、読み
出し時に前記第７のトランジスタをオン状態にする第１
の論理回路と、 前記ワード線の電位及び前記第１の論理回路の出力信号
に基づき、前記書き込み時に前記第３及び第４のトラン
ジスタをオフ状態、前記読み出し時に前記第３及び第４
のトランジスタをオン状態にする第２の論理回路と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項５】 請求項４記載の半導体記憶装置におい
て、前記フリップフロップ及び前記第１〜第６のトラン
ジスタを有するメモリセルと、前記第７のトランジスタ
と、前記第１及び第２の論理回路とは、前記ワード線方
向に、複数個接続され、かつ、前記メモリセルと、前記
第２の論理回路とは、前記ワード線に対してほぼ直交す
る方向に配置された前記ビット線対、前記仮想グランド
線、及び前記第１の論理回路の出力線方向に、複数個接
続されていることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１〜５のいずれか１項に記載の半
導体記憶装置において、前記第１〜第７のトランジスタ
は、電界効果トランジスタで構成したことを特徴とする
半導体記憶装置。 - 【請求項７】 制御信号に基づいて第１及び第２のノー
ドへのデータの読み出し及び書き込みを行うメモリセル
と、 所定の前記メモリセルを選択するワード線と、 ビット線選択信号により選択されると共に、前記第１の
ノードに前記データを与える第１のビット線と前記第２
のノードに前記データを与える第２のビット線とからな
るビット線対と、 一端が一定電位のノードに接続され、他端が電源線に接
続されると共に、前記書き込み時にオンするスイッチト
ランジスタとを備えた半導体記憶装置において、 前記メモリセルは、 前記第１及び第２のノードに与えられたデータを保持す
るデータ保持部と、 前記第１のビット線と前記第１のノードとに接続され、
前記ワード線により制御される第１のトランジスタと、 前記第２のビット線と前記第２のノードとに接続され、
前記ワード線により制御される第２のトランジスタと、 前記第１のビット線と第３のノードとに接続され、前記
第１及び第２のトランジスタのそれよりも低い閾値電圧
で動作する第３のトランジスタと、 前記第２のビット線と第４のノードとに接続され、前記
第１及び第２のトランジスタのそれよりも低い閾値電圧
で動作する第４のトランジスタと、 前記第３のノードと前記電源線とに接続され、前記第１
及び第２のトランジスタのそれよりも低い閾値電圧で動
作すると共に前記第２のノードに与えられたデータによ
り制御される第５のトランジスタと、 前記第４のノードと前記電源線とに接続され、前記第１
及び第２のトランジスタのそれよりも低い閾値電圧で動
作すると共に前記第１のノードに与えられたデータによ
り制御される第６のトランジスタとを有し、 前記第３及び第４のトランジスタは、前記ワード線及び
前記制御信号、あるいは前記ワード線、前記制御信号及
び前記ビット線選択信号が入力された論理回路の出力信
号に基づいて前記読み出し時にオンされるよう構成され
ていることを特徴とする半導体記憶装置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、前記トランジスタは、電界効果トランジスタで構成
されていることを特徴とする半導体記憶装置。 - 【請求項９】 制御信号に基づいて第１及び第２のノー
ドへのデータの読み出し及び書き込みを行うメモリセル
と、 所定の前記メモリセルを選択するワード線と、 ビット線選択信号により選択され、前記第１のノードに
前記データを与える第１のビット線と前記第２のノード
に前記データを与える第２のビット線とからなるビット
線対と、 一端が接地電位のノードに接続され、他端が電源線に接
続されると共に、前記書き込み時に前記制御信号と前記
ビット線選択信号とが入力された第１の論理回路の出力
信号に基づきオフされ、前記電源線を電気的にフローテ
ィング状態の仮想グランド線とするスイッチトランジス
タとを備えた半導体記憶装置において、前記メモリセル
は、 前記第１及び第２のノードに与えられたデータを保持す
るフリップフロップと、 前記第１のビット線と前記第１のノードとに接続され、
前記ワード線により制御される第１のトランジスタと、 前記第２のビット線と前記第２のノードとに接続され、
前記ワード線により制御される第２のトランジスタと、 前記第１のビット線と第３のノードとに接続され、前記
第１及び第２のトランジスタのそれよりも低い閾値電圧
で動作する第３のトランジスタと、 前記第２のビット線と第４のノードとに接続され、前記
第１及び第２のトランジスタのそれよりも低い閾値電圧
で動作する第４のトランジスタと、 前記第３のノードと前記電源線とに接続され、前記第１
及び第２のトランジスタのそれよりも低い閾値電圧で動
作すると共に前記第２のノードに与えられたデータによ
り制御される第５のトランジスタと、 前記第４のノードと前記電源線とに接続され、前記第１
及び第２のトランジスタのそれよりも低い閾値電圧で動
作すると共に前記第１のノードに与えられたデータによ
り制御される第６のトランジスタとを有し、 前記第３及び第４のトランジスタは、前記ワード線及び
前記制御信号が入力された第２の論理回路の出力信号に
基づき、前記読み出し時にオンされるよう構成されてい
ることを特徴とする半導体記憶装置。 - 【請求項１０】 請求項９記載の半導体記憶装置におい
て、隣接する前記メモリセルは、１つの前記仮想グラン
ド線を共有していることを特徴とする半導体記憶装置。 - 【請求項１１】 請求項１０記載の半導体記憶装置にお
いて、隣接する前記メモリセルは、さらに１つの前記ビ
ット線対を共有していることを特徴とする半導体記憶装
置。 - 【請求項１２】 請求項９記載の半導体記憶装置におい
て、前記トランジスタは、電界効果トランジスタで構成
されていることを特徴とする半導体記憶装置。 - 【請求項１３】 制御信号に基づいて第１及び第２のノ
ードへのデータの読み出し及び書き込みを行うメモリセ
ルと、 所定の前記メモリセルを選択するワード線と、 ビット線選択信号により選択され、前記第１のノードに
前記データを与える第１のビット線と前記第２のノード
に前記データを与える第２のビット線とからなるビット
線対と、 一端が接地電位のノードに接続され、他端が電源線に接
続されると共に、前記書き込み時に前記制御信号と前記
ビット線選択信号とが入力された第１の論理回路の出力
信号に基づきオフされ、前記電源線を電気的にフローテ
ィング状態の仮想グランド線とするスイッチトランジス
タとを備えた半導体記憶装置において、 前記メモリセルは、 前記第１及び第２のノードに与えられたデータを保持す
るフリップフロップと、 前記第１のビット線と前記第１のノードとに接続され、
前記ワード線により制御される第１のトランジスタと、 前記第２のビット線と前記第２のノードとに接続され、
前記ワード線により制御される第２のトランジスタと、 前記第１のビット線と第３のノードとに接続され、前記
第１及び第２のトランジスタのそれよりも低い閾値電圧
で動作する第３のトランジスタと、 前記第２のビット線と第４のノードとに接続され、前記
第１及び第２のトランジスタのそれよりも低い閾値電圧
で動作する第４のトランジスタと、 前記第３のノードと前記電源線とに接続され、前記第１
及び第２のトランジスタのそれよりも低い閾値電圧で動
作すると共に前記第２のノードに与えられたデータによ
り制御される第５のトランジスタと、 前記第４のノードと前記電源線とに接続され、前記第１
及び第２トランジスタのそれよりも低い閾値電圧で動作
すると共に前記第１のノードに与えられたデータにより
制御される第６のトランジスタとを有し、 前記第３及び第４のトランジスタは、前記ワード線及び
前記第１の論理回路の出力信号が入力された第３の論理
回路の出力信号に基づき、前記読み出し時にオンされる
よう構成されていることを特徴とする半導体記憶装置。 - 【請求項１４】 請求項１３記載の半導体記憶装置にお
いて、隣接する前記メモリセルは、１つの前記仮想グラ
ンド線を共有していることを特徴とする半導体記憶装
置。 - 【請求項１５】 請求項１４記載の半導体記憶装置にお
いて、隣接する前記メモリセルは、さらに１つの前記ビ
ット線対を共有していることを特徴とする半導体記憶装
置。 - 【請求項１６】 請求項１３記載の半導体記憶装置にお
いて、前記トランジスタは、電界効果トランジスタで構
成されていることを特徴とする半導体記憶装置。
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| JP2001345339A JP3983032B2 (ja) | 2001-11-09 | 2001-11-09 | 半導体記憶装置 |
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