JP2006331519A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2006331519A JP2006331519A JP2005152437A JP2005152437A JP2006331519A JP 2006331519 A JP2006331519 A JP 2006331519A JP 2005152437 A JP2005152437 A JP 2005152437A JP 2005152437 A JP2005152437 A JP 2005152437A JP 2006331519 A JP2006331519 A JP 2006331519A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- memory cell
- level
- selection
- nmisfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000005513 bias potential Methods 0.000 claims description 63
- 230000009028 cell transition Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 15
- 230000008859 change Effects 0.000 description 14
- 238000007562 laser obscuration time method Methods 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 11
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 101100465890 Caenorhabditis elegans sel-12 gene Proteins 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101150055492 sel-11 gene Proteins 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
【解決手段】半導体記憶装置は、第1及び第2の駆動電位VDD、VSSをSRAMの各メモリセル24に供給する電位線DL、SLの一方の上に並列に配設された第1及び第2の追加FET・N1、P1を有する。メモリセルの選択時に、第1の追加FETをオン状態とする選択信号SELを、選択信号供給線L1を介して第1の追加FET・N1のゲート端子に供給する。メモリセルの非選択及び選択に夫々対応して第1及び第2のレベルを有するバイアス電位Vbsを、バイアス供給線L2を介して第2の追加FET・P1のゲート端子に供給する。
【選択図】図6
Description
Masanao Yamada et al.、" A 300MHz 25μA/Mb Leakage On-Chip SRAM Module ...", ISSCC 2004/ SESSION 27/ SRAM/ 27.2, pp. 494-495.
図4は、本発明の第1の実施形態に係るSRAM(半導体記憶装置)を示すブロック図である。このSRAMは、マトリクス状に配置されたアドレス毎に、メモリセル24が配設されたメモリセルアレイ21を有する。メモリセルアレイ21の行毎にメモリセルを選択するワード線WLが接続される。また、メモリセルアレイ21の列毎にメモリセルに対するデータの送受を行う相補対のデータ線BL、/BLが接続される。
Vbs1=VDD−Vth(LD)−Vth(P1)−IRm×Rm×(Y/X) …(1)
ここで、Vth(LD)、Vth(P1)、IRm×Rm×(Y/X)はトランジスタLD1(またはLD2)の閾値電圧、トランジスタP1の閾値電圧、抵抗分割によるマージンを夫々表す。
VSS_cell−Vbs1>Vth(P1) …(2)
この結果、低電位VSS_cellのレベルは、以下の式(3)で表されるように、バイアス電位Vbs1及び閾値電圧Vth(P1)によってクランプされる。
VSS_cell=Vbs1+Vth(P1)
=VDD−Vth(LD)−Vth(P1)−IRm×Rm×(Y/X)+Vth(P1) …(3)
従って、スタンドバイ時においてメモリセルに掛る電圧(スタンドバイ電圧VSB)は、以下の式(4)で表される値にクランプされる。
VSB=VDD−VSS_cell=Vth(LD)+IRm×Rm×(Y/X) …(4)
バイアス電位Vbs1は、対応するメモリセルに記憶されたデータが破壊されるほど低電位VSS_cellのレベルの上昇(即ちメモリセルの電圧降下)が進行する前に、トランジスタP1の一方がオン状態となるように設定される。スタンドバイ(WL=L)時にSRAMのメモリセルがデータ保持できる条件は、一方のロードトランジスタLD1(またはLD2)と、他方のドライバトランジスタDV2(またはDV1)とがオン状態を維持することである。従って、バイアス電位Vbs1は、トランジスタLD1、LD2、DV1、DV2の1つが電圧降下によりターンオフする前に、トランジスタP1の一方がオン状態となって電圧降下を止めるように設定されることが望ましい。また、製造上のばらつきにより同一アレイを構成するメモリセルであっても、閾値電圧にはばらつきが生じる。このため、トランジスタLD1、LD2の閾値電圧のばらつきを考慮し、抵抗分割によるマージン(IRm×Rm×(Y/X))を設定することができる。
図9は、本発明の第2の実施形態に係るSRAM(半導体記憶装置)を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。図9に示す装置では、接地電位VSSに接続された電位線SL上に、図6に示す第1の追加トランジスタN1に代えて、2つのトランジスタN11、N12が並列に配設される。これらの2つのトランジスタN11、N12に関連する点を除いて、図9に示す装置は、図6に示す装置と同じ構成を有する。
図11は、本発明の第3の実施形態に係るSRAM(半導体記憶装置)を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。図11に示す装置では、トランジスタN1のゲート端子に接続された選択信号供給線L1上に、図6に示す遅延回路40に代えて、インバータ回路60が配設される。このインバータ回路60に関連する点を除いて、図11に示す装置は、図6に示す装置と同じ構成を有する。なお、効果の面からみると、図11に示す装置は、図9に示す装置と類似するが、より簡便な回路で同様の効果を得ることができる。
図13は、本発明の第4の実施形態に係るSRAM(半導体記憶装置)を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。第1乃至第3の実施形態では、スタンドバイ電圧をクランプするため(即ち、スタンドバイリークを減少させるため)、メモリセルの低電位VSS_cellのレベルを制御しているが、同様な思想で高電位VDD_cellのレベルを制御することもできる。図13に示すSRAMはかかる観点に基づいて構成される。なお、このSRAMのメモリセルアレイ21及びメモリセル24の構成は、図4及び図5に示すそれらと同一である。
上述の実施形態において、SRAMのメモリセル24は、図5に示すように、6個のトランジスタにより形成される。しかし、上述の実施形態に示された思想は、他のタイプのSRAM、例えば、2つのロードトランジスタを置換する2個の抵抗器と4個のトランジスタとでメモリセルが形成されるタイプのSRAMにも同様に適用することができる。また、バイアスジェネレータ31は、バイアス電位Vbsの第1のレベルが、電源電位(第1の駆動電位)VDDと接地電位(第2の駆動電位)VSSとの間の電位差の変動と、トランジスタの閾値電圧Vthの変動(主にプロセスによる誤差)とを反映するように構成される。しかし、上述の実施形態に示された思想は、バイアスジェネレータがこれらの変動を反映しないように構成されている場合にも同様に適用することができる。
Claims (5)
- 複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルを選択する複数のワード線と、
前記メモリセルに対するデータの送受を行う複数のデータ線と、
第1の駆動電位を各メモリセルに供給する第1の電位線と、
前記第1の駆動電位よりも低い第2の駆動電位を各メモリセルに供給する第2の電位線と、
前記第1及び第2の電位線の一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第1の追加FET(FET: Field-Effect Transistor)と、
前記メモリセルの選択時に前記第1の追加FETをオン状態とする選択信号を、前記第1の追加FETのゲート端子に供給する選択信号供給線と、
前記第1の追加FETと並列となるように前記一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第2の追加FETと、
前記メモリセルの非選択及び選択に夫々対応して第1及び第2のレベルを有するバイアス電位を前記第2の追加FETのゲート端子に供給するバイアス供給線と、前記第2の追加FETは、前記メモリセルに生じる電圧降下により前記バイアス電位を基準としてオン状態となることと、前記バイアス電位の第1のレベルは前記第1及び第2の駆動電位間の電位であり、前記バイアス電位の第2のレベルは、前記一方の電位線に対応する前記第1及び第2の駆動電位の内の一方の電位であることと、
を具備することを特徴とする半導体記憶装置。 - 前記選択信号供給線に接続された遅延回路を更に具備し、前記遅延回路は、前記メモリセルの非選択から選択への遷移時において、前記第1の追加FETをオン状態とする前記選択信号のレベルを前記第1の追加FETのゲート端子に供給するタイミングを遅延させることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の追加FETと並列となるように前記一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第3の追加FETと、前記の第3の追加FETは前記第1の追加FETよりも電流駆動力が小さいことと、
前記メモリセルの選択時に前記第3の追加FETをオン状態とする選択信号を、前記遅延回路を経ずに前記第3の追加FETのゲート端子に供給する選択信号供給線と、
を更に具備することを特徴とする請求項2に記載の半導体記憶装置。 - 前記選択信号供給線に接続されたインバータ回路を更に具備し、前記インバータ回路は、電流駆動力が異なるプルアップFETとプルダウンFETとを具備し、前記第2の追加FETのオフ状態からオン状態への切り替えが、オン状態からオフ状態への切り替えよりも遅くなるように設定されることを特徴とする請求項1に記載の半導体記憶装置。
- 複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルの夫々は、第1乃至第4のNMIS(MIS: Metal-Insulator-Semiconductor)FETと第1及び第2のPMISFETとを含むことと、前記第1のNMISFETのドレイン端子と前記第1のPMISFETのドレイン端子とが接続されることと、前記第2のNMISFETのドレイン端子と前記第2のPMISFETのドレイン端子とが接続されることと、前記第1のNMISFET及び前記第1のPMISFETのゲート端子は、前記第2のNMISFET及び前記第2のPMISFETの前記ドレイン端子と前記第3のNMISFETのソース端子とに接続されることと、前記第2のNMISFET及び前記第2のPMISFETのゲート端子は、前記第1のNMISFET及び前記第1のPMISFETの前記ドレイン端子と前記第4のNMISFETのソース端子とに接続されることと、
前記メモリセルを選択する複数のワード線と、各ワード線は前記第3のNMISFET及び前記第4のNMISFETのゲート端子に接続されることと、
前記メモリセルに対するデータの送受を行う複数のデータ線と、各データ線は前記第3のNMISFET及び前記第4のNMISFETのドレイン端子に夫々接続されることと、
前記第1のPMISFET及び前記第2のPMISFETのソース端子を第1の駆動電位の供給源に接続する第1の電位線と、
前記第1のNMISFET及び前記第2のNMISFETのソース端子を前記第1の駆動電位よりも低い第2の駆動電位の供給源に接続する第2の電位線と、
前記第2の電位線上に配設され、前記第2の電位線を選択的に導通させる第5のNMISFETと、
前記メモリセルの選択時に前記第5のNMISFETをオン状態とする選択信号を、前記第5のNMISFETのゲート端子に供給する選択信号供給線と、
前記第5のNMISFETと並列となるように前記第2の電位線上に配設され、前記第2の電位線を選択的に導通させる第3のPMISFETと、
前記メモリセルの非選択及び選択に夫々対応して第1及び第2のレベルを有するバイアス電位を前記第3のPMISFETのゲート端子に供給するバイアス供給線と、前記バイアス電位の第1のレベルは前記第1及び第2の駆動電位間の電位であり、前記バイアス電位の第2のレベルは前記第2の駆動電位であることと、
前記メモリセルの非選択及び選択を切替えるモード切替え信号によって駆動され、前記バイアス電位の第1及び第2のレベルを前記バイアス供給線に選択的に供給する選択回路と、
前記バイアス電位の第1のレベルを生成すると共に、前記選択回路の一方の入力に供給するバイアス生成回路と、
を具備する。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005152437A JP4660280B2 (ja) | 2005-05-25 | 2005-05-25 | 半導体記憶装置 |
US11/219,827 US7254085B2 (en) | 2005-05-25 | 2005-09-07 | Static random access memory device and method of reducing standby current |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005152437A JP4660280B2 (ja) | 2005-05-25 | 2005-05-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006331519A true JP2006331519A (ja) | 2006-12-07 |
JP4660280B2 JP4660280B2 (ja) | 2011-03-30 |
Family
ID=37463149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005152437A Expired - Fee Related JP4660280B2 (ja) | 2005-05-25 | 2005-05-25 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7254085B2 (ja) |
JP (1) | JP4660280B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
JP2008159249A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリー・セルのリーケージを低減するpgゲート・データ保持技術 |
JP2017503302A (ja) * | 2013-12-13 | 2017-01-26 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 供給電圧バイアス回路によるスタティックランダムアクセスメモリ(sram)における耐プロセス電流リーケージ低減 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
PT1474894E (pt) * | 2002-01-15 | 2007-03-30 | Nextlimit Ab | Identificação de objectos de distribuição numa rede de telecomunicação |
US7372746B2 (en) | 2005-08-17 | 2008-05-13 | Micron Technology, Inc. | Low voltage sensing scheme having reduced active power down standby current |
US7791406B1 (en) * | 2006-04-04 | 2010-09-07 | Marvell International Ltd. | Low leakage power management |
US20080211513A1 (en) * | 2007-02-15 | 2008-09-04 | Stmicroelectronics, Inc. | Initiation of fuse sensing circuitry and storage of sensed fuse status information |
US7688669B2 (en) * | 2007-02-15 | 2010-03-30 | Stmicroelectronics, Inc. | Programmable SRAM source bias scheme for use with switchable SRAM power supply sets of voltages |
US7623405B2 (en) * | 2007-02-15 | 2009-11-24 | Stmicroelectronics, Inc. | SRAM with switchable power supply sets of voltages |
US9063016B2 (en) * | 2009-05-04 | 2015-06-23 | R.W. Beckett Corporation | Fail safe multi-sensor component |
CN102576236B (zh) | 2009-09-09 | 2015-03-25 | 马维尔国际贸易有限公司 | 具有多个电源和/或多个低功率模式的存储器 |
TWI490857B (zh) * | 2012-12-27 | 2015-07-01 | 修平學校財團法人修平科技大學 | 靜態隨機存取記憶體 |
TWI490868B (zh) * | 2012-12-27 | 2015-07-01 | 修平學校財團法人修平科技大學 | 5t靜態隨機存取記憶體 |
JP6392082B2 (ja) * | 2014-10-31 | 2018-09-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
KR20170134959A (ko) * | 2015-03-31 | 2017-12-07 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
TWI570717B (zh) * | 2015-05-08 | 2017-02-11 | 修平學校財團法人修平科技大學 | 5t靜態隨機存取記憶體 |
US11726543B2 (en) | 2019-12-13 | 2023-08-15 | Stmicroelectronics S.R.L. | Computing system power management device, system and method |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62102498A (ja) * | 1985-10-28 | 1987-05-12 | Toshiba Corp | スタテイツク型ランダムアクセスメモリのメモリセル電源制御回路 |
JPH05347550A (ja) * | 1992-04-14 | 1993-12-27 | Hitachi Ltd | 半導体集積回路 |
JPH08138381A (ja) * | 1994-11-07 | 1996-05-31 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法および内部電圧発生回路 |
JPH10112188A (ja) * | 1996-10-03 | 1998-04-28 | Hitachi Ltd | 半導体集積回路装置 |
JP2001176270A (ja) * | 1991-11-08 | 2001-06-29 | Hitachi Ltd | 半導体集積回路 |
JP2002543731A (ja) * | 1999-04-30 | 2002-12-17 | インテル・コーポレーション | 先進cmosプロセスでの使用のための集積回路の低漏れ電力回路 |
JP2003168735A (ja) * | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0973784A (ja) * | 1995-09-07 | 1997-03-18 | Nec Corp | 半導体装置及びその制御回路 |
US7061820B2 (en) * | 2003-08-27 | 2006-06-13 | Texas Instruments Incorporated | Voltage keeping scheme for low-leakage memory devices |
JP4138718B2 (ja) * | 2004-08-31 | 2008-08-27 | 株式会社東芝 | 半導体記憶装置 |
-
2005
- 2005-05-25 JP JP2005152437A patent/JP4660280B2/ja not_active Expired - Fee Related
- 2005-09-07 US US11/219,827 patent/US7254085B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62102498A (ja) * | 1985-10-28 | 1987-05-12 | Toshiba Corp | スタテイツク型ランダムアクセスメモリのメモリセル電源制御回路 |
JP2001176270A (ja) * | 1991-11-08 | 2001-06-29 | Hitachi Ltd | 半導体集積回路 |
JPH05347550A (ja) * | 1992-04-14 | 1993-12-27 | Hitachi Ltd | 半導体集積回路 |
JPH08138381A (ja) * | 1994-11-07 | 1996-05-31 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法および内部電圧発生回路 |
JPH10112188A (ja) * | 1996-10-03 | 1998-04-28 | Hitachi Ltd | 半導体集積回路装置 |
JP2002543731A (ja) * | 1999-04-30 | 2002-12-17 | インテル・コーポレーション | 先進cmosプロセスでの使用のための集積回路の低漏れ電力回路 |
JP2003168735A (ja) * | 2001-11-30 | 2003-06-13 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
JP2008159249A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリー・セルのリーケージを低減するpgゲート・データ保持技術 |
JP2017503302A (ja) * | 2013-12-13 | 2017-01-26 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 供給電圧バイアス回路によるスタティックランダムアクセスメモリ(sram)における耐プロセス電流リーケージ低減 |
Also Published As
Publication number | Publication date |
---|---|
US7254085B2 (en) | 2007-08-07 |
US20060268628A1 (en) | 2006-11-30 |
JP4660280B2 (ja) | 2011-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4660280B2 (ja) | 半導体記憶装置 | |
US9984742B2 (en) | Tunable negative bitline write assist and boost attenuation circuit | |
US7382674B2 (en) | Static random access memory (SRAM) with clamped source potential in standby mode | |
JP4138718B2 (ja) | 半導体記憶装置 | |
US9928901B2 (en) | SRAM with first and second precharge circuits | |
US6826074B2 (en) | Semiconductor memory device | |
US6826108B2 (en) | Integrated circuit memory device power supply circuits and methods of operating same | |
KR940008091A (ko) | 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치 | |
US7738305B2 (en) | Read-out circuit for or in a ROM memory; ROM memory and method for reading the ROM memory | |
US7869291B2 (en) | Precharge voltage supply circuit and semiconductor device using the same | |
JP6538629B2 (ja) | 半導体記憶装置 | |
KR100341191B1 (ko) | 노이즈를 억제하면서 내부 회로에 외부로부터 전원 전위를공급할 수 있는 반도체 집적 회로 장치 | |
US9685225B2 (en) | Semiconductor storage device for controlling word lines independently of power-on sequence | |
US8233346B2 (en) | Start-up circuit of internal power supply of semiconductor memory | |
US7760563B2 (en) | Apparatus for sensing data of semiconductor integrated circuit | |
US6028800A (en) | Sense amplifier driver having variable power-supply voltage | |
CN113129963B (zh) | 存储器器件及其操作方法 | |
JP2002245795A (ja) | 半導体装置 | |
KR19990083194A (ko) | 부 문턱 전류 컷-오프용 트랜지스터를 갖는 반도체 집적회로 | |
JP2004005403A (ja) | 1/2電源電圧発生回路及び半導体メモリ装置 | |
US5235546A (en) | Semiconductor memory device having transfer gate array associated with monitoring circuit for bit line pair | |
JP6063827B2 (ja) | 遅延回路および半導体記憶装置 | |
JP2009048670A (ja) | 半導体回路 | |
KR20020068620A (ko) | 비트라인 센스앰프 | |
KR19990054398A (ko) | 리던던시 동작이 가능한 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080408 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101207 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101228 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |