TWI570717B

TWI570717B - ５ｔ靜態隨機存取記憶體

Info

Publication number: TWI570717B
Application number: TW104114664A
Authority: TW
Inventors: 蕭明椿; 余建政; 文忠宇
Original assignee: 修平學校財團法人修平科技大學
Priority date: 2015-05-08
Filing date: 2015-05-08
Publication date: 2017-02-11
Also published as: TW201640505A

Description

5T靜態隨機存取記憶體

本發明係有關於一種單埠(single port)靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)，尤指一種有效提高單埠SRAM之待機效能，並能有效提高讀取速度與有效降低漏電流(leakage current)且能解決習知具單一位元線之單埠SRAM寫入邏輯1困難之單埠SRAM。

習知之單埠靜態隨機存取記憶體(SRAM)如第1a圖所示，其主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數個記憶體區塊(memory block，MB₁、MB₂等)所組成，每一記憶體區塊更由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞；複數條字元線(word line，WL₁、WL₂等)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs，BL₁、BLB₁...BL_m、BLB_m等)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線(BL₁...BL_m)及一互補位元線(BLB₁...BLB_m)所組成。

第1b圖所示即是6T單埠靜態隨機存取記憶體(SRAM)晶胞之電路示意圖，其中，PMOS電晶體(P11)和(P12)稱為負載電晶體(load transistor)，NMOS電晶體(N11)和(N12)稱為驅動電晶體(driving transistor)，NMOS電晶體(N13)和(N14)稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該單埠SRAM晶胞需要6個電晶體，且於讀取邏輯0時，為了避免讀取操作初始瞬間(initial instant)另一驅動電晶體導通，必須將驅動電晶體與存取電晶體間的電流驅動能力比(即單元比率，cell ratio)設定在2.2至3.5之間，而導致存在有高集積化困難及價格高等缺失。

第1b圖所示6T單埠靜態隨機存取記憶體晶胞於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬。

用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T單埠靜態隨機存取記憶體晶胞之電路示意圖，與第1b圖之6T單埠靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T單埠靜態隨機存取記憶體晶胞在不變更PMOS電晶體(P11)和(P12)以及NMOS電晶體(N11)、(N12)和(N13)的通道寬長比(亦即保持與6T SRAM晶胞相同之電晶體通道寬長比)以維持靜態雜訊邊際(Static Noise Margin,SNM)的情況下存在寫入邏輯1相當困難之問題。茲考慮記憶晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此很難將節點A中先前寫入的邏輯0 蓋寫成邏輯1。第3圖所示5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。

解決上述5T靜態隨機存取記憶體晶胞寫入邏輯1困難之方法有如下幾種，第一種方法為寫入時將供應至記憶體晶胞之電壓位準拉低至低於電源供應電壓(VDD)，以便於寫入邏輯1時(假設節點A原本儲存邏輯0，而現在欲寫入邏輯1)，藉由提高驅動電晶體NMOS電晶體(N11)之導通電阻以於寫入操作期間能使驅動電晶體NMOS電晶體(N12)導通，而完成寫入邏輯1之操作，例如專利文獻1(99年4月27日第US7706203 B2號)所提出之「Memory System」、專利文獻2(103年2月11日第TWI426515 B號)所提出之「寫入操作時降低電源電壓之單埠SRAM」、專利文獻3(103年2月11日第TWI426514 B號)所提出之「寫入操作時降低電源電壓之單埠靜態隨機存取記憶體」、專利文獻4(102年12月11日第TWI419162 B號)所提出之「具放電路徑之單埠靜態隨機存取記憶體」及專利文獻5(103年1月30日第US2014/0029333 A1號)所提出之「Five Transistor SRAM Cell」等等均屬之，該等專利雖可有效解決寫入邏輯1困難之問題，惟由於該等專利需設置雙電源及/或放電路徑，且該等專利寫入時須將供應至記憶體晶胞之電壓位準拉低至低於電源供應電壓(VDD)並於寫入完成後將供應至記憶體晶胞之電壓位準回復為電源供應電壓(VDD)，因此均會造成無謂的功率耗損，再者該等專利均未考慮到降低待機功率及45奈米操作電壓將降為1.1±30%時所造成讀取速度降低等問題，因此仍有改進空間。

第二種方法為重新設計PMOS電晶體(P11)和(P12)以及NMOS電晶體(N11)、(N12)和(N13)的通道寬長比，例如非專利文獻6(Satyanand Nalam et al.,”5T SRAM with asymmetric sizing for improved read stability”,IEEE Journal of Solid-State Circuits.,Vol.46.No.10,pp 2431-2442,Oct.2011.)，惟由於PMOS電晶體(P11)和(P12)的通道寬長比不再相同且NMOS電晶體(N11)和(N12)的通道寬長比不再相同，因此會使靜態雜訊邊際(SNM)降低，且亦未考慮到降低待機功率及45奈米操作電壓將降為1.1±30%時所造成讀取速度降低等問題，因此仍有改進空間。

第三種方法為寫入時將供應至記憶體晶胞之存取電晶體(N13)閘極之字元線(WL)電壓位準拉高至高於電源供應電壓(VDD)，以便於寫入邏輯1時(假設節點A原本儲存邏輯0，而現在欲寫入邏輯1)，藉由降低存取電晶體(N13)之導通電阻以於寫入初始瞬間(initial instant)能使驅動電晶體NMOS電晶體(N12)導通，而完成寫入邏輯1之操作，例如專利文獻7(102年8月1日第TWI404065號)所提出之「寫入操作時提高字元線電壓位準之單埠靜態隨機存取記憶體」，惟由於寫入時將供應至記憶體晶胞之存取電晶體(N13)閘極之字元線(WL)電壓位準拉高至高於電源供應電壓(VDD)會增加寫入干擾(write disturb)，且亦未考慮到45奈米操作電壓降為1.1±30%時所造成讀取速度降低之問題，因此仍有改進空間。

第四種方法為寫入時將驅動電晶體NMOS電晶體(N11)之源極電壓位準拉高至高於接地電壓，以便於寫入邏輯1時(假設節點A原本儲存邏輯0，而現在欲寫入邏輯1)，藉由提高驅動電晶體NMOS電晶體(N11)之汲極電壓位準，以於寫入初始瞬間能使驅動電晶體NMOS電晶體(N12)導通，而完成寫入邏輯1之操作，例如專利文獻8(103年9月1日第TWI451414號)所提出之「具高效能之靜態隨機存取記憶體」、專利文獻9(103年5月1 日第TWI436359號)所提出之「5T單埠SRAM」、專利文獻10(103年4月1日第TWI433151號)所提出之「5T靜態隨機存取記憶體」及專利文獻11(103年2月1日第TWI425510號)所提出之「具低待機電流之單埠靜態隨機存取記憶體」，惟由於該等專利均未考慮到45奈米操作電壓降為1.1±30%時所造成讀取速度降低之問題，因此仍有改進空間。

第五種方法為寫入時藉由背閘極偏壓(back gate bias)技術以提高驅動電晶體NMOS電晶體(N11)之臨界電壓並同時降低存取電晶體(N13)之臨界電壓，以便於寫入邏輯1時(假設節點A原本儲存邏輯0，而現在欲寫入邏輯1)，藉由提高驅動電晶體NMOS電晶體(N11)之汲極電壓位準，以於寫入初始瞬間能使驅動電晶體NMOS電晶體(N12)導通，而完成寫入邏輯1之操作，惟該方法須使用分離井(split well)會增加製程複雜度，因此鮮少使用。

第六種方法為重新設計PMOS電晶體(P11)和(P12)以及NMOS電晶體(N11)、(N12)和(N13)之間的連接關係，例如非專利文獻12(Chua-Chin Wang et al.,”A single-ended disturb-free 5T loadless SRAM with leakage sensor and read delay compensation using 40nm process”,2014 International Symposium on Circuits and Systems,pp 1126-1129,June 2014.)及非專利文獻13(Shyam Akashe et al.,”High density and low leakage current based 5T SRAM cell using 45nm technology”,2011 International Conference on Nanoscience,Engineering and Technology(ICONSET),pp 346-350,Nov.2011.)，惟由於該等非專利文獻並未考慮到45奈米操作電壓降為1.1±30%時所造成讀取速度降低之問題，因此仍有改進空間。

接著，探討藉由將所有記憶體晶胞中之NMOS電晶體(N11)和(N12)之源極電壓由原本之接地電壓提高至較接地電壓為高之一預定電壓，以謀求降低待機操作之功率消耗的之技術，例如專利文獻14(99年12月1日第TW M393773號)所提出之「具放電路徑之雙埠靜態隨機存取記憶體」、專利文獻15(98年3月21日第TW I307890號)所提出之「靜態隨機存取記憶體」、專利文獻16(97年6月3日第US7382674 B2號)所提出之「Static random access memory(SRAM)with clamped source potential in standby mode」、專利文獻17(96年8月7日第US7254085 B2號)所提出之「Static random access memory device and method of reducing standby current」、專利文獻18(95年9月19日第US7110317 B2號)所提出之「SRAM employing virtual rail scheme stable against various process-voltage-temperature variations」、非專利文獻19(Tae-Hyoung Kim et al.,”A Voltage Scalable 0.26V,64kb 8T SRAM With Vmin Lowering Techniques and Deep Sleep Mode”,IEEE Journal of Solid-State Circuits.,Vol.64,pp 1785-1795,2009.)所提出之8T SRAM以及非專利文獻20(Ding-Ming Kwai,”Modeling of SRAM Standby Current by Three-Parameter Lognormal Distribution”,Design,and Testing,2009.MTDT '09.IEEE International Workshop on Memory Technology,pp 77-82,Aug.31 2009-Sept.2009.)等等均屬之，該等專利文獻或非專利文獻於待機操作時，均是藉由將所有記憶體晶胞中之驅動電晶體(亦即第1b圖之NMOS電晶體N11和N12)之源極電壓由原本之接地電壓提高至較該接地電壓為高之一預定電壓，以謀求降低待機操作之功率消耗，惟由於該等專利文獻或非專利文獻之較接地電壓為高的該預定電壓僅係藉由電晶體之漏電流對寄生電容的充電而產生，而造成靜態隨機存取記憶體進入待機模式之速度極為緩慢，並因而導致降低待機效能之缺失：亦即該等專利文獻或非專利文獻均缺乏待機啟動電路以促使靜態隨機存取記憶體快速進入待機模式，因此仍有改進空間。

有鑑於此，本發明之主要目的係提出一種5T靜態隨機存取記憶體，其能藉由讀取時，將靠近位元線之驅動電晶體的源極從原本的接地電壓改為比接地電壓還低，此時可配置較小通道寬長比之驅動電晶體即可完成讀取動作，且於讀取邏輯0時也不會造成遠離位元線之驅動電晶體的瞬間導通而阻礙讀取操作，同時寫入時亦可有效避免習知具單一位元線之單埠SRAM存在寫入邏輯1相當困難之問題。

本發明之次要目的係提出一種5T靜態隨機存取記憶體，其能藉由待機啟動電路以有效促使SRAM快速進入待機模式，並因而有效提高SRAM之待機效能。

本發明之再一目的係提出一種5T靜態隨機存取記憶體，其能藉由控制電路以有效降低待機模式之漏電流。

本發明之又一目的係提出一種5T靜態隨機存取記憶體，其能藉由控制電路以有效提高讀取速度。

本發明提出一種5T靜態隨機存取記憶體，其主要包括一記憶體陣列、複數個控制電路(2)、複數個預充電電路(3)以及一待機啟動電路(4)，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞設置一個控制電路，且每一記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P11與一第一NMOS電晶體N11所組成)、一第二反相器(由一第二PMOS電晶體P12與一第二NMOS電晶體N12所組成)及一存取電晶體(由第三NMOS電晶體N13所組成)。每一控制單元(2)係連接至對應列記憶體晶胞中之每一記憶體晶胞的該第一NMOS電晶體(N11)的源極以及該第二NMOS電晶體(N12)的源極，以便因應不同操作模式而控制該第一NMOS電晶體(N11)的源極電壓以及該第二NMOS電晶體(N12)的源極電壓。於讀取模式時，將靠近位元線(BL)之該第一NMOS電晶體(N11)的源極從原本的接地電壓改為比接地電壓還低，此時可配置較小通道寬長比之該第一NMOS電晶體(N11)與該第二NMOS電晶體(N12)即可完成讀取動作，且於讀取邏輯0時也不會造成遠離位元線(BL)之該第二NMOS電晶體(N12)由於瞬間導通而阻礙讀取操作；於寫入模式時，將靠近位元線(BL)之該第一NMOS電晶體(N11)的源極維持原本的接地電壓，因配置有較小通道寬長比之該第一NMOS電晶體(N11)，因此可有效避免習知具單一位元線之單埠SRAM存在寫入邏輯1相當困難之問題；於待機模式時，可有效降低漏電流，而於保持模式時則可維持原有的電氣特性。再者，藉由該待機啟動電路(4)的設計，以有效促使具單埠SRAM快速進入待機模式，並因而有效提高單埠SRAM之待機效能。

BLB₁ ^…BLB_m‧‧‧互補位元線

BLB‧‧‧互補位元線

MB₁ ^…MB_k‧‧‧記憶體區塊

WL₁ ^…WL_n‧‧‧字元線

BL₁ ^…BL_m‧‧‧位元線

I₁、I₂、I₃‧‧‧漏電流

1‧‧‧SRAM晶胞

2‧‧‧控制電路

3‧‧‧預充電電路

4‧‧‧待機啟動電路

P11‧‧‧第一PMOS電晶體

P12‧‧‧第二PMOS電晶體

N11‧‧‧第一NMOS電晶體

N12‧‧‧第二NMOS電晶體

N13‧‧‧第三NMOS電晶體

A‧‧‧儲存節點

B‧‧‧反相儲存節點

V_DD‧‧‧電源供應電壓

BL‧‧‧位元線

WL‧‧‧字元線

S‧‧‧待機模式控制信號

/S‧‧‧反相待機模式控制信號

VL1‧‧‧第一低電壓節點

VL2‧‧‧第二低電壓節點

N21‧‧‧第四NMOS電晶體

N22‧‧‧第五NMOS電晶體

N23‧‧‧第六NMOS電晶體

N24‧‧‧第七NMOS電晶體

N25‧‧‧第八NMOS電晶體

RC‧‧‧讀取控制信號

RGND‧‧‧加速讀取電壓

P31‧‧‧第三PMOS電晶體

P‧‧‧預充電信號

N41‧‧‧第九NMOS電晶體

P41‧‧‧第四PMOS電晶體

D1‧‧‧第一延遲電路

第1a圖係顯示習知之靜態隨機存取記憶體；第1b圖係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；第2圖係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；第3圖係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；第4圖係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；第5圖係顯示本發明較佳實施例所提出之電路示意圖；第6圖係顯示第5圖之本發明較佳實施例於寫入期間之簡化電路圖；第7圖係顯示第5圖之本發明較佳實施例之寫入動作時序圖；第8圖係顯示第5圖之本發明較佳實施例於讀取期間之簡化電路圖；第9圖係顯示第5圖之本發明較佳實施例於待機期間之簡化電路圖。

根據上述之主要目的，本發明提出一種5T靜態隨機存取記憶體，其主要包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包括有複數個記憶體晶胞(1)；複數個控制電路(2)，每一列記憶晶胞設置一個控制電路(2)；複數個預充電電路(3)，每一行記憶晶胞設置一個預充電電路(3)；以及一待機啟動電路(4)。

為了便於說明起見，第5圖所示之靜態隨機存取記憶體僅以一個記憶體晶胞(1)、一條字元線(WL)、一條位元線(BL)、一控制電路(2)、一預充電電路(3)以及一待機啟動電路(4)做為實施例來說明。該記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P11與一第一NMOS電晶體N11所組成)、一第二反相器(由一第二PMOS電晶體P12與一第二NMOS電晶體N12所組成)、一第三NMOS電晶體(N13)，其中，該第一反相器及該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(節點A)係用於儲存SRAM晶胞之資料，而該第二反相器之輸出(節點B)則用於儲存SRAM晶胞之反相資料。

請再參考第5圖，該控制電路(2)係由一第四NMOS電晶體(N21)、一第五NMOS電晶體(N22)、一第六NMOS電晶體(N23)、一第七NMOS電晶體(N24)、一第八NMOS電晶體(N25)、一讀取控制信號(RC)、一加速讀取電壓(RGND)、一待機模式控制信號(S)以及一反相待機模式控制信號(/S)所組成。該第四NMOS電晶體(N21)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與一第二低電壓節點(VL2)；該第五NMOS電晶體(N22)之源極、閘極與汲極係分別連接至該第二低電壓節點(VL2)、該待機模式控制信號(S)與一第一低電壓節點(VL1)；該第六NMOS電晶體(N23)之源極係連接至接地電壓，而閘極與汲極連接在一起並連接至該第一低電壓節點(VL1)；該第七NMOS電晶體(N24)之源極、閘極與汲極係分別連接至該加速讀取電壓(RGND)、該讀取控制信號(RC)與該第一低電壓節點(VL1)；該第八NMOS電晶體(N25)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與該第一低電壓節點(VL1)。在此值得注意的是，該反相待機模式控制信號(/S)係由該待機模式控制信號(S)經一反相器而獲得。

該控制電路(2)係設計成可因應不同操作模式而控制該第一低電壓節點(VL1)與該第二低電壓節點(VL2)之電壓位準，於寫入模式時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體N11)的源極電壓(即該第一低電壓節點VL1)設定成接地電壓，且將選定晶胞中另一驅動電晶體(即該第二NMOS電晶體N12)的源極電壓(即該第二低電壓節點VL2)設定成接地電壓。

於讀取模式時，將選定晶胞中較接近位元線(BL)之驅動電晶體(即該第一NMOS電晶體N11)的源極電壓(即該第一低電壓節點VL1)設定成較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之該加速讀取電壓(RGND)可有效提高讀取速度。

於待機模式時，將所有記憶晶胞中之驅動電晶體的源極電壓設定成較接地電壓為高之該預定電壓，以便降低漏電流；而於保持模式時則將記憶晶胞中之驅動電晶體的源極電壓設定成接地電壓，以便維持原來之保持特性，其詳細工作電壓位準如表1所示。

表l中之該讀取控制信號(RC)為一讀取致能(Read Enable，簡稱RE)信號與對應之字元線(WL)信號的及閘運算結果。在此值得注意的是，對於非選定字元線及非選定位元線係設定為浮接(floating)狀態，而對於非讀取模式期間之該讀取控制信號(RC)係設定為該加速讀取電壓(RGND)之位準，以防止該第七NMOS電晶體(N24)之漏電流。

請參考第5圖，該預充電電路(3)係由一第三PMOS電晶體(P31)以及一預充電信號(P)所組成，該第三PMOS電晶體(P31)之源極、閘極與汲極係分別連接至電源供應電壓(V_DD)、該預充電信號(P)與相對應之位元線(BL)，以便於預充電期間，藉由邏輯低位準之該預充電信號(P)，以將相對應之位元線(BL)預充電至該電源供應電壓(V_DD)之位準。

請再參考第5圖，該待機啟動電路(4)係由一第四PMOS電晶體(P41)、一第九NMOS電晶體(N41)、一第一延遲電路(D1)以及該反相待機模式控制信號(/S)所組成。該第四PMOS電晶體(P41)之源極、閘極與汲極係分別連接至電源供應電壓(V_DD)、該反相待機模式控制信號(/S)與該第九NMOS電晶體(N41)之汲極；該第九NMOS電晶體(N41)之源極、閘極與汲極係分別連接至該第一低電壓節點(VL1)、該第一延遲電路(D1)之輸出與該第四PMOS電晶體(P41)之汲極；該第一延遲電路(D1)之輸入連接至該反相待機模式控制信號(/S)，而該延遲電路(D1)之輸出則連接至該第九NMOS電晶體(N41)之閘極。

茲依單埠SRAM之工作模式說明第5圖之本發明較佳實施例的工作原理如下：

(I)寫入模式(write mode)

於寫入操作開始前，該待機控制信號(S)為邏輯低位準、該反相待機控制信號(/S)為邏輯高位準，使得該第八NMOS電晶體(N25)導通(ON)，並使得該第一低電壓節點(VL1)呈接地電壓。

而於寫入操作期間內，該待機控制信號(S)為邏輯低位準、該反相待機控制信號(/S)為邏輯高位準，使得該第八NMOS電晶體(N25)導通(ON)，並使得該第一低電壓節點(VL1)仍呈接地電壓，由於該第一NMOS電晶體(N11)之通道寬長比係設計成比第1b圖之先前技藝的驅動電晶體(N11)之通道寬長比還來得小，因此可有效避免寫入邏輯1困難之問題。第6圖所示為第5圖之本發明較佳實施例於寫入期間之簡化電路圖。

接下來依單埠SRAM之4種寫入狀態來說明第6圖之本發明較佳實施例如何完成寫入動作。

(一)節點A原本儲存邏輯0，而現在欲寫入邏輯0：

在寫入動作發生前(該字元線WL為接地電壓)，該第一NMOS電晶體(N11)為導通(ON)。因為該第一NMOS電晶體(N11)為ON，所以當寫入動作開始時，該字元線(WL)由Low(接地電壓)轉High(電源供應電壓V_DD)。當該字元線(WL)的電壓大於該第三NMOS電晶體(N13)(即存取電晶體)的臨界電壓時，該第三NMOS電晶體(N13)由截止(OFF)轉變為導通(ON)，此時因為位元線(BL)是接地電壓，所以會將該節點A放電，而完成邏輯0的寫入動作，直到寫入週期結束。

(二)節點A原本儲存邏輯0，而現在欲寫入邏輯1：

在寫入動作發生前(該字元線WL為接地電壓)，該第一NMOS電晶體(N11)為導通(ON)。因為該第一NMOS電晶體(N11)為ON，所以當寫入動作開始時，該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓V_DD)，該節點A的電壓會跟隨該字元線(WL)的電壓而上升。

當該字元線(WL)的電壓大於該第三NMOS電晶體(N13)的臨界電壓時，該第三NMOS電晶體(N13)由截止(OFF)轉變為導通(ON)，此時因為該位元線(BL)是High(該電源供應電壓V_DD)，並且因為該第一NMOS電晶體(N11)仍為ON且該節點B仍處於電壓位準為接近於該電源供應電壓(V_DD)之電壓位準的初始狀態，所以該第一PMOS電晶體(P11)仍為截止(OFF)，而該節點A則會朝一分壓電壓位準快速充電，該分壓電壓位準等於(RN₁₁)/(R_N13+R_N11)乘以該電源供應電壓(V_DD)，其中該R_N13表示該第三NMOS電晶體(N13)之導通等效電阻，該R_N11表示該第一NMOS電晶體(N11)之導通等效電阻，由於該第一NMOS電晶體(N11)之通道寬長比係設計成比第1b圖之先前技藝的驅動電晶體(N11)之通道寬長比還來得小，其不僅不會阻礙讀取操作，且能使該分壓電壓位準高於該第二NMOS電晶體(N12)之臨界電壓，因此能使該第二NMOS電晶體(N12)導通，於是使得節點B放電至一較低電壓位準，該節點B之較低電壓位準會使得該第一NMOS電晶體(N11)之導通等效電阻(R_N11)呈現較高的電阻值，該第一NMOS電晶體(N11)之該較高的電阻值會於該節點A獲得較高電壓位準，該節點A之較高電壓位準又會經由該第二反相器(由第二PMOS電晶體P12與第二NMOS電晶體N12所組成)，而使得該節點B呈現更低電壓位準，該節點B之更低電壓位準又會經由該第一反相器(由第一PMOS電晶體P11與第一NMOS電晶體N11所組成)，而使得該節點A獲得更高電壓位準，依此循環，即可將該節點A充電至該電源供應電壓(V_DD)，而完成邏輯1的寫入動作。

(三)節點A原本儲存邏輯1，而現在欲寫入邏輯1：

在寫入動作發生前(該字元線WL為接地電壓)，該第一PMOS電晶體(P11)為導通(ON)。當該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓V_DD)，且該字元線(WL)的電壓大於該第三NMOS電晶體(N13)的臨界電壓時，該第三NMOS電晶體(N13)由截止(OFF)轉變為導通(ON)；此時因為該位元線(BL)是High(該電源供應電壓V_DD)，並且因為該第一PMOS電晶體(P11)仍為ON，所以該節點A的電壓會維持於該電源供應電壓(V_DD)之電壓位準，直到寫入週期結束。

(四)節點A原本儲存邏輯1，而現在欲寫入邏輯0：

在寫入動作發生前(該字元線WL為接地電壓)，該第一PMOS電晶體(P11)為導通(ON)。當該字元線(WL)由Low(接地電壓)轉High(該電源供應電壓V_DD)，且該字元線(WL)的電壓大於該第三NMOS電晶體(N13)的臨界電壓時，該第三NMOS電晶體(N13)由截止(OFF)轉變為導通(ON)，此時因為該位元線(BL)是Low(接地電壓)，所以會將該節點A以及該第一低電壓節點(VL1)放電而完成邏輯0的寫入動作，直到寫入週期結束。

第6圖所示之本發明較佳實施例簡化電路圖，於寫入操作時之HSPICE暫態分析模擬結果，如第7圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬，由該模擬結果可証實，本發明所提出之5T靜態隨機存取記憶體，能藉由配置較小通道寬長比的該第一NMOS電晶體(N11)提高寫入期間節點A之電壓位準，以有效避免習知具單一位元線之單埠靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。

(II)讀取模式(read mode)

於讀取操作開始前，該讀取控制信號(RC)及該待機模式控制信號(S)均為邏輯低位準，使得該第八NMOS電晶體(N25)導通(ON)，並使得該第一低電壓節點(VL1)呈接地電壓。另一方面，由於該讀取控制信號(RC) 為邏輯低位準，使得該第七NMOS電晶體(N24)截止(OFF)。

第5圖所示之本發明較佳實施例係藉由加速讀取電壓(RGND)以於提高讀取速度，於讀取操作時，該讀取控制信號(RC)為邏輯高位準，使得該第七NMOS電晶體(N24)導通，於是該第一低電壓節點(VL1)呈較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之該加速讀取電壓(RGND)可有效提高讀取速度。再者，於讀取操作時，該第八NMOS電晶體(N25)呈導通狀態(由於該第八NMOS電晶體(N25)之閘極為電源供應電壓V_DD之位準)。第8圖所示為第5圖之本發明較佳實施例於讀取期間之簡化電路圖。

(III)待機模式(standby mode)

首先，說明第5圖之待機啟動電路(4)如何促使單埠SRAM快速進入待機模式，以有效提高SRAM之待機效能：(1)於進入待機模式之前，該反相待機模式控制信號(/S)為邏輯High，該邏輯High之反相待機模式控制信號(/S)使得該第四PMOS電晶體(P41)截止(OFF)，並使得該第九NMOS電晶體(N41)導通(ON)；(2)而於進入待機模式後，該反相待機模式控制信號(/S)為邏輯Low，該邏輯Low之反相待機模式控制信號(/S)使得該第四PMOS電晶體(P41)導通(ON)，惟於待機模式之初始期間內(該初始期間係等於該反相待機模式控制信號(/S)由邏輯High轉變為邏輯Low起算，至該第九NMOS電晶體(N41)之閘極電壓足以關閉該第九NMOS電晶體(N41)為止之時間，其可藉由該第一延遲電路(D1)所提供之一延遲時間來調整)，該第九NMOS電晶體(N41)仍導通(ON)，於是可對該第一低電壓節點(VL1)快速充電到達該第六NMOS電晶體(N23)之臨界電壓(V_TN23)的電壓位準，亦即單埠SRAM可快速進入待機模式。在此值得注意的是，於待機模式之初始期間後，該第九NMOS電晶體(N41)關閉並停止供應電流。

請參考第5圖，於待機模式時，該待機模式控制信號(S)為邏輯高位準，而該反相待機模式控制信號(/S)為邏輯低位準，該邏輯低位準之該反相待機模式控制信號(/S)可使得該控制電路(2)中之該第四NMOS電晶體(N21)截止(OFF)，而該邏輯高位準之該待機模式控制信號(S)則使得該第五NMOS電晶體(N22)導通(ON)，此時該第五NMOS電晶體(N22)係作為等化器(equalizer)使用，因此可藉由呈導通狀態之該第五NMOS電晶體(N22)，以使得該第一低電壓節點(VL1)之電壓位準相等於該第二低電壓節點(VL2)之電壓位準，且該等電壓位準均會等於該第六NMOS電晶體(N23)之臨界電壓(V_TN23)的電壓位準。第9圖所示為第5圖之本發明較佳實施例於待機期間之簡化電路圖。

接下來說明本發明於待機模式(standby mode)時如何減少漏電流，請參考第9圖，第9圖描述有本發明實施例處於待機模式時所產生之各漏電流(subthreshold leakage current)I₁、I₂、I₃，其中假設SRAM晶胞中之該第一反相器之輸出(即節點A)為邏輯Low(在此值得注意的是，由於待機模式時該第二低電壓節點(VL2)之電壓位準係維持在該第六NMOS電晶體(N23)之臨界電壓(V_TN23)的電壓位準，因此節點A為邏輯Low之電壓位準亦維持在該V_TN23的電壓位準)，而該第二反相器之輸出(即節點B)為邏輯High(電源供應電壓V_DD)。請參考第1b圖之先前技藝與第9圖之本發明實施例，來說明本發明所提出之靜態隨機存取記憶體與第1b圖之6T SRAM於漏電流方面之比較，首先關於流經該第三NMOS電晶體(N13)之漏電流I₁，由於本發明於待機模式時節點A之電壓位準係維持在該V_TN23的電壓位準，且假設字元線(WL)於待機模式時係設定成接地電壓，而位元線(BL)於待機模式時則設定為該電源供應電壓(V_DD)，因此本發明之第三NMOS電晶體(N13)的閘源極電壓(V_GS)為負值，反觀於待機模式時第1b圖先前技藝之NMOS電晶體(N13)的閘源極電壓(V_GS)等於0，根據閘極引發汲極洩漏(Gate Induced Drain Leakage，簡稱GIDL)效應或2005年3月8日第US6865119號專利案第3(A)及3(B)圖之結果可知，對於NMOS電晶體而言，閘源極電壓為-0.1伏特時之次臨界電流約為閘源極電壓為0伏特時之次臨界電流的1%，因此導因於GIDL效應所引發之流經本發明之該第三NMOS電晶體(N13)之漏電流I₁遠小於第1b圖先前技藝之NMOS電晶體(N13)者；再者，本發明該第三NMOS電晶體(N13)之汲源極電壓(V_DS)為該電源供應電壓(V_DD)扣減該V_TN23的電壓位準，反觀於待機模式時傳統第1b圖6T靜態隨機存取記憶體之NMOS電晶體(N13)之汲源極電壓(V_DS)係等於該電源供應電壓(V_DD)，根據汲極引發能障下跌(Drain-Induced Barrier Lowering，簡稱DIBL)效應，由於DIBL效應所引發之流經本發明之該第三NMOS電晶體(N13)之漏電流I₁亦小於第1b圖先前技藝之NMOS電晶體(N13)者；結果，流經本發明之該第三NMOS電晶體(N13)之漏電流I₁遠小於第1b圖先前技藝之NMOS電晶體(N13)者。

接著關於流經該第一PMOS電晶體(P11)之漏電流I₂，由於待機模式時該第一PMOS電晶體(P11)之源極係為該電源供應電壓(V_DD)，而該第一PMOS電晶體(P11)之汲極係維持在該該V_TN23的電壓位準，因此本發明之該第一PMOS電晶體(P11)之源汲極電壓(V_SD)為該電源供應電壓(V_DD)扣減該V_TN23的電壓位準，反觀於待機模式時第1b圖先前技藝之PMOS電晶體(P11)之源汲極電壓(V_SD)係等於該電源供應電壓(V_DD)，根據DIBL效應，因此流經本發明之該第一PMOS電晶體(P11)之漏電流I₂會小於第1b圖先前技藝之PMOS電晶體(P11)者。

最後，關於流經該第二NMOS電晶體(N12)之漏電流I₃，由於待機模式時該第二低電壓節點(VL2)之電壓位準係維持在該V_TN23的電壓位準，節點A之電壓位準亦維持在該V_TN23的電壓位準，而節點B之電壓位準係等於該電源供應電壓(V_DD)且該第二NMOS電晶體(N12)之基底為接地電壓，因此本發明之該第二NMOS電晶體(N12)的基源極電壓(V_BS)為負值，且該第二NMOS電晶體(N12)之汲源極電壓(V_DS)為該電源供應電壓(V_DD)扣減該V_TN23的電壓位準，反觀於待機模式時第1b圖先前技藝之NMOS電晶體(N12)的基源極電壓(V_BS)等於0，且NMOS電晶體(N12)之汲源極電壓(V_DS)等於該電源供應電壓(V_DD)，根據本體效應(body effect)及DIBL效應可知，流經本發明之該第二NMOS電晶體(N12)之漏電流I₃遠小於第1b圖先前技藝之NMOS電晶體(N12)者。由上述分析可知，本發明所提出之單埠靜態隨機存取記憶體與第1b圖先前技藝相較具有較低之漏電流。

(IV)保持模式(hold mode)

保持模式時，由於該第一低電壓節點(VL1)與該第二低電壓節點(VL2)均設定成接地電壓，其工作原理相同於第3圖傳統具單一位元線之5T SRAM 晶胞，於此不再累述。

【發明功效】

本發明所提出之單埠靜態隨機存取記憶體，具有如下功效：(1)避免寫入邏輯1困難之問題：本發明所提出之5T靜態隨機存取記憶體於寫入操作時，可藉由配置較小通道寬長比的第一NMOS電晶體(N11)以於不阻礙讀取操作的情況下，有效避免習知具單一位元線之單埠SRAM存在寫入邏輯1相當困難之問題；(2)快速進入待機模式：由於本發明所提出之5T靜態隨機存取記憶體設置有待機啟動電路(4)以促使SRAM快速進入待機模式，並藉此以謀求提高單埠SRAM之待機效能；(3)高讀取速度：本發明所提出之5T靜態隨機存取記憶體於讀取操作時係藉由將該第一低電壓節點(VL1)設定成較接地電壓為低之加速讀取電壓(RGND)以有效提高讀取速度；(4)低待機電流：由於本發明所提出之5T靜態隨機存取記憶體於待機模式時，可藉由呈導通狀態之該第五NMOS電晶體(N22)，以使得該第一低電壓節點(VL1)之電壓位準相等於該第二低電壓節點(VL2)之電壓位準，並使得該等電壓位準均等於該第六NMOS電晶體(N23)之臨界電壓的位準，因此本發明所提出之單埠靜態隨機存取記憶體亦具備低待機電流之功效；(5)低電晶體數：對於具有1024列1024行之SRAM陣列而言，傳統第1b圖6T靜態隨機存取記憶體陣列共需1024×1024×6=6,291,456顆電晶體，而本發明所提出之靜態隨機存取記憶體僅至少需1024×1024×5+1024×7+6=5,250,054顆電晶體，其減少16.6%之電晶體數。

雖然本發明特別揭露並描述了所選之較佳實施例，但舉凡熟悉本技術之人士可明瞭任何形式或是細節上可能的變化均未脫離本發明的精神與範圍。因此，所有相關技術範疇內之改變都包括在本發明之申請專利範圍內。