KR101811019B1 - 전하-주입 감지 증폭기 논리회로 - Google Patents

전하-주입 감지 증폭기 논리회로 Download PDF

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Abstract

전하 주입 모듈, 감지 증폭기 모듈, 및 래치 모듈을 포함하는 플립-플롭 회로가 개시된다. 전하 주입 모듈은 클럭 신호에 응답하여 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공한다. 감지 증폭기 모듈은 전하 주입 모듈이 전기 전하를 제 1 노드에 제공하는 동안에 제 1 노드의 전압과 임계값이 교차하는 것을 검출함에 응답하여 제 2 노드의 전압을 조절한다. 래치 모듈은 클럭 신호에 응답하여, 제 2 노드의 전압에 기초하는 소정 값을 저장한다. 래치 모듈은 또한, 플립-플롭 회로의 출력으로서 상기 소정 값을 제공한다.

Description

전하-주입 감지 증폭기 논리회로{CHARGE-INJECTION SENSE-AMP LOGIC}
관련 출원들에 대한 상호 참조
본 출원은 2011년 7월 18일자로 출원된 미국특허출원(출원번호 13/184,836)과 2010년 7월 16일자로 출원된 미국 가특허출원(출원번호 61/365,241)의 우선권을 주장한다. 상기 미국 출원들은 본 발명에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
본 발명은 반도체 래치들에 관한 것이며, 좀더 상세하게는 전하-주입 감지 증폭기 로직(logic: 이하에서, '로직' 혹은 '논리회로'라 함)에 관한 것이다.
본 명세서의 배경기술 부분은 본 발명의 배경을 일반적으로 제공하기 위한 것이다. 본 배경 기술 부분에서 설명되는 정도까지의 본 발명자들의 개시 내용(work)은 물론, 본 발명의 출원 시점에서 종래 기술로서 달리 한정하지 않은 설명의 양상들은, 본 발명에 대한 종래 기술로서 명시적으로도 암묵적으로도 인정되지 않는다.
이제 도1a를 참조하면, 동기형 논리회로의 고 레벨 기능 블록도가 예시된다. 논리회로(100)는 하나 이상의 입력들을 수신한다. 논리회로(100)는 가령, 논리 게이트들의 배열과 같은 조합 논리회로를 포함할 수 있다. 논리회로(100)는 하나 이상의 출력들을 가질 수 있으며, 이들 출력들 중 하나는 플립-플롭(104)에 의해서 수신되는 것으로 도시된다. 수신된 클럭 신호 CK에 기초하여, 플립-플롭(104)은 논리회로(100)로부터의 출력값을 래치한다. 이후, 이러한 래치값은 플립-플롭(104)의 출력에 제공된다.
논리회로(100)가 2개 이상의 출력들을 갖는 경우, 플립-플롭(104)을 포함하는 여러 개의 플립-플롭들이 이용될 수 있다. 파이프라인화된 시스템에서, 하나 이상의 플립-플롭들이 파이프라인의 각각의 스테이지 사이에 제공될 수 있다. 이러한 일례에서, 도1a는 파이프라인의 일 스테이지를 나타낼 수 있으며, 여기서 논리회로(100)의 입력들은 이전 스테이지의 플립-플롭들로부터 수신되며, 그리고 플립-플롭(104)의 출력은 파이프라인의 후속 스테이지에 있는 논리회로에 제공된다.
이제 도1b를 참조하면, 조합 논리회로의 회로도가 제공된다. 예를 들어, 도1b의 구성요소들은 도1a의 논리회로(100)에 포함될 수 있다. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(110)는 입력(A1)을 수신하는 게이트를 포함한다. MOSFET(114)은 입력(A2)을 수신하는 게이트를 포함한다. 입력 신호 A1은 MOSFET(118)의 게이트에 의해서도 수신되며, 반면에 입력 신호 A2는 MOSFET(122)의 게이트에 의해서도 수신된다.
MOSFET들(118, 122)의 소스들은 파워 서플라이 VDD에 연결된다. MOSFET(110)과 MOSFET(114)은 직렬로 연결된다. 즉, MOSFET(114)의 소스는 접지 전위에 연결되고 그리고 MOSFET(110)의 드레인은 MOSFET들(118, 122)의 소스들에 연결된다. MOSFET(110)의 드레인은 출력으로 제공된다(D 라고 표시됨). 출력 D는 입력들(A1, A2)의 논리적 NAND(NOT AND)이다. MOSFET들(110, 114)은 N-채널 MOSFET 이며, MOSFET들(118, 122)은 P-채널 MOSFET 이다.
이제 도2a를 참조하면, 마스터-슬레이브 플립-플롭에 대한 개략도가 제공된다. 단지 일례로서, 도2a의 플립-플롭은 도1a의 플립-플롭(104)으로서 이용될 수 있다. 도2a와 도2b는 스태틱 로직(static logic)의 원리들을 이용하는 플립-플롭들의 일례들이다. 논리 신호 D는 MOSFET(140)과 MOSFET(144)의 제 1 단자에서 수신된다. MOSFET(140)과 MOSFET(144)의 제 2 단자는 인버터(148)의 입력에 연결된다. 인버터(148)의 출력은 인버터(152)의 입력에 연결된다. 인버터(152)의 출력은 인버터(148)의 입력에 연결된다. 플립-플롭의 마스터 부분(156)은 MOSFET들(140, 144)과 인버터들(148, 152)을 포함한다.
플립-플롭의 슬레이브 부분(160)은 인버터(148)의 출력을 MOSFET들(164, 168)의 제 1 단자에서 수신한다. MOSFET들(164, 168)의 제 2 단자는 인버터(172)의 입력에 연결된다. 인버터(172)의 출력은 인버터(176)의 입력에 연결된다. 인버터(176)의 출력은 인버터(172)의 입력에 연결된다. 인버터(172)의 출력은 플립-플롭으로부터 출력되며, 그리고 통상적으로 Q로 명명된다. 클럭 신호 CK는 MOSFET들(144, 164)의 게이트에 의해서 수신된다. 인버터(180)는 클럭 신호 CK의 반전된 버전을 MOSFET들(140, 168)의 게이트에 제공한다.
MOSFET들(140, 164)은 N-채널 MOSFET 이며, 반면에 MOSFET들(144, 168)은 P-채널 MOSFET 이다. MOSFET(140)은 MOSFET(144)과 함께 패스 게이트를 형성하며, 이 패스 게이트는 클럭 신호 CK에 의해 제어된다. 이와 유사하게, MOSFET(164)은 MOSFET(168)과 함께 패스 게이트를 형성한다. 클럭 신호 CK가 로우인 경우, 입력 신호 D는 MOSFET들(140, 144)로 구성된 패스 게이트를 통과하며 그리고 인버터들(148, 152)에 의해서 버퍼링되고 반전된다.
클럭 신호가 하이인 경우, MOSFET들(164, 168)로 구성된 패스 게이트는 마스터 부분(156)의 출력을 인버터들(172, 176)에 연결한다. 이와 동시에, MOSFET들(140, 144)로 구성된 패스 게이트는 신호 D를 블로킹하기 시작하며 따라서, 신호 D에 대한 변화는 마스터 부분(156)의 출력에 영향을 미치지 않는다. 따라서, 인버터(172)의 출력(즉, Q)은, 클럭 신호 CK의 이전의 상승 에지에서 캡춰링된 D 값을 유지한다. 클럭 신호 CK가 하강하는 때, MOSFET들(164, 168)로 구성된 패스 게이트는 마스터 부분(156)의 출력 신호들을 블로킹하며, 따라서 Q 값은 클럭 신호 CK가 다시 한번 상승할 때까지 보존된다.
인버터들(148, 152, 172, 176)은 유사한 구조를 공유할 수 있다. 단지 일례로서, 상기 구조는 직렬인 N-채널 MOSFET과 P-채널 MOSFET을 포함할 수 있으며, 여기서 인버터 입력은 MOSFET들의 게이트들에 연결되고 그리고 인버터 출력은 MOSFET들 사이의 노드에 연결된다.
이제 도2b를 참조하면, 마스터-슬레이브 플립-플롭의 다른 구현예가 도시된다. 클럭 신호 CK와 인버터(200)에 의해서 생성된 반전된 클럭 신호는 MOSFET(204)과 MOSFET(208)의 게이트로 각각 입력된다. 입력 D는 MOSFET들(204, 208)의 제 1 단자에서 수신되며 그리고 MOSFET들(204, 208)의 제 2 단자는 인버터(212)에 연결되는바, 인버터(212)는 인버터(216)와 직렬로 연결된다. 인버터(216)의 출력은 MOSFET들(220, 224)로 구성된 패스 게이트를 통하여 인버터(212)의 입력에 연결된다. MOSFET들(220, 224)의 게이트들은 클럭 신호 CK 및 반전된 클럭 신호를 각각 수신한다.
인버터(216)의 출력은 MOSFET들(232, 236)로 구성된 패스 게이트를 통하여 인버터(228)에 제공된다. MOSFET들(232, 236)의 게이트들은 클럭 신호 CK 및 반전된 클럭 신호를 각각 수신한다. 인버터(240)는 인버터(228)로부터의 출력을 수신하며 그리고 MOSFET들(244, 248)로 구성된 패스 게이트를 통하여 인버터(228)의 입력으로 신호를 출력한다. MOSFET들(244, 248)의 게이트들은 반전된 클럭 신호 및 클럭 신호를 각각 수신한다. 인버터(240)의 출력은 Q라고 지칭된다. 도2a와 비교하면, 도2b는 추가적인 2개의 패스 게이트들을 포함한다. MOSFET들(220, 224)로 구성된 패스 게이트는, 인버터(212)의 입력값과 인버터(216)의 출력값을 유지하는 루프를 인버터들(212, 216)이 생성할 수 있게 한다.
이제 도2c를 참조하면, 다이내믹 원리를 이용하는 플립-플롭이 제공된다. 클럭 신호 CK는 MOSFET(280)의 게이트와 인버터(284)에 의해서 수신된다. 인버터(284)의 출력은 인버터(288)에 의해서 수신되며, 인버터(288)는 출력을 NAND 게이트(292)에 제공한다. 클럭 신호 CK는 또한 MOSFET들(296, 300)에 의해서 수신된다. 입력 신호 D는 MOSFET(304)에 의해서 수신된다. MOSFET(296)의 소스는 파워 서플라이 VDD 에 연결되며, 그리고 MOSFET(280)의 소스는 접지 전위에 연결된다. MOSFET(308)은 MOSFET들(296, 304) 사이에 직렬로 연결되며, 그리고 MOSFET(304)은 MOSFET들(308, 280) 사이에 직렬로 연결된다.
MOSFET(308)의 게이트는 NAND 게이트(292)의 출력을 수신한다. MOSFET(296)과 MOSFET(308) 사이의 노드는 NAND 게이트(292)의 제 2 입력, 인버터(312)의 입력 및 MOSFET들(316, 320)의 게이트들에 연결된다. 인버터(312)의 출력은 인버터(324)의 입력에 제공된다. 인버터(324)의 출력은 인버터(312)의 입력에 다시 연결된다.
MOSFET(316)의 소스는 접지에 연결되며, MOSFET(320)의 소스는 VDD에 연결된다. MOSFET(300)은 MOSFET(320)과 MOSFET(316) 사이에 직렬로 연결된다. MOSFET들(320, 300) 사이의 노드는 인버터(328)의 입력에 연결된다. 인버터(328)의 출력은 인버터(332)의 입력에 연결되며, 반면에 인버터(332)의 출력은 인버터(328)의 입력에 다시 연결된다. 인버터(332)의 출력은 출력 Q 라고 지칭되며, 반면에 인버터(328)의 출력은 Q의 논리적 상보값 즉,
Figure 112013014474817-pct00001
이다. 도2a 및 도2b는 패스 게이트들을 통하여 서로 선택적으로 연결되는 인버터 피드백 루프들에 의해서 입력 신호들이 단순히 래치되는, 스태틱 로직을 도시하고 있는 반면에, 도2c의 다이내믹 로직은 다이내믹 노드의 평가(evaluation)에 의존한다. 인버터(324)의 출력과 인버터(312)의 입력이 상기 다이내믹 노드에 연결되며, 그리고 다이내믹 노드 상의 전압은 입력 신호 D의 영향을 받는다. 다이내믹 노드에 기초하여 출력 Q로서 결과를 래치함으로써, 입력 신호의 값이 결정되며 그리고 래치된다.
이제 도2d를 참조하면, 플립-플롭의 다른 사례가 제공된다. 입력 D는 MOSFET(350)의 게이트에 의해 수신되며, 입력 D의 논리적 상보값은 MOSFET(354)의 게이트에 의해 수신된다. MOSFET(358)은 MOSFET(350)과 MOSFET(354)의 소스들을 접지 전위에 선택적으로 연결한다. MOSFET들(358, 362, 366)의 게이트들은 클럭 신호 CK에 의해 제어된다. MOSFET(362)과 MOSFET(366)의 소스들은 VDD 에 연결된다. MOSFET(370)은 VDD 에 연결된 게이트를 가지며 그리고 MOSFET(350)과 MOSFET(354)의 드레인들 사이에 연결된다.
MOSFET(372)과 MOSFET(374)의 소스들은 VDD 에 연결된다. MOSFET(378)은 MOSFET(372)과 MOSFET(350) 사이에 직렬로 연결된다. MOSFET(382)은 MOSFET(354)과 MOSFET(374) 사이에 직렬로 연결된다. MOSFET(372)과 MOSFET(378)의 게이트들은 MOSFET(374)과 MOSFET(382) 사이의 노드에 연결된다. 이와 유사하게, MOSFET(374)과 MOSFET(382)의 게이트들은 MOSFET(372)과 MOSFET(378) 사이의 노드에 연결된다.
MOSFET(372)과 MOSFET(378) 사이의 노드는, MOSFET(366)의 드레인 및 NAND 게이트(386)의 제 1 입력에 연결된다. MOSFET(374)과 MOSFET(382) 사이의 노드는, MOSFET(362)의 드레인 및 NAND 게이트(390)의 제 1 입력에 연결된다. NAND 게이트(386)의 제 2 입력은 NAND 게이트(390)의 출력에 연결된다. 이와 유사하게, NAND 게이트(390)의 제 2 입력은 NAND 게이트(386)의 출력에 연결된다.
이러한 결과로서, NAND 게이트(386)와 NAND 게이트(390)는 셋-리셋(SR) 래치를 형성하며, 그리고 NAND 게이트(386)와 NAND 게이트(390)의 제 1 입력은 각각,
Figure 112013014474817-pct00002
및
Figure 112013014474817-pct00003
로 지칭된다. NAND 게이트(386)의 출력은 Q 인 반면에, NAND 게이트(390)의 출력은 논리적 상보값
Figure 112013014474817-pct00004
이다. 도2d에서, 플립-플롭은, 입력 신호 D와 그것의 논리적 상보값을 입력으로 갖는 차동 증폭기와 유사하게 동작한다. 차동 증폭기의 출력들은
Figure 112013014474817-pct00005
와
Figure 112013014474817-pct00006
로 명명되며, 그리고 셋 신호 및 리셋 신호로서 SR 래치에 각각 연결된다. 따라서, 차동 증폭기는, 입력 신호 D에 응답하여 적절한 신호 Q를 출력하도록 SR 래치를 제어한다.
플립-플롭 회로는 전하 주입(injection) 모듈, 감지 증폭기 모듈, 및 래치 모듈을 포함한다. 전하 주입 모듈은, 클럭 신호에 응답하여, 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하도록 구성된다. 감지 증폭기 모듈은, 상기 전하 주입 모듈이 전기 전하를 상기 제 1 노드에 제공하는 동안 상기 제 1 노드의 전압과 임계값이 교차하는 것을 검출함에 응답하여 제 2 노드의 전압을 조절한다. 래치 모듈은, 클럭 신호에 응답하여 상기 제 2 노드의 전압에 기초하는 소정 값을 저장한다. 또한, 래치 모듈은, 상기 플립-플롭 회로의 출력으로서 상기 소정 값을 제공한다.
본 발명의 다른 양상에 따르면, 플립-플롭 회로는 상기 클럭 신호에 응답하여 주입 인에이블 신호를 생성하는 주입 제어 모듈을 더 포함한다. 전하 주입 모듈은, 상기 주입 인에이블 신호의 생성에 응답하여 전기 전하를 상기 제 1 노드에 제공한다. 상기 주입 제어 모듈은 상기 제 2 노드가 기결정된 상태에 도달하는 것에 응답하여 상기 주입 인에이블 신호의 생성을 중단한다(stop). 상기 감지 증폭기 모듈은 피드백 신호를 생성하는 피드백 모듈을 포함하며, 상기 주입 제어 모듈은 상기 피드백 신호의 생성에 응답하여 상기 주입 인에이블 신호의 생성을 중단한다. 상기 감지 증폭기 모듈은, 상기 클럭 신호 및 피드백 신호에 응답하여 게이팅된 클럭 신호를 선택적으로 생성하는 클럭 게이팅(gating) 모듈, 그리고 상기 게이팅된 클럭 신호에 응답하여 상기 제 2 노드를 상기 제 1 노드에 선택적으로 연결하는 격리 모듈을 포함한다.
본 발명의 또 다른 양상에 따르면, 상기 감지 증폭기 모듈은 제 2 노드 조절 모듈을 포함하며, 상기 제 2 노드 조절 모듈은, 상기 제 2 노드의 전압이 상기 임계값 아래로 감소하는 것에 응답하여 상기 제 2 노드를 제 2 파워 서플라이에 연결한다. 상기 감지 증폭기 모듈은 피드백 신호를 선택적으로 생성하는 피드백 모듈을 포함한다. 상기 전하 주입 모듈은, 상기 피드백 신호가 생성되는 때 혹은 상기 제 2 노드의 전압이 상기 임계값 아래로 하강하는 때, 상기 전하 저장 노드에 전기 전하를 제공하는 것을 중단한다. 상기 피드백 모듈은 상기 제 2 노드의 전압이 상기 임계값 아래로 하강하는 때 피드백 신호의 생성을 정지한다(suspend). 상기 래치 모듈은 상기 클럭 신호의 지연된 버전의 기결정된 에지에 응답하여 상기 제 2 노드에서의 상기 신호에 대응하는 상기 값을 저장하도록 구성되며, 그리고 상기 기결정된 에지는 상승 에지 혹은 하강 에지 중 하나이다.
본 발명의 또 다른 양상에 따르면, 플립-플롭 회로와, 그리고 적어도 하나의 입력 신호에 응답하여 상기 제 1 노드와 제 2 파워 서플라이 사이에 저-저항 경로를 선택적으로 생성하도록 된 조합 로직(combinational logic)을 포함하는 회로가 제공되며, 제 2 파워 서플라이의 전압은 상기 파워 서플라이의 전압 보다 낮다.
플립-플롭 회로의 동작 방법이 제공되는바, 상기 방법은, 클럭 신호에 응답하여, 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하는 단계를 포함한다. 상기 방법은 또한, 상기 전기 전하가 상기 제 1 노드에 제공되는 동안 상기 제 1 노드의 전압과 임계값이 교차함을 검출하는 것에 응답하여 제 2 노드의 전압을 조절하는 단계를 포함한다. 상기 방법은 또한, 상기 클럭 신호에 응답하여 상기 제 2 노드의 전압에 기초하는 값을 저장하는 단계를 포함한다. 상기 방법은 또한, 상기 값을 상기 플립-플롭 회로의 출력으로서 제공하는 단계를 포함한다.
발명의 상세한 설명, 청구범위 및 도면들로부터 본 발명의 더 많은 응용 분야들이 명백해질 것이다. 발명의 상세한 설명과 특정 실시예들은 단지 예시를 위한 목적으로 제공되었으며 그리고 본 발명의 범위를 한정하고자 의도된 것이 아니다.
발명의 상세한 설명 및 첨부된 도면들로부터 본 발명이 보다 완전히 이해될 것이다.
도1a는 종래기술에 따른 동기형 논리회로의 고 레벨 기능 블록도이다.
도1b는 종래기술에 따른 조합 논리회로의 회로도이다.
도2a는 종래기술에 따른 마스터-슬레이브 플립-플롭의 회로도이다.
도2b는 종래기술에 따른 마스터-슬레이브 플립-플롭의 다른 구현예의 회로도이다.
도2c는 종래기술에 따른 다이내믹 원리를 이용하는 플립-플롭의 회로도이다.
도2d는 종래 기술에 따른 플립-플롭의 다른 구현예의 회로도이다.
도3a 내지 도3c는 다양한 유형들의 플립-플롭 설계들을 설명하는데 이용되는 유체-기반의 유추법(fluid-based analogies)을 예시한다.
도4a는 평가 및 감지 회로의 일 구현예에 대한 회로도이다.
도4b는 전하 주입 플립-플롭의 동작에 관한 일례를 도시한 순서도이다.
도5a는 조합 논리회로의 일례에 대한 회로도이다.
도5b는 간략화된 조합 논리회로의 회로도이다.
도6a 내지 도6c는 도4a의 회로에 기초하는 신호 트레이스들의 일례들이다.
도7a 내지 도7c는 다른 입력 신호에 대한, 도6a 내지 도6c와 유사한 신호 트레이스들의 일례들이다.
도8a는 스태틱 조합 논리회로의 회로도이다.
도8b는 스태틱 플립-플롭의 회로도이다.
도9a는 다이내믹 플립-플롭을 위한 로직의 회로도이다.
도9b는 다이내믹 플립-플롭의 회로도이다.
도10a는 전하 주입 플립-플롭과 함께 이용되는 조합 논리회로의 구현예에 대한 회로도이다.
도10b는 전하 주입 플립-플롭의 일 구현예에 대한 회로도이다.
도11은 성능 결과를
도8 내지 도10에 도시된 회로를 시뮬레이션한 성능 비교 결과를 나타낸 그래프이다.
다음의 설명은 단지 예시적인 것이며 그리고 본 발명, 그 응용예 혹은 사용방법 등을 제한하고자 의도된 것이 아니다. 명료함을 위하여, 유사한 구성요소들을 식별하기 위해 동일한 참조번호들이 도면들에서 이용될 것이다. 본 명세서에 사용되는 바와 같이, A, B, 및 C 중 적어도 하나라는 문구는 비-배타적 논리 OR(non-exclusive logical OR)를 이용하는 논리 (A or B or C)를 의미하도록 해석되어야만 한다. 본 발명의 방법 내에 포함된 단계들은 본 발명의 원리들을 변경함이 없이 다른 순서로 실행될 수도 있음을 유의해야 한다.
본 명세서에서 이용되는 모듈이라는 용어는, 주문형 반도체(ASIC), 전자 회로, 조합 논리회로, 필드 프로그램가능한 게이트 어레이(FPGA), 코드를 실행하는 프로세서(공유, 전용 혹은 그룹), 상술한 바와 같은 기능들을 제공하는 다른 적절한 구성요소들, 또는 전술한 모든 것들 또는 일부와의 조합(가령, 시스템-온-칩에서)을, 지칭하거나, 그 일부가 될 수 있거나 혹은 이들을 포함할 수도 있다.
플립-플롭은 많은 디지털 집적회로에서 매우 중요한 빌딩 블록이다. 임의의 설계에서, 매우 많은 수의 플립-플롭들이 이용될 수도 있다. 예를 들면, 파이프라인화된 구조는, 각각의 파이프라인 스테이지에 대해서, 프로세싱되는 모든 비트들에 대한 플립-플롭을 포함하는, 플립-플롭들의 세트를 요구할 수 있다. 따라서, 플립-플롭들의 파라미터들은 전체 디바이스의 파라미터들에 대해서 상당한 영향을 미친다. 예를 들면, 디바이스의 전체 면적, 속도, 파워 소비 그리고 잡음 허용한계 모두는, 플립-플롭의 해당 파라미터에 의해서 영향을 받을 수 있다.
스태틱 로직 및 다이내믹 로직과 비교하면, 본 발명의 전하-주입 감지 로직은 더욱 우수한 파라미터들 가령, 더 적은 면적 및/또는 더 적은 전력 소모 등을 가질 수 있다. 도3a 내지 도3c는 스태틱, 다이내믹, 그리고 전하-주입 로직의 동작에 대한 고-레벨 유추 해석(analogies)을 나타낸다. 도4a는 전하-주입 논리회로를 구현하는 플립-플롭의 일례이며 그리도 도4b는 도4a의 플립-플롭의 동작에 관한 일례이다. 도5는 도4a의 플립-플롭의 입력에 위치될 수 있는 조합 논리의 일례이다. 도6 및 도7은 도4a의 플립-플롭의 일 구현예에 대한 동작을 도시한다. 도8 내지 도10은 공통 진리표에 기초하는 플립-플롭들과 조합 논리회로의 대안적인 구현예들을 나타낸다. 도11은 도8 내지 도10에 도시된 회로들의 시뮬레이션들에 대한 경험적인 비교를 나타낸다.
이제 도3a 내지 도3c를 참조하면, 다양한 유형의 플립-플롭 설계들을 설명하는데 유체 유추법(fluid analogy)이 이용된다. 임의의 유추법과 마찬가지로, 관련성은 단지 대략적인 것일 뿐이며 그리고 이들 유추해석들은 단지 설명을 위한 목적으로 제공된 것이다. 도3a에는 스태틱 로직이 도시되어 있다. 조합 논리회로(400)(예컨대, 논리 게이트들을 포함함)는, 입력들을 수신하고 디지털 값을 출력한다. 이러한 디지털 값은 펌프(404)를 제어한다. 디지털 값이 활성인 때, 펌프(404)는 보관 용기(holding container)(408) 안으로 유체를 펌핑한다. 보관 용기 내에 있는 유체의 높은 레벨은 1 이라는 논리 값에 대응될 수 있으며, 유체의 낮은 레벨은 0 이라는 논리 값에 대응될 수 있다.
조합 논리회로(400)의 논리적 상보물(complement)인
Figure 112013014474817-pct00007
(412)가 제 2 펌프(416)를 제어한다. 상기 디지털 값의 논리적 상보값이 활성인 때, 제 2 펌프(416)는 보관 용기(408) 밖으로 유체를 펌핑한다. 입력들에 의해서 조합 논리회로(400)가 활성 값을 갖는 경우, 펌프(404)는 보관 용기 안으로 유체를 펌핑하며 그리고 제 2 펌프(416)는 디스에이블되는바, 따라서 보관 용기(408)에는 유체가 채워진다. 이것은 1이라는 값에 대응한다. 입력들에 의해서 조합 논리회로(400)가 비활성 값(가령, 액티브-로우 구성에서 0)을 갖는 경우, 제 2 펌프(416)는 보관 용기 밖으로 유체를 펌핑하며 그리고 펌프(404)는 디스에이블된다. 따라서, 보관 용기(408)의 유체는 비워진다. 이것은 0이라는 값에 대응한다.
도3b에서, 다이내믹 원리들에 해당하는 일례가 도시된다. 보관 용기(430)는 배수관(drain)을 가지며, 배수관에는 논리 밸브들(432, 434, 436, 438)이 위치한다. 논리 밸브들 각각은 논리 입력에 대응할 수 있다. 보관 용기(430)는 평가 밸브(evaluation valve)(448)가 닫혀있는 동안에, 수도꼭지(444)에 의해서 충전 혹은 프리-차지될 수 있다. 그 결과, 논리 밸브들이 개방되거나 혹은 닫혀있는지에 관계없이, 보관 용기(430)는 유체로 채워진다. 일단, 보관 용기(430)가 채워지면, 수도꼭지(444)가 잠기며 그리고 평가 밸브(448)가 개방된다. 만일, 논리 밸브들(432, 434, 436, 438)이, 평가 밸브(448)를 통해서 유체가 보관 용기로부터 배수되는 것을 허용하면, 이는 0 이라는 논리값에 해당될 것이다. 그렇지 않은 경우, 유체의 프리-차지 레벨은 유지될 것이며, 이는 1 이라는 논리값에 해당한다. 도3b의 일례에서, 보관 용기(430)는 논리 밸브(432)와 논리 밸브(434)가 둘다 개방되고 그리고 논리 밸브들(436, 438) 중 적어도 하나가 개방되는 경우에 배수될 것이다. 보관 용기(430)를 비우기 위하여 평가 밸브(448)가 충분한 시간 동안 개방된 이후에, 평가 밸브(448)는 후속 프리-차지 스테이지를 준비하기 위하여 다시 한번 닫힌다.
이제 도3c를 참조하면, 보관 용기(460)는 논리 밸브들(462, 464, 466, 468)을 통하여 배수된다. 논리 밸브들(462, 464, 466, 468)은 도3b의 논리 밸브들(432, 434, 436, 438)과 유사한 기능을 수행할 수 있다. 하지만, 도3c에서는 평가 밸브(448)가 제거될 수 있다. 그 대신, 평가 스테이지(evaluation stage)에서, 수도꼭지(472)를 통하여 유체가 보관 용기에 추가된다. 유체가 보관 용기로부터 배수되는 것을 논리 밸브들(462, 464, 466, 468)이 허용하지 않는다면, 보관 용기(460)는 논리 1 이라는 값까지 충전될 것이다. 그렇지 않은 경우, 수도꼭지(472)로부터의 유체는 보관 용기로부터 그저 배수될 것이며, 보관 용기(460)는 0 이라는 논리 값을 유지할 것이다.
보관 용기(460)가 수도꼭지(472)에 의해서 충전되었을 수도 있는 충분한 시간이 경과되면, 평가 스테이지가 일단 종료된다. 수도꼭지(472)가 잠기며, 그리고 보관 용기(460)의 값이 판별된다. 이에 후속하여, 축적될 수 있는 임의의 유체는, 논리 밸브들을 통하여 혹은 별도의 배수 밸브 혹은 펌프(가령, 제 2 펌프 416)와 같은 다른 매커니즘을 통하여 배수될 수 있다. 이는 다음 평가 스테이지를 위하여 보관 용기(460)를 준비시킨다. 일부 구현예들에서, 보관 용기(460)를 충전하는데 이용되는 수도꼭지(472)는 수도꼭지(444) 보다 더 빠른 유속을 가질 수 있다. 이것은 보관 용기가 1 이라는 논리 값에 더 빨리 도달할 수 있게 하며, 따라서 평가 스테이지가 더 짧아질 수 있게 한다.
전기 시스템과 비유하면, 유체는 전기 전하에 대응하고, 그리고 트랜지스터 혹은 다른 전기 스위치들은 밸브에 해당한다. 또한, 캐패시턴스(각각의 캐패시터들 및/또는 기생 캐패시턴스를 포함할 수도 있음)는, 유체 보관 용기처럼 행동한다. 트랜지스터는 또한 파워 서플라이로부터 전하를 제공하는 수도꼭지처럼 기능할 수도 있다. 도3c에 해당하는 전하 주입 로직에서 이용될 수 있는 피드백은, 유체를 이용한 유추해석법만으로는 충분히 설명되지 않을 수도 있으므로, 이하에서는 회로도에 대하여 좀더 상세히 설명될 것이다.
비록, 도3a의 스태틱 로직이 단순명료하지만, 스태틱 로직은 매우 큰 지연(delay)을 나타낼 수 있다. 도3b에 설명된 것과 같은 다이내믹 로직은 더 큰 전력 소모를 가질 수 있다. 도3c의 전하 주입 로직은 도3b의 다이내믹 로직 보다 더 낮은 전력 소모를 가질 수 있다. 또한, 도3c의 전하 주입 로직은 평가 밸브(448)를 제거할 수 있어, 면적을 감소시킬 수 있다. 도3b에 도시된 평가 밸브(448)의 사이즈는 보관 용기(430)가 얼마나 빨리 비워질 수 있는가를 결정할 수 있으며, 따라서 회로의 속도를 결정할 수 있다. 결과적으로, 평가 밸브(448)는 상당히 큰 면적을 요구할 수 있으며, 따라서 도3c에서 평가 밸브를 제거하는 것은 상당한 분량의 면적을 감소시킬 수 있다.
이제 도4a를 참조하면, 본 발명의 원리들에 따른 플립-플롭의 평가 및 감지 회로에 대한 일 실시예가 제공된다. 노드 D는, 다음에 설명되는 도5a 혹은 도5b에 도시된 바와 같은 조합 논리회로에 연결된다. 대략적으로, 노드 D는, 도3c의 보관 용기(460)와 논리 밸브(462) 사이의 접합에 대응한다. 전하 주입 회로(500)는 노드 D에 전하를 제공하며 그리고 이는 대략적으로 도3c의 수도꼭지(472)에 대응한다.
전하-주입 회로(500)는, 주입 제어 모듈(504)로부터의 주입 인에이블 신호에 의해서 제어된다. 다음의 설명에서, 상기 주입 인에이블 신호는 액티브 로우 신호(active low signal)이다. 감지 증폭기 모듈(508)은 노드 D에서의 전압을 증폭하며, 그리고 래치 모듈(512)은 감지 증폭기 모듈(508)로부터의 출력을 래치한다. 래치 모듈(512)의 출력은 Q로 도시된다. 다양한 구현예들에서, 래치 모듈(512)은 또한 Q의 논리적 상보값을 출력할 수도 있다.
다음의 설명에서는, MOSFET(금속 산화물 반도체 전계-효과 트랜지스터)이라는 용어가 사용된다. 하지만, 본 발명은 MOSFET에 한정되지 않으며, 다른 유형의 트랜지스터들을 포함하는 다른 전기적 스위치들도 또한 이용될 수 있다. MOSFET은 게이트, 소스 및 드레인이라 지칭되는 3개의 단자들을 포함한다. 하지만, 다른 디바이스들이 이용되는 경우, 이들 3개의 단자들은 제어 단자, 제 1 단자 및 제 2 단자로 각각 지칭될 수도 있다. MOSFET은 또한 보디 단자를 가질 수도 있는데, 보디 단자는 MOSFET의 소스에 연결될 수도 있다. MOSFET은 P-채널 혹은 N-채널이 될 수 있으며, 도면들에서 P-채널 MOSFET들은 게이트에 인접한 동그라미로 표시된다. N-채널 MOSFET들의 보디들은 접지 혹은 VSS 와 같은 네가티브 파워 서플라이에 연결될 수 있다. 이와 유사하게, P-채널 MOSFET들의 보디들은 VDD 와 같은 포지티브 파워 서플라이에 연결될 수 있다.
아래에 설명되는 인버터는 입력 및 출력을 포함하며 그리고 VDD 와 접지 사이에 직렬로 연결된 P-채널 MOSFET과 N-채널 MOSFET으로 구현될 수 있다. 상기 구현예에서, 인버터의 입력은 MOSFET들의 게이트들에 연결되고 그리고, 인버터의 출력은 MOSFET들 사이의 노드에 연결된다. 또한, NOR 게이트 및 NAND 게이트와 같은 논리 게이트들이 도1b의 NAND 게이트 일례와 같이, MOSFET을 이용하여 구현될 수 있다. 달리, 언급되지 않는 한, 아래에 설명된 논리 게이트들은 출력 및 제 1 및 제 2 입력들을 포함한다(추가적인 입력들이 구현될 수도 있지만).
달리 표현되는 바를 제외하면, 아래의 회로는 액티브 하이(active high)로 서술되는바, 액티브 하이에서는, 높은 전압이 1 이라는 값으로 간주되며 하이(high) 혹은 온(on)이라고 지칭되는 반면에, 낮은 전압은 0 이라는 값으로 간주되며 로우(low) 혹은 오프(off)라고 지칭된다. 본 발명은 이에 한정되는 것은 아니며, 액티브 로우(active low) 구성도 또한 이용될 수 있다. 또한, 다음의 설명은 클럭의 상승 에지에서 데이터를 래치하는 플립-플롭들에 관련된다. 하지만, 본 발명은 가령, 클럭의 하강 에지에서와 같은 다른 시간들에서 동작할 수도 있다.
전하-주입 회로(500)는 MOSFET(520)을 포함한다. MOSFET(520)의 소스는 VDD 라고 지칭되는 파워 서플라이에 연결된다. MOSFET(520)의 드레인은 입력 D에 연결된다. 주입 제어 모듈(504)은 MOSFET들(530, 532, 534, 536, 538, 540)을 포함한다. MOSFET(530)의 소스는 VDD 에 연결되고, MOSFET(530)의 드레인은 MOSFET(520)의 게이트에 연결되고 그리고 MOSFET들(532, 534, 536)의 드레인들에 연결된다. MOSFET들(532, 534)의 소스들은 VDD 에 연결된다. MOSFET(536)의 소스는 MOSFET(538)의 드레인에 연결되고, MOSFET(538)의 소스는 MOSFET(540)의 드레인에 연결된다.
MOSFET(540)의 소스는 낮은 파워 서플라이(가령, 접지)에 연결된다. 다음의 설명에서, '접지(ground)'라는 용어가 사용되며 그리고 접지 심볼이 도면들에 도시된다. 하지만, 본 발명은 또한 VSS 와 같은 파워 서플라이와 함께 이용될 수 있으며, VSS 는 접지를 대신하여 네가티브 파워 서플라이가 될 수 있다.
감지 증폭기 모듈(508)은 MOSFET들(550, 552, 554, 556, 558, 560, 562, 564, 566)을 포함한다. 또한, 감지 증폭기 모듈(508)은 인버터들(570, 572, 574, 576, 578, 580)과 NAND 게이트들(584, 586)을 포함한다. MOSFET(552)의 소스는 노드 D에 연결되고, 그리고 MOSFET(552)의 드레인은 노드 DZB에서 MOSFET들(550, 556, 554)의 드레인들에 연결된다. MOSFET들(560, 564, 540, 530)의 게이트들 뿐만 아니라 인버터(580)의 입력도 노드 DZB에서 연결된다.
MOSFET(550)의 소스는 VDD 에 연결되고, MOSFET(550)의 게이트는 인버터(574)의 출력에 연결된다. 인버터(574)의 입력은 인버터(572)의 출력에 연결된다. 인버터(572)의 입력은 클럭 신호 CK를 수신한다. MOSFET(550)과 인버터들(572, 574)는 일괄하여 풀-업 모듈(590)이라고 지칭될 수도 있다. 풀-업 모듈(590)은 클럭 신호가 로우인 때 노드 DZB를 높은 값으로 풀업시킬 수 있으며, 그리고 클럭 신호가 하이가 된 이후에 디스에이블될 수 있다.
NAND 게이트(584)의 제 1 입력은 클럭 신호를 수신하고 그리고 NAND 게이트(584)의 제 2 입력은 VDD 에 연결된다. 제 2 입력이 하이로 강제되면, 상기 NAND 게이트(584)는 인버터와 유사하게 동작할 수 있다. NAND 게이트(584)의 출력은 인버터(570)로 입력된다. 인버터(570)의 출력은 MOSFET들(566, 562)의 게이트들에 제공된다. 인버터(570)와 NAND 게이트(584)는 일괄하여 클럭 지연 모듈(594)로 지칭될 수 있다. 클럭 지연 모듈(594)은 클럭 신호를 버퍼링 및 지연시킬 수 있다.
NAND 게이트(586)의 제 1 입력은 클럭 신호 CK를 수신하고 그리고 NAND 게이트(584)의 제 2 입력은 노드 DZ에 연결된다. 노드 DZ는, MOSFET들(554, 532, 538)의 게이트들 그리고 MOSFET들(560, 562, 564)의 드레인들에 연결된다. NAND 게이트(586)는 클럭 게이팅(gating) 모듈(598)로 지칭되며, 이는 노드 DZ로부터 수신된 피드백에 따라, 클럭 신호를 선택적으로 통과시킨다.
NAND 게이트(586)의 출력은 인버터들(576, 578)로 입력된다. 인버터(576)의 출력은 MOSFET(552)의 게이트에 연결되며, 그리고 인버터(576)의 출력은 평가(evaluation : EVAL) 노드라고 지칭된다. MOSFET(552)은 인버터(576)와 함께, 격리 모듈(604)이라고 지칭된다. 격리 모듈(604)은 입력 D를 노드 DZB에 선택적으로 연결한다. 다양한 구현예에서, 격리 모듈(604)은 다른 격리 디바이스들(가령, 패스 게이트)로 대체될 수 있다.
인버터(578)의 출력은 MOSFET(556)의 게이트에 연결된다. 인버터(580)의 출력은 MOSFET(558)의 게이트에 연결된다. MOSFET(558)의 드레인은 MOSFET(556)의 소스에 연결되고 그리고 MOSFET(558)의 소스는 접지에 연결된다. MOSFET들(554, 556, 568)은 인버터들(578, 580)과 함께 다이내믹 노드 조절 모듈(608)이라고 지칭된다.
MOSFET(564)의 소스는 MOSFET(566)의 드레인에 연결되며, MOSFET(566)의 소스는 접지에 연결된다. MOSFET들(560, 562)의 소스들은 VDD 에 연결된다. MOSFET들(560, 562, 564, 566)은 일괄하여 피드백 모듈(612)이라 지칭된다. 피드백 모듈(612)은 노드 DZ를 통하여, 클럭 게이팅 모듈(598), MOSFET(554), 및 주입 제어 모듈(504)에게 피드백을 제공한다. 만일, 노드 DZ가 로우가 되면, 노드 DZB가 로우가 되는 것이 방지되며, 그 반대의 경우도 마찬가지이다. 특히, 노드 DZ가 로우가 되는 때, MOSFET(554)가 턴온되어, 노드 DZB에 VDD 를 연결한다. 이와 유사하게, 노드 DZB가 로우가 되는 때, MOSFET(560)이 턴온되어, 노드 DZ에 VDD 를 연결한다.
다음에 설명되는 바와 같이, 다이내믹 노드 조절 모듈(608)의 인버터(580)와 MOSFET(558)은 포지티브 피드백을 노드 DZB에 제공한다. 노드 DZB가 임계값 아래로 하강하는 경우, 인버터(580)의 출력은 하이가 되어, MOSFET(558)을 턴온시킨다. 턴온된 MOSFET(558)은 MOSFET(556)을 통하여 노드 DZB를 접지에 연결시키며, 따라서 노드 DZB를 풀 다운시킨다.
래치 모듈(512)은 MOSFET들(620, 622, 624, 626, 628, 632, 634, 636, 638, 640, 642, 644)을 포함한다. 래치 모듈(512)은 또한, 인버터들(650, 652)을 포함한다. 클럭 지연 모듈(594)의 인버터(570)의 출력은 MOSFET들(626, 634, 642)의 게이트들에 연결되며, 뿐만 아니라 인버터(650)의 입력에도 연결된다. 감지 증폭기 모듈(508)의 노드 DZB는 MOSFET들(620, 624, 640, 644)의 게이트들에 연결된다. MOSFET들(620, 622)의 소스들은 VDD 에 연결되며, 반면에 MOSFET들(620, 622)의 드레인들은 MOSFET(624)의 드레인에 연결되고 그리고 래치 모듈(512)로부터의 출력 Q에 연결된다. MOSFET(624)의 소스는 MOSFET들(626, 628)의 드레인들에 연결된다. MOSFET들(626, 628)의 소스들은 접지에 연결된다.
MOSFET(632)의 소스는 VDD 에 연결되며 그리고 MOSFET(632)의 드레인은 MOSFET(634)의 소스에 연결된다. MOSFET(634)의 소스는 MOSFET들(636, 640, 642)의 드레인들에 연결될 뿐만 아니라, 인버터(652)의 입력에 연결된다. 인버터(652)의 출력은 MOSFET들(638, 632, 628, 622)의 게이트들에 연결된다. MOSFET(640)의 소스는 VDD 에 연결된다. MOSFET(642)의 소스는 MOSFET(644)의 드레인에 연결되며 그리고 MOSFET(644)의 소스는 접지에 연결된다. 래치 모듈(512)은 클럭 신호 CK의 상승 에지에 기초하여 동작하며 그리고 평가 스테이지가 완료되는 때에 출력 Q를 보유한다. 래치 모듈(512)은, 프리차지 스테이지에서 노드 DZB가 풀-업 모듈(590)에 의해서 하이 레벨로 다시 프리차지되는 동안, 출력 Q를 동일한 레벨에서 유지한다. 래치 모듈(512)은 출력 Q가 클럭 신호 CK의 다음 상승 에지에서 수정될 수 있게 한다.
이제 도4b를 참조하면, 도4a와 유사한 플립-플롭에 대한 동작의 일례가 도시된다. 콘트롤은 단계 654에서 시작하며, 단계 654에서 콘트롤은 클럭의 상승 에지가 발생하는지를 판별한다. 만일 그렇다면, 콘트롤은 단계 656으로 진행하며, 그렇지 않다면, 콘트롤은 단계 645로 되돌아간다. 다른 구현예들에서는, 클럭의 상승 에지 대신에 클럭의 하강 에지가 트리거로서 이용될 수도 있다.
단계 656에서, 콘트롤은, 주입 인에이블 신호를 활성화시켜서 전하 주입을 시작한다. 콘트롤은 단계 658로 진행하며, 여기서 콘트롤은 전하 공유 노드 D를 다이내믹 노드 DZB에 연결시킨다. 콘트롤은 단계 660으로 진행하며, 여기서 콘트롤은 다이내믹 노드 DZB의 전압이 임계값 아래로 하강했는지의 여부를 판별한다. 만일, 그렇다면, 콘트롤은 단계 662로 진행한다. 만일 그렇지 않다면, 콘트롤은 단계 664로 진행한다.
단계 662에서, 콘트롤은 높은 값에서 출력 Q를 래치한다. 콘트롤은 단계 666으로 진행하며, 여기서 콘트롤은 주입 인에이블 신호를 비활성화시켜서 전하 주입을 중단시킨다. 콘트롤은 단계 668로 진행하며, 여기서 콘트롤은 클럭 신호가 하강하는지의 여부를 판별한다. 만일, 그렇다면, 콘트롤은 단계 670로 진행한다. 만일 그렇지 않다면, 콘트롤은 단계 668에 남아있는다. 단계 670에서 콘트롤은 다이내믹 노드 DZB를 파워 서플라이에 연결하여 다이내믹 노드 DZB를 리셋시킨다. 또한, 콘트롤은 다이내믹 노드 DZB와 전하 공유 노드 D와의 연결을 해제한다. 이후, 콘트롤은 단계 645로 되돌아간다.
단계 664에서, 콘트롤은 낮은 값에서 출력 Q를 래치한다. 콘트롤은 단계 672로 진행하며, 여기서 콘트롤은 다이내믹 노드 DZB와 전하 공유 노드 D와의 연결을 해제한다. 콘트롤은 단계 674로 진행하며, 여기서 콘트롤은 주입 인에이블 신호를 비활성화시켜서 전하 주입을 중단시킨다. 이후, 콘트롤은 단계 645로 되돌아간다.
이제 도5a를 참조하면, 조합 논리회로의 일례가 도시된다. 다양한 구현예들에서, 조합 논리회로에서 사용되는 MOSFET들은 N-채널 혹은 P-채널인지에 관계없이 동일한 유형이 될 수도 있다. 도4a에서, 노드 D는 파워 서플라이 VDD 로부터 주입된 전하를 수신한다. N-채널 MOSFET들로 형성된 해당 조합 논리회로는 접지로의 경로를 제공할 수 있다. 전하 주입이 접지 전위로부터 제공되는 것과 같은, 다른 구현예들에서는, P-채널 MOSFET들이 포지티브 파워 서플라이에 연결된 조합 논리회로를 형성할 수 있다.
도5a의 일례에는, 30개의 MOSFET들이 도시되어 있는바, 10 세트의 MOSFET들이 존재하며, 각각의 세트에는 3개의 MOSFET들이 존재한다. 각각의 세트에 있는 MOSFET들은 직렬로 연결된다. 제 1 세트에서는, MOSFET들(680-1, 682-1, 684-1)이 직렬로 연결되는바, MOSFET(680-1)의 드레인은 노드 D에 연결되며, 그리고 MOSFET(684-1)의 소스는 접지에 연결된다. MOSFET들(680-1, 682-1, 684-1) 각각의 게이트는 입력 값을 수신한다.
3개의 MOSFET들(680-1, 682-1, 684-1) 모두가 그들의 게이트에서 하이 값을 수신하는 경우, 낮은 저항의 경로가 노드 D와 접지 사이에 생성된다. MOSFET들(680-2, 682-2, 684-2)은 MOSFET들(680-1, 682-1, 684-1)과 유사하게 배치된다. MOSFET들의 각각의 세트는 유사하게 배치될 수 있으며, 마지막에는 MOSFET들(680-10, 682-10, 684-10)이 존재한다. 상기 MOSFET들의 세트들 중에서 하나 이상의 세트에 있는 모든 MOSFET들이 하이(high)인 입력 신호를 수신한다면, 노드 D와 접지 사이에 저-저항 경로가 형성된다. 디지털 로직의 관점에서 보면, 이것은 3개의 입력을 가진 10개의 AND들의 출력이 OR(10개의 입력들을 가짐)에 입력되는 것과 등가이다(a ten-way OR of ten three-way ANDs).
이러한 일례에서, 조합 논리회로에 의해서 형성되는, 노드 D와 접지 사이의 낮은 저항의 경로는 높은 출력 Q를 야기할 것이다. 본 개시내용은 반대로 동작할 수도 있는바, 이 경우에는 저 저항 경로가 존재하는 때에 낮은 값의 Q가 출력된다. 또한, 전술한 바와 같이, P-채널 MOSFET들이 이용되어, VDD 로의 저 저항 경로를 생성할 수도 있다. 이러한 구현예에서는, 가령, 도4a의 반전된 버전이 생성되도록 도4a의 회로가 수정될 수 있다. 또한, 추가적으로 혹은 대안적으로, 하나 이상의 반전 구조들(가령, 인버터)은 접지로의 저 저항 경로를 VDD 로의 저 저항 경로로 변환할 수 있으며, 그 반대의 경우도 가능하다.
다시 도5b를 참조하면, 간략화된 조합 논리회로가 도시되는바, 이는 도6 내지 도7을 설명하기 위한 것이다. 인버터(690)는 입력을 수신하고 그리고 입력의 반전된 버전을 MOSFET(692)의 게이트에 제공한다. MOSFET(692)의 소스는 접지에 연결되는 반면에, MOSFET(692)의 드레인은 노드 D에 연결된다. 따라서, 입력 신호가 하이인 경우, MOSFET(692)은 비-도통 상태(고 저항 상태)에 있다. 입력 신호가 로우인 경우, MOSFET(692)은 도통 상태(저 저항)에 있다.
이제 도6a 내지 도6c를 참조하면, 도4a의 회로 구현예에 대한 예시적인 트레이스들이 도시된다. 도6a에는 전압 대 시간의 그래프가 도시된다. 도6 내지 도7의 시간 단위는 약 300 피코세컨드에서 700 피코세컨드이며 그리고 이는 단지 예시를 위해 도시된 것이다. 제로 피코세컨드라는 시간에는 그 어떤 중요성도 부여되지 않으며, 단지 상대적인 시간들에 관한 것 뿐이다. 대략 340 피코세컨드와 360 피코세컨드 사이에서, 입력 신호의 트레이스(704)(간결함을 위해서 입력 신호의 트레이스 704는 입력 신호 704라고 지칭될 것이다)는, 입력 신호(704)가 하이(도시된 일례에서는 약 0.9V)에서 로우(도시된 일례에서는 약 0V)로 천이함을 나타낸다.
다음으로, 약 520 ~ 540 피코세컨드에서 클럭 신호 CK의 트레이스(708)가 로우에서 하이로 상승한다. 입력 신호(704)는 도5b에 도시된 바와 같이 반전되며, 그리고 클럭 신호(708)의 상승 에지가 논리 값을 래치하는데 이용된다. 따라서, 출력 Q는, 클럭 신호의 상승에 응답하여 입력 신호의 반전된 버전에 매칭되도록, 하이로 천이한다. 클럭 신호(708)의 상승 에지의 중간점과 출력 Q의 상승 에지의 중간점 사이의 대략적인 지연은 40.8 피코세컨드이다. 약 780 피코세컨드에서, 클럭 신호(708)가 하강한다. 하지만, 출력 Q는 하이를 유지하는데, 이는 클럭 신호(708)의 상승 에지에 기초하여 출력 Q(712)가 래치되었기 때문이다.
도6b는 도6a의 동일한 타임 윈도우 동안에 추가적인 트레이스들을 도시한다. 입력 신호(704)의 하강은, 노드 D의 트레이스(720)에서 이에 대응하는 하강을 야기한다. 이러한 것은, 입력 신호(704)가 MOSFET(692)를 턴 온시켜 노드 D(720)를 접지에 연결하였기 때문이다.
노드 DZ의 트레이스(724)는 하이 값으로 상승하는 것으로 도시되어 있다. 도4a를 참조하면, 클럭 신호(708)가 로우인 때, 인버터(570)의 출력은 또한 로우이며, 이는 MOSFET(562)의 게이트를 로우로 구동하며, 따라서 노드 DZ를 VDD 에 연결한다. 클럭 신호(708)는 도6b에 도시된 타임 윈도우 이전에 로우로 되었다.
클럭 신호(708)의 상승에 기초하여, 주입 인에이블 신호의 트레이스(728)가 하강한다(약 520 피코세컨드에서 하강하기 시작한다). 이것은, 상승하는 클럭 신호에 응답하는 주입 제어 모듈(504)에 의해서 야기된다. MOSFET들(538, 540)은 이들의 게이트가 하이(high)이기 때문에 이미 도통중이며, 따라서 클럭 신호(708)가 상승하고 그리고 MOSFET(536)을 턴온시키는 때, 주입 인에이블 신호(728)는 접지에 연결된다.
주입 인에이블 신호(728)가 로우로 하강함에 따라, 전하 주입 회로(500)의 MOSFET(520)은 전하를 노드 D에 주입한다. 이러한 이유로, 노드 D(720)는 약 520 피코세컨드에서 상승하기 시작한다. 하지만, 접지로의 저 저항 경로(전류 입력 신호에 대해서 MOSFET(692)이 온(on)이기 때문에)는, 주입된 전하가 소모(dissipate)되게 할 것이며, 따라서 노드 D는 약 550 피코세컨드에서 로우 값으로 다시 하강하기 시작한다.
클럭 게이팅 모듈(598)의 NAND 게이트(586)와 격리 모듈(604)의 인버터(576)로부터 기인하는 지연 이후에, EVAL 신호의 트레이스(732)는 로우에서 하이로 클럭 신호(708)를 추종한다. EVAL 신호(732)가 하이 이기 때문에, MOSFET(552)은 노드 DZB를 노드 D에 연결하며, 이는 노드 DZB의 트레이스(736)으로 로우로 끌어내린다. 하강하는 노드 DZB(736)는 주입 제어 모듈(504)이 주입 인에이블 신호(728)을 디-어써트(de-assert)하게 한다.
MOSFET(558)은 포지티브 피드백을 제공한다. 노드 DZB가 충분히 하강하면, 인버터(580)는 하이 신호를 MOSFET(558)으로 출력할 것이다. 이는 MOSFET(558)을 턴온시켜서 노드 DZB를 MOSFET(556)을 통하여 접지에 연결한다. 래치 모듈(512)은 평가 기간(evaluation period) 동안에 노드 DZB의 로직을 버퍼링 및 구동한다. 노드 DZB(736)의 하강하는 값은 출력 Q(712)에 상승 에지로서 중계되며 그리고 래치 모듈(512)에 의해서 래치된다. 나중에(도6a의 오른쪽 에지에서), 클럭 신호(708)가 하강하며, 그리고 풀-업 모듈(590)은 노드 DZB가 이에 따라 상승하게 할 것이다(미도시). 한편, 래치 모듈(512)은 출력 Q가 이러한 프리-차지 프로세스에 의해서 영향을 받는 것을 방지한다.
이제 도6c를 참조하면, 포지티브 파워 서플라이 VDD에서의 전류 흐름과 네가티브 파워 서플라이 Vss 혹은 접지에서의 전류 흐름이 도6a 및 도6b와 같은 동일한 시간 기간에 대해서 도시된다. 도시된 바와 같이, 최대 전력 소모는 클럭 신호(708)의 상승 에지 다음에 발생한다. VDD의 트레이스는 740으로 명명되며 그리고 Vss의 트레이스는 744로 명명된다.
이제 도7a 내지 도7c를 참조하면, 입력 신호가 하이인 경우에 대해서, 도6a 내지 도6c의 트레이스들과 유사한 트레이스들이 도시된다. 비록, 이러한 트레이스들은 도6a 내지 도6c에서와 동일한 노드에서 취해진 것들이지만, 혼동을 피하기 위하여 새로운 참조번호들이 부여될 것이다. 클럭 신호 CK의 트레이스(760)는 약 280 피코세컨드에서 하강하기 시작한다. 클럭과 비동기화될 수도 있는, 입력 신호의 트레이스(764)는 약 340 피코세컨드에서 상승하기 시작한다.
클럭 신호(760)의 상승 에지는 약 520 피코세컨드에서 시작한다. 트레이스 768로 도시된 바와 같이, 클럭 신호(760)는 입력 신호(764)의 반전물이 출력 Q로서 래치되게 한다. 이러한 일례에서, 출력 신호(760)의 상승 에지의 중간점과 출력 Q(768)의 하강 에지의 중간점 사이의 지연은 약 40.7 피코세컨드로 도시된다. 이러한 특정 구현예에서, Q가 하강하는 경우(도7a)와 Q가 상승하는 경우(도6a)의 클럭으로부터 출력까지의 지연은, 1 퍼센트 미만으로 서로 다르다. 이러한 작은 차이값은 유용할 수 있는데, 최대 클럭 속도가 2개의 숫자들 중 더 긴 것에 의해서 결정될 수도 있기 때문이다. 따라서, 하나의 지연이 상당히 더 길다면, 상기 더 긴 지연은 더 낮은 최대 클럭 속도를 필요로 할 수도 있다.
이제 도7b를 참조하면, 주입 인에이블 신호의 트레이스(772)는 상승하는 클럭 신호(760)에 응답하여 약 520 피코세컨드에서 하강하기 시작한다. 주입 인에이블 신호(772)가 로우가 되면, 전하 주입 회로(500)로부터 전하 주입이 개시되며, 접지로의 저 저항 경로가 존재하지 않기 때문에 노드 D의 트레이스(780)는 상승한다.
지연 이후에, EVAL 신호의 트레이스(776)는 클럭 신호(760)를 추종하여 로우에서 하이가 된다. EVAL 신호(776)의 하이 값은 노드 DZB를 노드 D에 연결한다. 따라서, 노드 DZB의 트레이스(784)는 처음에는 하강하는데, 이는 노드 D(780)가 저 전압으로 시작하였기 때문이다. 하지만, 노드 D(780)에 대한 전하 주입은 노드 D(780)를 상승시키며, 그리고 이에 의하여 노드 DZB(784)가 상승한다.
도6b에서 노드 D(720)는 완만하게 상승(약 560 피코세컨드에서 피크임)함을 유의해야 한다. 하지만, 도7b에서, 노드 D(780)는 제 1 임계값 위로 상승하며, 따라서, 노드 DZB(784)가 제 2 임계값 아래로 하강하는 것을 방지한다. 예를 들면, 도7b에서, 노드 DZB(784)는 대략 0.65 V 까지만 떨어졌다가 상승한다. 한편, 노드 D(780)는 0 V에서 약 0.8 V로 증가한다.
만일, 노드 DZB(784)가 제 2 임계값 아래로 하강하고 따라서 로우 신호로서 표명되면, 인버터(580)(도4a 참조)는 하이 신호를 출력하며, 이는 MOSFET(558)을 턴온시키고 그리고 MOSFET(556)을 통하여 노드 DZB(784)를 끌어내린다. 노드 DZ가 하강할 때까지, 인버터(578)의 입력은 로우이고, 인버터(578)의 출력은 하이이며, 따라서 MOSFET(556)은 턴온됨을 주목해야 한다.
따라서, 제 2 임계값은, MOSFET(558)을 턴온시킬 정도로 충분히 높은 전압을 인버터(580)가 출력하도록 하는 입력 전압에 기초할 수 있다. 단지 일례로서, 제 2 임계값은 0.5 V가 될 수 있다. 노드 DZB(784)가 제 2 임계값 아래로 하강하는 것을 방지하기 위하여, 노드 DZB(784)가 제 2 임계값 아래로 하강하기 전에 노드 D(780)는 제 1 임계값 보다 높게 증가해야만 한다. 이러한 고려 사항은 전하 주입 모듈(500)의 MOSFET(520)의 사이즈를 결정할 수도 있다. 다양한 구현예들에서, 제 1 임계값은 제 2 임계값과 대략 동일할 수도 있다. 제 1 임계값은 0.5 V가 될 수도 있다. VDD 와 VSS 사이의 중간인 전압 혹은 VDD 와 접지 사이의 중간인 전압에 기초하여, 제 1 및 제 2 임계값이 설정될 수도 있다.
클럭 지연 모듈(594)로부터의 지연된 클럭 신호가 상승하는 때, MOSFET(566)이 턴온된다. 노드 DZB(784)는 하이로 남아있었으며, 따라서 MOSFET(564)도 턴온으로 남아있는다. 따라서, 노드 DZ(788)는 MOSFET(564, 566)들을 통하여 접지에 연결되며 그리고 하강하기 시작한다. 노드 DZ(788)가 하강함에 따라, EVAL 신호(776)는 클럭 게이팅 모듈(598)을 통하여 턴 오프된다. 노드 DZB로부터 노드 D를 연결해제함에 의해서, 조합 논리회로에 의해서 저 저항 경로가 갑자기 생성된다 할지라도, 노드 DZB 상의 전하는 소모되지 않을 것이다. 따라서, 클럭 게이팅 모듈(598)은 대기 시간(hold time)(플립-플롭의 입력들이 안정하게 대기해야만 하는 시간)을 감소시킨다. 또한, 주입 인에이블 신호(772)는 디-어써트된다. 사실, 노드 DZB(784) 혹은 노드 DZ(788) 중 어느 하나가 하강하는 때, 주입 제어 모듈(504)은 주입 인에이블 신호(772)를 디-어써트한다. 일례로서 도6b를 참조하면, 노드 DZB(736)의 하강에 응답하여 주입 인에이블 신호(728)가 상승한다(즉, 디-어써트된다).
래치 모듈(512)은 평가 페이즈(evaluation phase) 동안에 노드 DZB의 로직을 버퍼링 및 구동한다. 래치 모듈(512)은 노드 DZB의 정반대의 값을 출력 Q(768)로서 저장한다. 클럭 신호(760)가 하강하면(미도시), 노드 DZ(788)는 하이 값으로 되돌아갈 것이며(역시, 미도시), 반면에 래치 모듈(512)은 출력 Q가 프리차징 프로세스에 의해서 영향을 받는 것을 방지할 것이다. 노드 DZ(788)는 MOSFET(562)에 의해서 하이 값으로 상승한다. 클럭 지연 모듈(594)로부터의 지연된 클럭 신호가 하강하면, MOSFET(562)은 노드 DZ(788)를 VDD 에 연결한다.
이제 도7c를 참조하면, VDD 의 트레이스(792)와 VSS 혹은 접지의 트레이스(796)가 도7a 및 도7b와 동일한 시간 프레임에서 도시된다.
도8a 내지 도9b는 유사한 스태틱 로직 및 다이내믹 로직을 보여주기 위하여 제공되는데, 이는 도10a 내지 도10b의 전하-주입 로직과의 비교를 위한 것이다. 도8a 내지 도9b는 도10a 내지 도10b에서 처럼, 입력 신호들에 응답하여 동일한 논리적 출력을 생성하지만, 플립-플롭들의 회로와 동작 원리들이 상이하며, 그리고 플립-플롭들의 입력에서의 조합 논리회로의 구성도 또한 다르다.
이제 도8a를 참조하면, 스태틱 조합 논리회로의 일례가 제공된다. 상기 논리회로는 12개의 NAND 게이트들(804-1, 804-2, ... 및 804-12)(일괄하여 NAND 게이트 804로 지칭됨)을 포함하며, 각각의 NAND 게이트는 2개의 입력을 갖는다. 3개의 NOR 게이트들(812-1, 812-2, 812-3)(일괄하여 NOR 게이트 812로 지칭됨)이 또한 존재하며, 각각의 NOR 게이트는 NAND 게이트들(804) 중에서 4개의 NAND 게이트들의 출력들을 수신한다. NOR 게이트들(812)의 출력들은 하나의 NAND 게이트(820)로 입력된다. NAND 게이트(820)의 출력은 인버터(828)로 입력된다. 인버터(828)의 출력은 노드 D 이다.
이제 도8b를 참조하면, 스태틱 플립-플롭이 도시된다. 논리 값 D는 MOSFET들(830, 832)의 게이트들에 연결된다. VDD 에서 접지까지, 4개의 MOSFET들(834, 832, 836, 838)이 직렬로 배치된다. 또한, MOSFET들(840, 842, 830, 844)의 제 2 시리즈가 VDD 에서 접지까지 배치된다.
MOSFET들(842, 836)의 게이트들은 신호 SI를 수신한다. MOSFET들(834, 838)의 게이트들은 신호 SCN를 수신한다. MOSFET들(840, 844)의 게이트들은 인버터(846)로부터 신호 SCN의 반전물을 수신한다. 신호 SI와 신호 SCN은 플립-플롭에 대해서 특정한 데이터를 스캔하는데 이용될 수 있다(가령, 테스트 목적으로). 신호 SCN은 스캔 모드를 인에이블 혹은 디스에이블하며, 그리고 스캔 모드가 인에이블된 경우, 플립-플롭에 저장된 데이터는 신호 SI로부터 취해진다. 신호 SI는 이전의 플립-플롭에 연결될 수도 있으며, 따라서, 테스트 패턴들 등과 같은 임의의 데이터가 플립-플롭들 안으로 직렬로 쉬프트(스캐닝)될 수 있다.
MOSFET들(850, 852)은 패스 게이트를 형성하며, 이 패스 게이트는 MOSFET들(830, 842) 사이의 노드로부터 신호를 수신한다. MOSFET들(850, 852)로 구성된 패스 게이트의 출력은 인버터(854)에 제공되며, 뿐만 아니라 MOSFET들(860, 862) 사이의 노드에도 제공된다.
클럭 신호 CK는 인버터(864)에 의해서 반전되며 그리고 인버터(866)에 의해서 다시 한번 반전된다. 그 결과, 인버터(866)의 출력은, 비록 소정의 지연을 갖지만, 클럭 신호 CK와 동일한 극성을 갖는다. MOSFET들(850, 852)로 구성된 패스 게이트는 클럭 신호 CK에 의해서 제어되는바, 클럭 신호 CK가 하이 값인 경우 패스 게이트는 턴 오프된다.
MOSFET(862)은 MOSFET(870)을 통하여 접지에 연결되며, 반면에 MOSFET(860)은 MOSFET(872)을 통하여 VDD 에 연결된다. MOSFET(860)의 게이트는 반전된 클럭 신호 CK를 수신하며, MOSFET(862)의 게이트는 2번 반전된 클럭 신호 CK를 수신한다. 인버터(854)의 출력은 MOSFET들(876, 878)로 제공되며, 이들은 또 하나의 패스 게이트를 구성한다. 또한, 인버터(854)의 출력은 MOSFET들(870, 872)의 게이트들을 구동한다. MOSFET들(860, 862, 870, 872)은 클럭 신호 CK에 응답하여 3 상이 되는 3상(tri-state) 인버터를 형성한다.
MOSFET들(876, 878)로 구성된 패스 게이트는 클럭 신호 CK가 하이인 때에 턴온된다. MOSFET들(876, 878)로 구성된 패스 게이트의 출력은 인버터(880)에 제공되며, 뿐만 아니라 MOSFET들(882, 884) 사이의 노드에도 제공된다. MOSFET(884)은 MOSFET(886)을 통하여 접지에 연결되며, 반면에 MOSFET(882)은 MOSFET(888)을 통하여 VDD 에 연결된다. MOSFET(882)의 게이트는 2번 반전된 클럭 신호를 수신하며, MOSFET(884)의 게이트는 반전된 클럭 신호를 수신한다. 인버터(880)의 출력은 인버터(890)에 의해 수신되며 그리고 MOSFET들(886, 888)의 게이트들에 제공된다. 인버터의 출력은 또한 플립-플롭의 출력 Q이다.
이제 도9a를 참조하면, 다이내믹 로직의 일 구현예가 도시된다. 도시된 조합 논리회로는 도8a의 논리회로와 논리적으로 등가일 수 있다. 12개의 NAND 게이트들(904-1, 904-2, ... 및 904-12)(일괄하여 NAND 게이트들 904로 지칭됨)이 존재하며, 각각의 NAND 게이트는 2개의 입력을 수신하고 그리고 일괄하여 MOSFET들(908)로 지칭되는 대응 MOSFET들(908-1, 908-2, ... 및 908-12)에게 출력을 제공한다. 모든 MOSFET들(908)은 공통 MOSFET(912)을 통하여 VDD 에 연결되며, 상기 공통 MOSFET(912)은 클럭 신호 CK에 의해 제어된다. 즉, MOSFET(912)의 소스는 MOSFET들(908) 각각의 드레인에 연결된다. MOSFET(912)는, 노드 D를 프리-차지하기 위한 도3b의 수도꼭지(444)에 개략적으로 대응될 수 있다.
MOSFET들(908) 각각은 각각의 MOSFET들(916-1, 916-2, ... 및 916-12)에 의해서 접지에 연결되며, 상기 MOSFET들(916-1, 916-2, ... 및 916-12)은 일괄하여 MOSFET들(916)로 지칭된다. MOSFET들(916)은 클럭 신호 CK에 의해서 제어되며 그리고 도3b의 평가 밸브(448)에 개략적으로 대응될 수 있다. MOSFET들(908)은 도3b의 논리 밸브들에 개략적으로 대응될 수 있다.
이제 도9b를 참조하면, 다이내믹 로직 플립-플롭에서, 노드 D는 MOSFET(920)의 소스에 연결된다. MOSFET(920)은 MOSFET(922)를 통하여 VDD에 연결된다. 클럭 신호 CK는 제 1 시리즈의 인버터들(924-1, 924-2, ... 924-6)과 제 2 시리즈의 인버터들(926, 928)에 의해서 반전된다. 따라서, 인버터(928)의 출력은 클럭 신호 CK와 동일한 극성을 가지며, 그리고 MOSFET(922)의 게이트에 연결된다. MOSFET들(920, 922)의 드레인들은, MOSFET들(930, 932)의 드레인들, 인버터(934)의 입력, 그리고 MOSFET들(936, 938, 940, 942, 944, 946, 948)의 게이트들에 연결된다.
MOSFET들(936, 938)의 소스들은 VDD 에 연결되며 그리고 MOSFET들(936, 938)의 드레인들은 MOSFET(940)의 드레인에 연결되며 뿐만 아니라 인버터(950)의 입력에도 연결된다. 인버터(950)의 출력은 NOR 게이트(952)의 제 1 입력과 인버터(954)의 입력에 제공된다. 인버터(954)의 출력은 MOSFET들(930, 932)의 게이트들에 연결된다. MOSFET(932)의 소스는 VDD 에 연결된다.
NOR 게이트(952)의 제 2 입력은 신호 SCN을 수신한다. NAND 게이트(960)는 2개의 입력들을 가지며 이들 각각은 신호 SCN과 신호 SI를 수신한다. NAND 게이트(960)의 출력은 인버터(962)의 입력에 제공되며 그리고 인버터(962)의 출력은 MOSFET(964)의 게이트에 연결된다. MOSFET(964)은 MOSFET(966)을 통하여 접지에 연결된다. MOSFET(964)은 MOSFET(968)과 병렬로 연결된다. 인버터(934)의 출력이 MOSFET(968)의 게이트에 연결된다. MOSFET들(964, 968)의 드레인들은 MOSFET(930)의 소스에 연결된다.
MOSFET(942)은 MOSFET(980)과 병렬로 연결되며, 그리고 MOSFET들(942, 980)의 드레인들은 MOSFET(944)의 드레인에 그리고 출력 Q에 연결된다. MOSFET들(942, 980)의 소스들은 VDD 에 연결된다. MOSFET(944)은 병렬로 연결된 MOSFET들(982, 984)을 통하여 접지에 연결된다. MOSFET들(980, 984)의 게이트들은 MOSFET들(986, 988)의 게이트들에 연결되며 뿐만 아니라 인버터(990)의 출력에도 연결된다.
인버터(924-6)의 출력은 MOSFET들(938, 982, 966, 992, 994, 996)의 게이트들에 연결되며 뿐만 아니라 인버터(998)의 입력에 연결된다. 인버터(998)의 출력은 MOSFET(1000)의 게이트에 연결된다. MOSFET들(986, 994, 1000, 988)은 VDD 에서 접지까지 직렬로 연결된다. MOSFET들(946, 996, 948)은 VDD 에서 접지까지 직렬로 연결된다. MOSFET(992)은 MOSFET(940)과 접지 사이에 직렬로 연결된다. MOSFET들(946, 996)의 드레인들은 MOSFET들(994, 1000)의 드레인들에 연결되며 그리고 인버터(990)의 입력에 연결된다.
이제 도10a를 참조하면, 전하 주입 플립-플롭과 함께 이용되는 조합 논리회로의 일 구현예가 도시된다. 상기 조합 논리회로는 도8a 및 도9a에 도시된 것과 논리적으로 등가일 수 있다. 12개의 NAND 게이트들(1104-1, 1104-2, ... 및 1104-12)(일괄하여 NAND 게이트들 1104로 지칭됨)이 존재하며, 각각의 NAND 게이트는 2개의 입력을 수신하고 그리고 일괄하여 MOSFET들(1108)로 지칭되는 대응 MOSFET들(1108-1, 1108-2, ... 및 1108-12)에게 출력을 제공한다. MOSFET들(1108)의 소스들은 접지에 연결되며 그리고 MOSFET들(1108)의 드레인들은 공통 노드 D에 연결된다. 도9a와 비교하면, 푸터(footer) 디바이스라고도 지칭되는 클럭화된 MOSFET들(예컨대, 도9a의 MOSFET들 916)이 필요하지 않음을 알 수 있다.
이제, 도10b를 참조하면, 전하 주입 플립-플롭의 일 구현예가 제공된다. 도10b의 구현예는 도4a의 구현예와 유사할 수 있으며, 그리고 설명의 간략화를 위해 유사한 구성요소들에 대해서는 동일한 참조 번호들이 사용될 것이다. 도4a의 인버터(570)를 대신하여, NOR 게이트(1120)가 이용된다. NOR 게이트(1120)는 접지에 연결된 하나의 입력을 가지며, 따라서 인버터와 유사하게 동작한다.
도4a의 인버터(576)를 대신하여, NOR 게이트(1124)가 이용된다. NOR 게이트(1124)의 제 2 입력은 신호 SCN를 수신한다. NAND 게이트(1128)는 입력으로서 신호 SCN과 신호 SI를 수신하며 그리고 NOR 게이트(1132)에 연결된 출력을 갖는다. NOR 게이트(1132)의 제 2 입력은 NAND 게이트(586)의 출력은 수신한다. NOR 게이트(1132)의 출력은 MOSFET(1136)의 게이트를 구동하며, MOSFET(1136)은 노드 DZB와 접지 사이에 연결된다.
이제 도11을 참조하면, 도8 내지 도10에 도시된 회로들의 시뮬레이션 결과들이 비교를 위해 제공된다. 전하-주입 감지 증폭기(CISA)라고도 지칭되는 도10a 내지 도10b의 전하-주입 플립-플롭은 점선으로 도시된다. 도8a 내지 도8b의 스태틱 로직은 굵은 실선으로 도시되며, 그리고 도9a 내지 도9b의 다이내믹 로직은 얇은 실선으로 도시된다. y 축은 최대 동작 주파수(기가 헤르츠 단위)를 나타내며, x 축은 특정한 최대 동작 주파수에서의 전력 소모(마이크로와트 단위)를 나타낸다.
다른 모든 것들이 동일한 경우, 최대 주파수가 크면 클수록 그리고 전력 소모가 작으면 작을수록 유리하다. 회로들은 3개 모두에 대해서 서로 다른 파워 서플라이 전압들(0.88 V 와 1.1 V)에서 시뮬레이션 되었으며, 그리고 스태틱 로직에 대해서 추가적으로 1.26 V에서 시뮬레이션 되었다. 도11에 도시된 바와 같이, 시뮬레이션되는 반도체 공정을 이용하는 전술한 바와 같은 회로들의 경우, 비교가능한 파워 서플라이 전압들에 대해서 다이내믹 로직의 전력 소모는 스태틱 로직의 전력 소모보다 훨씬 크다. 또한, 다이내믹 로직은 비교가능한 파워 서플라이 전압들에서 최대 동작 주파수의 증가를 허용한다.
하지만, 스태틱 로직의 파워 서플라이 전압이 1.26V로 증가되는 경우, 스태틱 로직의 전력 소모는 가장 낮은 동작 전압에서의 다이내믹 로직의 전력 소모보다 약간 더 큰 반면에, 최대 동작 주파수는 다이내믹 로직의 최대 동작 주파수의 거의 2배이다.
CISA 로직은 다이내믹 로직 보다는 작지만 스태틱 로직보다는 큰 전력 소모를 갖는다. 하지만, 적어도 이들 일례들에 있어서, CISA 로직이 이용가능한 최대 동작 주파수는 스태틱 로직 및 다이내믹 로직에 비하여 상당히 높다. 다이내믹 로직에 비하여 속도 및 전력 소모가 양호하다라는 장점 이외에도, CISA 로직은 또한, 더 적은 면적을 필요로 할 수 있다. 예를 들어, CISA 로직을 이용하는 경우, 푸터(footer) 디바이스들(가령, 도9a에 도시된 MOSFET들 916)이 필요하지 않을 수도 있다. CISA 로직은 가령, 도10a에 도시된 바와 같은 N-채널 MOSFET들을 이용할 수 있다. 하지만, P-채널 MOSFET들도 대안적으로 이용가능하다. 면적 및 속도 등과 같은 고려사항들에 기초하여, N-채널 MOSFET들 혹은 P-채널 MOSFET들이 선택될 수 있다. 예를 들면, 소정의 공정 기법들에서, P-채널 디바이스들은 별도의 웰(well) 구조를 필요로 할 수도 있으며 따라서, 더 많은 면적을 요구할 수 있다.
본 개시 내용의 광범위한 가르침은 다양한 형태들로 구현될 수 있다. 따라서, 본 개시 내용이 특정한 일례들을 포함하고 있긴 하지만, 본 출원의 도면들, 발명의 상세한 설명 및 다음의 청구범위에 대한 연구에 기초하면 다른 수정예들이 명백해질 것이기 때문에, 본 발명의 진정한 범위는 상기 특정한 일례들로 한정되지 않아야 한다.

Claims (20)

  1. 플립-플롭 회로로서,
    클럭 신호에 응답하여 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하는 전하 주입 모듈과;
    상기 전하 주입 모듈이 전기 전하를 상기 제 1 노드에 제공하는 동안에 상기 제 1 노드의 전압과 임계값이 교차하는 것을 검출함에 응답하여 제 2 노드의 전압을 조절하는 감지 증폭기 모듈과; 그리고
    래치 모듈을 포함하며,
    상기 래치 모듈은,
    상기 클럭 신호에 응답하여, 상기 제 2 노드의 전압에 기초하는 소정 값을 저장하며; 그리고
    상기 플립-플롭 회로의 출력으로서 상기 소정 값을 제공하며,
    상기 래치 모듈은 상기 클럭 신호의 지연된 버전(delayed version)의 기결정된 에지에 응답하여 상기 제 2 노드의 전압에 기초하는 상기 소정 값을 저장하도록 되며, 그리고 상기 기결정된 에지는 상승 에지 혹은 하강 에지 중 하나인 것을 특징으로 하는 플립-플롭 회로.
  2. 플립-플롭 회로로서,
    클럭 신호에 응답하여 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하는 전하 주입 모듈과;
    상기 전하 주입 모듈이 전기 전하를 상기 제 1 노드에 제공하는 동안에 상기 제 1 노드의 전압과 임계값이 교차하는 것을 검출함에 응답하여 제 2 노드의 전압을 조절하는 감지 증폭기 모듈과; 그리고
    래치 모듈을 포함하며,
    상기 래치 모듈은,
    상기 클럭 신호에 응답하여, 상기 제 2 노드의 전압에 기초하는 소정 값을 저장하며; 그리고
    상기 플립-플롭 회로의 출력으로서 상기 소정 값을 제공하며,
    상기 감지 증폭기 모듈은 풀-업 모듈을 포함하며, 상기 풀-업 모듈은 지연된 클럭 신호를 생성하며 그리고 상기 지연된 클럭 신호에 응답하여 상기 제 2 노드를 상기 파워 서플라이에 선택적으로 연결시키는 것을 특징으로 하는 플립-플롭 회로.
  3. 플립-플롭 회로로서,
    클럭 신호에 응답하여 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하는 전하 주입 모듈과;
    상기 전하 주입 모듈이 전기 전하를 상기 제 1 노드에 제공하는 동안에 상기 제 1 노드의 전압과 임계값이 교차하는 것을 검출함에 응답하여 제 2 노드의 전압을 조절하는 감지 증폭기 모듈과; 그리고
    래치 모듈을 포함하며,
    상기 래치 모듈은,
    상기 클럭 신호에 응답하여, 상기 제 2 노드의 전압에 기초하는 소정 값을 저장하며; 그리고
    상기 플립-플롭 회로의 출력으로서 상기 소정 값을 제공하며,
    상기 클럭 신호에 응답하여 주입 인에이블 신호를 생성하는 주입 제어 모듈을 더 포함하며,
    상기 전하 주입 모듈은, 상기 주입 인에이블 신호의 생성에 응답하여 전기 전하를 상기 제 1 노드에 제공하는 것을 특징으로 하는 플립-플롭 회로.
  4. 제3항에 있어서,
    상기 주입 제어 모듈은 상기 제 2 노드가 기결정된 상태에 도달하는 것에 응답하여 상기 주입 인에이블 신호의 생성을 중단(stop)하는 것을 특징으로 하는 플립-플롭 회로.
  5. 제3항에 있어서,
    상기 감지 증폭기 모듈은 피드백 신호를 생성하는 피드백 모듈을 포함하며,
    상기 주입 제어 모듈은 상기 피드백 신호의 생성에 응답하여 상기 주입 인에이블 신호의 생성을 중단하는 것을 특징으로 하는 플립-플롭 회로.
  6. 제1항에 있어서,
    상기 감지 증폭기 모듈은,
    상기 클럭 신호 및 피드백 신호에 응답하여 게이팅된 클럭 신호를 선택적으로 생성하는 클럭 게이팅(gating) 모듈과; 그리고
    상기 게이팅된 클럭 신호에 응답하여 상기 제 2 노드를 상기 제 1 노드에 선택적으로 연결하는 격리 모듈
    을 포함하는 것을 특징으로 하는 플립-플롭 회로.
  7. 제1항에 있어서,
    상기 감지 증폭기 모듈은 제 2 노드 조절 모듈을 포함하며, 상기 제 2 노드 조절 모듈은, 상기 제 2 노드의 전압이 상기 임계값 아래로 감소하는 것에 응답하여 상기 제 2 노드를 제 2 파워 서플라이에 연결하는 것을 특징으로 하는 플립-플롭 회로.
  8. 제1항에 있어서,
    상기 감지 증폭기 모듈은 피드백 신호를 선택적으로 생성하는 피드백 모듈을 포함하며,
    상기 전하 주입 모듈은, 상기 피드백 신호가 생성되는 때 혹은 상기 제 2 노드의 전압이 상기 임계값 아래로 하강하는 때, 상기 제 1 노드에 전기 전하를 제공하는 것을 중단하며, 그리고
    상기 피드백 모듈은 상기 제 2 노드의 전압이 상기 임계값 아래로 하강하는 때 피드백 신호의 생성을 정지(suspend)하는 것을 특징으로 하는 플립-플롭 회로.
  9. 삭제
  10. 회로로서,
    제1항의 플립-플롭 회로와; 그리고
    적어도 하나의 입력 신호에 응답하여 상기 제 1 노드와 제 2 파워 서플라이 사이에 저-저항 경로를 선택적으로 생성하도록 된 조합 로직(combinational logic)
    을 포함하며,
    상기 제 2 파워 서플라이의 전압은 상기 파워 서플라이의 전압 보다 적은 것을 특징으로 하는 회로.
  11. 회로로서,
    플립-플롭 회로와;
    상기 플립-플롭 회로는,
    (i) 클럭 신호에 응답하여 주입 인에이블 신호를 생성하는 주입 제어 모듈과;
    (ii) 상기 주입 인에이블 신호에 응답하여 제 1 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하는 전하 주입 모듈과;
    (iii) 감지 증폭기 모듈과;
    상기 감지 증폭기 모듈은,
    상기 클럭 신호에 응답하여 지연된 클럭 신호를 생성하는 클럭 지연 모듈과;
    상기 지연된 클럭 신호와 제 2 노드의 전압에 응답하여 피드백 신호를 생성하는 피드백 모듈과;
    클럭 신호 및 상기 피드백 신호에 응답하여 게이팅된 클럭 신호를 선택적으로 생성하는 클럭 게이팅(gating) 모듈과;
    상기 게이팅된 클럭 신호에 응답하여 상기 제 2 노드를 상기 제 1 노드에 선택적으로 연결하는 격리 모듈과; 그리고
    상기 제 2 노드의 전압이 임계값 아래로 감소하는 것에 응답하여 상기 제 2 노드를 제 2 파워 서플라이에 연결하는 제 2 노드 조절 모듈을 포함하며; 그리고
    (iv) 래치 모듈을 포함하며;
    상기 래치 모듈은,
    상기 클럭 신호의 기결정된 에지에 응답하여 상기 제 2 노드의 상기 전압에 기초하는 소정 값을 저장하고, 그리고
    상기 소정 값을 상기 플립-플롭 회로의 출력으로서 제공하며, 상기 기결정된 에지는 상승 에지 혹은 하강 에지 중 하나이며; 그리고
    적어도 하나의 입력 신호에 응답하여 상기 제 1 노드와 상기 제 2 파워 서플라이 사이에 저-저항 경로를 선택적으로 생성하도록 된 조합 로직
    을 포함하며,
    상기 제 2 파워 서플라이는 상기 제 1 파워 서플라이보다 낮은 전압을 갖는 것을 특징으로 하는 회로.
  12. 플립-플롭 회로의 동작 방법으로서,
    클럭 신호에 응답하여, 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하는 단계와;
    상기 전기 전하가 상기 제 1 노드에 제공되는 동안 상기 제 1 노드의 전압과 임계값이 교차함을 검출하는 것에 응답하여 제 2 노드의 전압을 조절하는 단계와;
    상기 클럭 신호에 응답하여 상기 제 2 노드의 전압에 기초하는 소정 값을 저장하는 단계와;
    상기 소정 값을 상기 플립-플롭 회로의 출력으로서 제공하는 단계와; 그리고
    상기 클럭 신호의 지연된 버전의 기결정된 에지에 응답하여 상기 제 2 노드의 전압에 기초하는 상기 소정 값을 저장하는 단계
    를 포함하며, 상기 기결정된 에지는 상승 에지 혹은 하강 에지 중 하나인 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  13. 플립-플롭 회로의 동작 방법으로서,
    클럭 신호에 응답하여, 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하는 단계와;
    상기 전기 전하가 상기 제 1 노드에 제공되는 동안 상기 제 1 노드의 전압과 임계값이 교차함을 검출하는 것에 응답하여 제 2 노드의 전압을 조절하는 단계와;
    상기 클럭 신호에 응답하여 상기 제 2 노드의 전압에 기초하는 값을 저장하는 단계와;
    상기 값을 상기 플립-플롭 회로의 출력으로서 제공하는 단계와;
    지연된 클럭 신호를 생성하는 단계와; 그리고
    상기 지연된 클럭 신호에 응답하여 상기 제 2 노드를 상기 파워 서플라이에 선택적으로 연결하는 단계
    를 포함하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  14. 플립-플롭 회로의 동작 방법으로서,
    클럭 신호에 응답하여, 파워 서플라이로부터 제 1 노드로 전기 전하를 선택적으로 제공하는 단계와;
    상기 전기 전하가 상기 제 1 노드에 제공되는 동안 상기 제 1 노드의 전압과 임계값이 교차함을 검출하는 것에 응답하여 제 2 노드의 전압을 조절하는 단계와;
    상기 클럭 신호에 응답하여 상기 제 2 노드의 전압에 기초하는 값을 저장하는 단계와;
    상기 값을 상기 플립-플롭 회로의 출력으로서 제공하는 단계와;
    상기 클럭 신호에 응답하여 주입 인에이블 신호를 생성하는 단계와; 그리고
    상기 주입 인에이블 신호의 생성에 응답하여, 전기 전하를 상기 제 1 노드에 제공하는 단계
    를 포함하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  15. 제14항에 있어서,
    상기 제 2 노드가 기결정된 상태에 도달하는 것에 응답하여 상기 주입 인에이블 신호의 생성을 중단하는 단계
    를 더 포함하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  16. 제14항에 있어서,
    피드백 신호를 생성하는 단계와; 그리고
    상기 피드백 신호의 생성에 응답하여 상기 주입 인에이블 신호의 생성을 중단하는 단계
    를 더 포함하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  17. 제12항에 있어서,
    게이팅된 클럭 신호를 상기 클럭 신호와 피드백 신호에 응답하여 선택적으로 생성하는 단계와; 그리고
    상기 게이팅된 클럭 신호에 응답하여 상기 제 2 노드를 상기 제 1 노드에 선택적으로 연결하는 단계
    를 더 포함하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  18. 제12항에 있어서,
    상기 제 2 노드의 전압이 상기 임계값 아래로 감소하는 것에 응답하여 상기 제 2 노드를 제 2 파워 서플라이에 연결하는 단계
    를 더 포함하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  19. 제12항에 있어서,
    피드백 신호를 선택적으로 생성하는 단계와;
    상기 피드백 신호가 생성되는 때 혹은 상기 제 2 노드의 전압이 상기 임계값 아래로 감소하는 때, 상기 제 1 노드로 전기 전하를 제공하는 것을 중단하는 단계와; 그리고
    상기 제 2 노드의 전압이 상기 임계값 아래로 감소하는 때 상기 피드백 신호의 생성을 정지하는 단계
    를 더 포함하는 것을 특징으로 하는 플립-플롭 회로의 동작 방법.
  20. 삭제
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