KR20170031013A - 플립플롭을 위한 장치 - Google Patents

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Abstract

본 발명에 따른 플립플롭을 위한 장치는, 프리차지 되기 위하여 모든 노드들을 위한 싱글 풋터(footer) 트랜지스터를 갖고, 상기 싱글 풋터 트랜지스터는 풋터 노드를 포함하는 도미노 로직 플립플롭, 및 평가 사이클 전에 상기 풋터 노드를 프리차지 하기 위하여 상기 풋터 노드에 연결된 프리차지 트랜지스터를 포함할 수 있다.

Description

플립플롭을 위한 장치{APPARATUS FOR FLIP-FLOP}
본 발명은 플립플롭을 위한 장치에 관한 것이다.
최소 면적으로 전력을 감소시키는 고속 플립플롭은 이동 단말기와 같은 수많은 애플리케이션들에 적합하다.
플립플롭의 클록 신호 (CK)가 소정의 출력 로직 레벨로 천이하는 데 플립플롭의 출력(예, Q)을 제어하는 시간과 플립플롭의 출력이 실제로 소정의 출력 로직 레벨로 변이하는 시간(tckq) 사이의 차이는 일반적으로 Q 지연에 대한 CK로 언급된다. Q 지연에 대한 CK는 플립플롭의 최대 동작 주파수(클록 사이클(Tck)의 최소 시간)을 결정하는 요인이다. 또한, 설정 시간(tsetup)은 플립플롭의 최대 동작 주파수를 결정하는 요인이다. 여기서 설정 시간(tsetup)은, 클록 신호가 소정의 로직 레벨로 천이하는 것에 대한 플립플롭의 출력을 명령하기 전에 플립플롭의 입력들이 존재하고 안정화되는 시간이다. 또한, 플립플롭에서 사용되는 임의 조합 로직을 위한 전파 지연 (tpd)은 플립플롭의 최대 동작 주파수를 판별하기 위한 요인이다. 이러한 3가지 요인들의 합은 아래의 수학식에서 지시하는 바와 같이, 플립플롭의 최대 클록 사이클을 결정할 수 있다.
Figure pat00001
클록 스큐가 존재하지 않는다면, tckq 및 tsetup 만이 플립플롭의 설계의 함수이다. 따라서, 플립플롭의 tckq 및 tsetup를 줄이면, 그것의 동작 주파수를 증가 할 것이다(Tck를 감소).
본 발명의 목적은 고속 주파수 동작에 적합한 플립플롭을 갖는 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 플립플롭을 위한 장치는, 프리차지 되기 위하여 모든 노드들을 위한 싱글 풋터(footer) 트랜지스터를 갖고, 상기 싱글 풋터 트랜지스터는 풋터 노드를 포함하는 도미노 로직 플립플롭, 및 평가 사이클 전에 상기 풋터 노드를 프리차지 하기 위하여 상기 풋터 노드에 연결된 프리차지 트랜지스터를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 플립플롭을 위한 장치는, 도미노 로직 플립플롭, 및 회로 이벤트와 함께 상보 신호(complementary signal)를 평가하는 조합 로직을 포함할 수 있디.
본 발명의 실시 예에 따른 플립플롭은 종래 도미노 기반 SR 플립플롭보다 적은 개수의 트랜지스터로 구현되고 이로 인하여 작은 집적 회로 영역을 차지할 수 있다.
또한, 본 발명의 실시 예에 따른 플립플롭은 Q 지연을 감소시킴으로 CK 종래 고속 플립플롭보다 고속의 클록 주파수를 나타낼 수 있다.
또한, 본 발명의 실시 예에 따른 플립플롭은 펄스 도미노 SR 플립플롭보다 적은 전력을 소모할 수 있다.
도 1은 본 발명의 실시 예에 따른 플립플롭의 개략도이다.
도 2는 본 발명의 다른 실시 예에 따른 플립플롭의 개략도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 혹은 대체물을 포함한다.
제 1 혹은 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고 유사하게 제 2 구성 요소는 제 1 구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 혹은 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
일반적인 도미노(domino) 기반 SR (set-reset) 플립플롭은 마스터 래치와 슬레이브 래치를 포함하고, 마스터 래치의 로직 레벨을 프리차지 하고 평가하기 위하여 플립플롭의 클록 신호 (CK)을 이용한다. 즉, 일반적인 도미노 기반 SR 플립플롭은, CK가 로우(low)일 때 마스터 래치 및 슬레이브 래치의 노드들을 프리차지 시키고, CK가 하이(high)일 때 그것들을 평가한다. 또한, 일반적인 도미노 기반 SR 플립플롭은, 입력들이 노드들이 로우임을 지시하면, 평가 사이클 동안 프리차지된 노드들을 디스차지 시키는 풋터들(footers)을 포함한다. 만일 입력들이 프리차지된 노드들이 여전히 하이임을 지시하면, 평가 시간 동안에 노드는 디스차지 되지 않는다.
도미노 기반 SR 플립플롭의 설정 시간은 도미노 로직(예, 모든 정적 로직을 사용하는 SR 플립플롭)을 사용하지 않는 SR 플립플롭과 비교하여 감소된다. 하지만, 도미노 기반 SR 플립플롭은, SR 플립플롭의 입력들의 값들에 따라 SR 플립플롭의 노드들이 변화될 필요가 있는지 여부를 각 클록 사이클 동안에 프리차지 사이클 및 평가 사이클을 실행한다. 따라서, 도미노 기반 SR 플립플롭은 필요하지 않는 데도 전력을 소비한다.
SR 플립플롭은 SR 플립플롭을 리셋하기 위하여 상보 데이터 신호 (/data)을 이용한다. 이는 상보 데이터 신호에 대한 평가를 필요로 한다. 신호에 대한 상보 신호를 발생하는 시간이 걸린다(예, 인버터에 입력된 신호의 상보 신호를 발생시키는 전파 시간). 추가로, 상보 신호의 발생 및 평가에 있어서 전력이 소비된다. 더 길어진 평가 시간의 결과가 Q 지연에 대한 CK 증가시키고, 전력 소비를 증가시킨다.
따라서, Q 지연에 대한 CK 감소, 낮은 설정 시간 및 저전력을 갖는 플립플롭에 대한 필요성이 요구된다.
본 발명의 목적은 설정 시간을 감소시키는 플립플롭을 위한 장치를 제공하는데 있다.
본 발명은 설정 시간을 줄이기 위한 평가 프로세스를 느리게 하는 플립플롭을 위한 장치를 제공할 수 있다.
본 발명은 Q 지연을 클록(CK)을 감소시키는 플립플롭을 위한 장치를 제공할 수 있다.
본 발명은 모두 프리차지 된 모든 노드를 평가하는 하나의 풋터(footer) 트랜지스터를 포함하는 플립플롭을 위한 장치를 제공할 수 있다.
본 발명은 풋터 트랜지스터의 드레인을 프리차지 하는 플립플롭을 위한 장치를 제공할 수 있다.
본 발명은 CK에 용량성 부하(capacitive load)를 감소시키는 플립플롭을 위한 장치를 제공할 수 있다.
본 발명은 종래의 도미노(domino) 기반 SR 플립플롭보다 적은 트랜지스터의 개수 및 작은 면적의 집적 회로 영역을 갖는 플립플롭을 위한 장치를 제공할 수 있다.
본 발명은 종래의 고속 플립플롭보다 Q 지연에 적은 CK을 갖는 플립플롭을 위한 장치를 제공할 수 있다.
본 발명은 종래의 펄스 도미노 SR 플립플롭보다 적은 전력으로 플립플롭을 위한 장치를 제공할 수 있다.
본 발명은 속도를 증가시키고 전력 소비를 감소시키기 위해 다른 회로와 함께 이벤트 상보 신호를 평가하는 플립플롭을 위한 장치를 제공할 수 있다.
도미노 기반 RS(reset-set) 플립플롭은 두 개의 래치 노드들을 프리차지 하고, 입력들의 값들 근거로 하여 CK가 하이 일 때 래치 노드들 중 어느 하나를 풀-다운시킨다. CK가 하이 이면, 래치 노드가 평가되기 전에, 전체 래치가 짧은 시간 동안 일시적으로 플로팅 상태에 있다. 본 발명의 실시 예에서, CK로부터 Q 지연의 전체 시간을 줄이기 위하여, CK의 용량성 부하를 줄이기 위하여, 속도를 증가시기기 위하여, 전력 소비를 줄이기 위하여, 트랜지스터의 개수를 줄이기 위하여, 및 집적 회로 면적을 줄이기 위하여, 임시 플로팅 상태(예 설정 윈도우(set window))의 주기는, 단지 하나의 풋터 트랜지스터를 사용하고 풋터 트랜지스터의 터미널(예, 풋터 노드)을 프리차지 함으로써 확장될 수 있다.
본 발명의 실시 예에 따른 플립플롭은, 도미노 로직 플립플롭, 및 프리차지 트랜지스터를 포함할 수 있다. 여기서 싱글 풋터 트랜지스터는 프리차지 될 도미노 로직 플립플롭의 모든 노드들을 평가하는데 사용될 수 있다. 싱글 풋터 트랜지스터는 풋터 노드를 포함할 수 있다. 여기서 프리자치 트랜지스터는 평가 주기 전에 풋터 노드를 프리차지 하기 위하여 풋터 노드에 연결될 수 있다. 본 발명의 실시 예에서, 플립플롭은 SR 플립플롭일 수 있다.
싱글 풋터 트랜지스터가 사용될 수 있다. 여기서 싱글 풋터 트랜지스터는, CK가 로우 일 때, 프리차지 되는 풋터를 가질 수 있다. 이것은, (예를 들어 설정 창을 넓혀) 평가 과정을 느리게 Q 지연에서 전체 CK를 감소시키고, CK에 용량성 부하를 줄일 수 있다. 플립플롭의 속도는, 클록 풋터를 공유하고, 평가 주기 전에 풋터 노드를 프리차지 함으로써 향상될 수 있다.
본 발명의 실시 예에 따른 플립플롭은 종래 도미노 기반 SR 플립플롭보다 적은 개수의 트랜지스터로 구현되고 이로 인하여 작은 집적 회로 영역을 차지할 수 있다. 또한, 본 발명의 실시 예에 따른 플립플롭은 Q 지연을 감소시킴으로 CK 종래 고속 플립플롭보다 고속의 클록 주파수를 나타낼 수 있다.
또한, 본 발명의 실시 예에 따른 플립플롭은 펄스 도미노 SR 플립플롭보다 적은 전력을 소모할 수 있다.
도 1은 본 발명의 실시 예에 따른 플립플롭 (100)의 개략도이다. 도 1을 참조하면, 플립플롭 (100)는 전원 전압 (VDD), 클록 신호 (CK)를 수신하기 위한 제 2 터미널에 연결된 제 1 터미널, 및 제 3 터미널을 포함하는 제 1 트랜지스터 (101)를 포함할 수 있다. 플립플롭 (100)은, 클록 신호(CK)가 로우(low) 일 때, 프리차지 되고(예를 들어 SR 플립플롭의 래치가 프리차지), CK가 하이 일 때, 입력값들에 따라 프리차지 된 노드들을 평가할 수 있다. 이것은 음의 설정 시간을 갖는 플립플롭 (100)을 제공할 수 있다. 즉, 입력이 수신될 수 있고, 플립플롭(100)의 출력을 변화시키는 로직 레벨에 대한 CK 변이들 후에 안정될 수 있다. 본 발명의 실시 예에서, 평가 과정은, 설정 시간을 좀 더 줄이도록 느리게 할 수 있고, 따라서 플립플롭(100)의 동작 주파수를 증가시킬 수 있다.
제 2 트랜지스터 (103)는 VDD에 연결된 제 1 터미널, 내부 신호 (data)을 수신하는 제 2 터미널, 및 반전된(혹은 상보) 내부 신호(/data)를 출력하기 위한 제 3 터미널을 포함할 수 있다.
제 3 트랜지스터 (105)는 제 1 트랜지스터 (101)의 제 3 터미널에 연결된 제 1 터미널, 선택 신호 (SE)를 수신하기 위한 제 2 터미널과, 제 3 터미널을 포함할 수 있다.
제 4 트랜지스터 (107)는 제 2 트랜지스터 (103)의 제 3 터미널에 연결된 제 1 터미널, 외부 데이터 입력 (D)를 수신하는 제 2 터미널, 및 제 3 트랜지스터 (105)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 5 트랜지스터 (109)는 제 3 트랜지스터 (105)의 제 3 터미널에 연결된 제 1 터미널, 제 2 트랜지스터 (103)의 제 2 터미널에서 data에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 6 트랜지스터 (111)는 제 1 트랜지스터 (101)의 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 제 5 트랜지스터 (109)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 1 인버터 (113)는 제 1 트랜지스터 (101)의 제 3 터미널에 연결된 입력, 및 제 6 트랜지스터 (111)의 제 2 터미널에 연결된 출력을 포함할 수 있다.
제 7 트랜지스터 (115)는 VDD에 연결된 제 1 터미널, 클록 신호 (CK)를 수신하기 위한 제 2 터미널, 및 제 2 트랜지스터 (103)의 제 2 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 8 트랜지스터 (117)는 VDD에 연결된 제 1 터미널, 제 2 트랜지스터 (103)의 제 3 터미널에서의 data에 연결된 제 2 터미널, 및 7 트랜지스터 (115)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 9 트랜지스터 (119)는 제 7 트랜지스터 (115)의 제 3 터미널에 연결된 제 1 터미널, 제 1 트랜지스터 (101)의 제 3 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 10 트랜지스터 (121)는 제 9 트랜지스터 (119)의 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 제 5 트랜지스터 (109)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
논리 게이트 (123)는 제 4 트랜지스터 (107)의 제 2 터미널에서 D에 연결된 제 1 입력, 제 3 트랜지스터 (105)의 제 2 터미널에서 SE에 연결된 제 2 입력, 및 제 10 트랜지스터 (121)의 제 2 터미널에 연결된 출력을 포함할 수 있다.
제 11 트랜지스터 (125)는 제 8 트랜지스터 (117)의 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 제 10 트랜지스터 (121)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 2 인버터 (127)는 제 7 트랜지스터 (115)의 제 3 터미널에 연결된 입력, 및 제 11 트랜지스터 (125)의 제 2 터미널에 연결된 출력을 포함할 수 있다.
제 12 트랜지스터 (129)는 VDD에 연결된 제 1 터미널, 제 2 트랜지스터 (103)의 제 3 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 13 트랜지스터 (131)는 제 12 트랜지스터 (129)의 제 3 터미널에 연결된 제 1 터미널, 제 1 트랜지스터 (101)의 제 2 터미널에서 CK에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 14 트랜지스터 (133)는 제 13 트랜지스터 (131)의 제 3 터미널에 연결된 제 1 터미널, 제 12 트랜지스터 (129)의 제 2 터미널에 연결된 제 2 터미널, 및 접지에 연결된 제 3 터미널을 포함할 수 있다.
제 15 트랜지스터 (135)는 VDD에 연결된 제 1 터미널, 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 16 트랜지스터 (137)는 제 5 트랜지스터 (135)의 제 3 터미널에 연결된 제 1 터미널, 제 1 트랜지스터 (101)의 제 2 터미널에 연결된 제 2 터미널, 플립플롭(100)의 제 1 출력(q) (예를 들어, Q)를 발생하는 제 3 터미널을 포함할 수 있다.
제 17 트랜지스터 (139)는 제 16 트랜지스터 (137)의 제 3 터미널에서 제 1 출력(q)에 연결된 제 1 터미널, 제 15 트랜지스터 (135)의 제 2 터미널에 연결된 제 2 터미널, 및 제 13의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 3 인버터 (141)는 제 12 트랜지스터 (129)의 제 3 터미널에 연결된 입력, 및 제 15 트랜지스터 (135)의 제 2 터미널에 연결된 출력을 포함할 수 있다.
제 4 인버터 (143)는 제 6 트랜지스터 (137)의 제 3 터미널에 연결된 입력, 및 플립플롭 (100)의 제 2 출력(QN)을 발생하는 출력을 포함할 수 있다.
프리 차지 트랜지스터 (145)는 VDD에 연결된 제 1 터미널, 제 1 트랜지스터 (101)의 제 2 터미널에서 CK에 연결되는 제 2 터미널, 및 제 5 트랜지스터 (109)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
싱글 풋터 트랜지스터 (147)는 프리 차지 트랜지스터 (145)의 제 3 터미널에 연결된 제 1 터미널, 프리 차지 트랜지스터 (145)의 제 2 터미널에서 CK에 연결된 제 2 터미널, 및 접지에 연결된 제 3 터미널을 포함할 수 있다. 싱글 풋터 트랜지스터 (147)의 제 1 터미널은 CKB를 발생할 수 있다.
본 발명의 제 1 트랜지스터 (101), 제 2 트랜지스터 (103), 7 트랜지스터 (115), 제 8 트랜지스터 (117), 제 12, 트랜지스터 (129)는 제 15 트랜지스터 (135), 제 16 트랜지스터 (137) 및 프리 차지 트랜지스터 (145)의 각각은 PMOS(p-channel metal oxide semiconductor) 트랜지스터 일 수 있다.
본 발명의 제 3 트랜지스터 (105), 제 4 트랜지스터 (107), 제 5 트랜지스터 (109), 제 6 트랜지스터 (111), 제 9 트랜지스터 (119), 제 10 트랜지스터 (121), 제 11 트랜지스터 (125), 제 13 트랜지스터 (131), 제 14 트랜지스터 (133), 제 17 트랜지스터 (139) 및 싱글 풋터 트랜지스터 (147)의 각각은 NMOS(n-channel metal oxide semiconductor) 트랜지스터 일 수 있다.
본 발명의 실시 예에서, 각각의 PMOS 트랜지스터의 제 3 터미널은 소스 터미널 혹은 드레인 터미널이고 및 각각의 PMOS 트랜지스터의 제 2 터미널은 게이트 터미널일 수 있다.
본 발명의 실시 예에서, 각각의 NMOS 트랜지스터의 제 3 터미널은 소스 터미널 혹은 드레인 터미널이고 및 각각의 NMOS 트랜지스터의 제 2 터미널은 게이트 터미널일 수 있다.
본 발명의 실시 예에서, 논리 게이트 (123)는 NOR 게이트 일 수 있다. 하지만, 논리 게이트는 NOR 게이트에 제한되지 않는다. 다른 로직 게이트나 논리 게이트의 조합 논리 게이트 (123)에 사용될 수 있다.
본 발명의 실시 예에서, 플립플롭의 상보 신호는 다른 회로 이벤트와 함께 평가 될 수 있다. 이것에 의해, 플립플롭의 속도는 증가되고, 전력 소비는 다른 회로 사건과 연계되어 상보 신호를 평가함으로써 감소될 수 있다.
소비 전력을 저감하면서, 종래의 플립플롭에 비교하여, 플립플롭의 동작이 증가될 수 있다.
종래 도미노 기반 플립플롭 프리차지 플립플롭의 래치를 클록이 하이 일 때 래치를 평가한다. SR 래치 혹은 상보 캐스케이드 로직은 상보 평가가 필요하다.
SR 플립플롭은 상보 데이터 신호 (/DATA)가 상보 데이터 신호의 평가를 필요로 하는 SR 플립플롭을 다시 설정하는 데 사용할 수 있다. 이는 신호의 상보를 발생하는 시간이 걸린다(예를 들면, 인버터의 전파 시간은 인버터에 입력되는 상보 신호를 발생한다). 추가로, 상보 신호를 발생 및 평가하는데 전력이 소비된다. 이 결과로써, Q 지연하는 CK을 증가시키는 길어진 평가 시간 및 증가된 전력소비의 결과가 야기한다.
본 발명의 실시 예에서, 플립플롭을 위한 장치는 도미노 논리 플립플롭 및 회로 이벤트들과 함께상보 신호를 평가하도록 구현되는 조합 로직을 포함할 수 있다.
본 발명의 실시 예에서, 플립플롭은 SR 플립플롭이다.
도 2는 본 발명의 실시 예에 따른 플립플롭 (200)의 개략도이다.
도 2를 참조하면, 도미노 논리 플립플롭 (200)은 제 1 트랜지스터 (201)을 포함할 수 있다. 제 1 트랜지스터 (201)는, VDD에 연결된 제 1 터미널, 클록 신호 (CK)를 수신하기 위한 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 2 트랜지스터 (203)는 VDD에 연결된 제 1 터미널, 내부 신호(data)에 연결된 제 2 터미널, 및 내부 신호 (/data)를 출력하기 위한 제 3 터미널을 포함할 수 있다.
제 3 트랜지스터 (205)는 제 1 트랜지스터 (201)의 제 3 터미널에 연결된 제 1 터미널, 외부 데이터 입력 (D)를 수신하는 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 4 트랜지스터 (207)는 제 2 트랜지스터 (203)에 연결된 제 1 터미널, 외부 선택 신호 (SE)를 수신하는 제 2 터미널, 및 제 3 트랜지스터 (205)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 5 트랜지스터 (209)는 제 3 트랜지스터 (205)의 제 3 터미널에 연결된 제 1 터미널, 제 1 트랜지스터 (201)의 제 2 터미널에서 CK에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 6 트랜지스터 (211)는 제 5 트랜지스터 (209)에 연결된 제 3 터미널에 연결된 제 1 터미널, 제 2 트랜지스터 (203)의 제 2 터미널에서 data에 연결된 제 2 터미널, 접지에 연결된 제 3 터미널을 포함할 수 있다.
제 7 트랜지스터 (213)는 제 1 트랜지스터 (201)의 제 3 터미널에서 /data에 연결된 제 1 터미널, 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 1 인버터 (215)는 제 1 트랜지스터 (201)의 제 3 터미널에서 /data에 연결된 입력, 및 7 트랜지스터 (213)의 제 2 터미널에 연결된 출력을 포함할 수 있다.
제 8 트랜지스터 (217)는 VDD에 연결된 제 1 터미널, 논리 입력 신호 (SIN)를 수신하기 위한 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 9 트랜지스터 (219)는 VDD에 연결된 제 1 터미널, 제 4 트랜지스터 (207)의 제 2 터미널에서 SE에 연결된 제 2 터미널, 및 제 8 트랜지스터 (217)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 10 트랜지스터 (221)는 제 8 트랜지스터의 제 3 터미널로 데이터 연결된 제 1 터미널, 제 1 트랜지스터 (201)의 제 2 터미널에서 CK에 연결된 제 2 터미널, 및 제 6 트랜지스터 (611)의 제 2 터미널에서 data에 연결된 제 3 터미널을 포함할 수 있다.
제 11 트랜지스터 (223)는 VDD에 연결된 제 1 터미널, 제 2 트랜지스터 (203)의 제 3 터미널에 연결된 제 2 터미널, 및 제 10 트랜지스터 (221)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 12 트랜지스터 (225)는 제 10 트랜지스터 (221)의 제 3 터미널에서 data에 연결된 제 1 터미널, 제 1 트랜지스터 (201)의 제 3 터미널에서 data에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 13 트랜지스터 (227)는 제 12 트랜지스터 (225)의 제 3 터미널에 연결된 제 1 터미널, 제 4 트랜지스터 (207)의 제 2 터미널에서 SE에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 14 트랜지스터 (229)는 제 13 트랜지스터 (227)의 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 15 트랜지스터 (231)는 제 14 트랜지스터 (229)의 제 3 터미널에 연결된 제 1 터미널, 제 14 트랜지스터 (229)의 제 2 터미널에 연결된 제 2 터미널, 및 접지에 연결된 제 3 터미널을 포함할 수 있다.
제 2 인버터 (233)는 제 1 반전 입력, 제 1 반전 입력에 연결된 제 2 반전 입력, 제 1 반전 입력에 연결된 제 3 비반전 입력, 및 제 14 트랜지스터 (229)의 제 2 터미널에 연결된 출력을 포함할 수 있다.
제 1 논리 게이트 (235)는 제 8 트랜지스터 (217)의 제 2 터미널에서 SIN에 연결된 제 1 입력, 제 4 트랜지스터 (207)의 제 2 터미널에서 SE에 연결된 제 2 입력, 및 제 2 인버터 (233)의 제 1 입력에 연결되는 출력을 포함할 수 있다.
제 16 트랜지스터 (237)는 제 12 트랜지스터 (225)의 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널의 제 3 터미널에 연결된 제 1 터미널, 및 7 트랜지스터 (213)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 2 논리 게이트 (239)는 제 11 트랜지스터 (223)의 제 3 터미널에서 data에 연결된 제 1 입력, 제 2 입력의 제 3 터미널에 연결된 데이터 제 1 입력, 상기 열 제 6 트랜지스터 (237)의 제 2 터미널에 연결된 출력을 포함할 수 있다.
제 3 논리 게이트 (241)는 제 3 트랜지스터 (205)의 제 2 터미널에서 D에 연결된 제 1 입력, 제 4 트랜지스터 (207)의 제 2 터미널에서 SE에 연결된 제 2 입력, 및 제 2 논리 게이트 (239)의 제 2 입력에 연결된 출력을 포함할 수 있다.
제 17 트랜지스터 (243)는 제 6 트랜지스터 (237)의 제 3 터미널에 연결된 제 1 터미널, 제 1 트랜지스터 (201)의 제 2 터미널에서 CK에 연결된 제 2 터미널, 및 접지에 연결된 제 3 터미널을 포함할 수 있다.
제 18 트랜지스터 (245)는 VDD에 연결된 제 1 터미널, 제 2 트랜지스터 (203)의 제 3 터미널에서 /data에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 19 트랜지스터 (247)는 제 18 트랜지스터 (245)의 제 3 터미널에 연결된 제 1 터미널, 제 1 트랜지스터 (201)의 제 2 터미널에서 CK에 연결된 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 20 트랜지스터 (249)는 제 19 트랜지스터 (247)의 제 3 터미널에 연결된 제 1 터미널, 제 18 트랜지스터 (245)의 제 2 터미널에서 /data에 연결된 제 2 터미널, 및 접지에 연결된 제 3 터미널을 포함할 수 있다.
제 21 트랜지스터 (251)는 VDD에 연결된 제 1 터미널, 제 2 터미널, 및 제 3 터미널을 포함할 수 있다.
제 22 트랜지스터 (253)는 제 21 트랜지스터 (251)의 제 3 터미널에 연결된 제 1 터미널, 제 1 트랜지스터 (201)의 제 2 터미널에서 CK에 연결된 제 2 터미널, 및 제 1 플립플롭 (200)의 출력 (q)를 발생하는 제 3 터미널을 포함할 수 있다.
제 23 트랜지스터 (255)는 제 22 트랜지스터 (253)에 연결된 제 3 터미널에서 q에 연결된 제 1 터미널, 제 21 트랜지스터 (251)의 제 2 터미널에 연결된 제 2 터미널, 제 19 트랜지스터 (247)의 제 3 터미널에 연결된 제 3 터미널을 포함할 수 있다.
제 3 인버터 (257)는 제 18 트랜지스터 (245)의 제 3 터미널에 연결된 입력, 및 제 21 트랜지스터 (251)의 제 2 터미널에 연결된 출력을 포함할 수 있다.
제 4 인버터 (259)이 제 22 트랜지스터 (253)의 제 3 터미널에 연결된 입력, 및 플립플롭 (200)의 제 2 출력(QN)을 발생하는 출력을 포함할 수 있다.
본 발명의 실시 예에서, 제 1 트랜지스터 (201), 제 2 트랜지스터 (203), 제 8 트랜지스터 (217)는 9 트랜지스터 (219), 열 번째 트랜지스터 (221) 제 11 트랜지스터 (223) 제 18 트랜지스터 (245), 제 21 트랜지스터 (251) 및 제 22 트랜지스터 (253)은 각각 PMOS 트랜지스터일 수 있다.
본 발명의 제 3 트랜지스터 (205), 제 4 트랜지스터 (207), 제 5 트랜지스터 (209)의 6 트랜지스터 (211), 7 트랜지스터 (213), 열 제 2, 트랜지스터 (225), 제 13 트랜지스터 (227), 제 14 트랜지스터 (229)는 열 제 5의 실시 예에서 트랜지스터 (231)의 제 6 트랜지스터 (237), 제 17 트랜지스터 (243), 제 19 트랜지스터 (247), 제 20 트랜지스터 (249) 및 제 23 트랜지스터 (255)는 각각 NMOS 트랜지스터일 수 있다.
본 발명의 실시 예에서, 각각의 PMOS 트랜지스터의 제 3 터미널은 소스 터미널 혹은 드레인 터미널이고, 그리고 각각의 PMOS 트랜지스터의 제 2 터미널은 게이트 터미널이다.
본 발명의 실시 예에서, 각각의 NMOS 트랜지스터의 제 3 터미널은 소스 터미널 혹은 드레인 터미널이고, 그리고 상기 각각의 NMOS 트랜지스터의 제 2 터미널은 게이트 터미널이다.
본 발명의 실시 예에서, 제 1 로직 게이트 (235)는 NAND 게이트이다.
본 발명의 실시 예에서, 제 2 논리 게이트 (239)는 NAND 게이트이다.
본 발명의 실시 예에서, 제 논리 게이트 (241)는 OR 게이트이다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100, 200: 플립플롭
101, 103, 1115, 117, 128, 135, 137, 145: PMOS 트랜지스터
105, 107, 109, 111, 119, 121, 125, 131, 133, 139, 147: NMOS 트랜지스터
113: 제 1 인버터
123: 로직 게이트
127: 제 2 인버터
141: 제 3 인버터

Claims (19)

  1. 플립플롭을 위한 장치에 있어서:
    프리차지 되기 위하여 모든 노드들을 위한 싱글 풋터(footer) 트랜지스터를 갖고, 상기 싱글 풋터 트랜지스터는 풋터 노드를 포함하는 도미노 로직 플립플롭; 및
    평가 사이클 전에 상기 풋터 노드를 프리차지 하기 위하여 상기 풋터 노드에 연결된 프리차지 트랜지스터를 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 플립플롭은 SR(set-reset) 플립플롭인 장치.
  3. 제 1 항에 있어서,
    상기 도미노 로직 플립플롭은,
    전원전압(VDD)에 연결된 제 1 터미널, 클록 신호(CK)을 수신하는 제 2 터미널, 및 제 3 터미널을 갖는 제 1 트랜지스터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 내부 신호(data)를 수신하는 제 2 터미널, 및 상기 내부 신호의 반전 신호(/data)를 출력하는 제 3 터미널을 갖는 제 2 트랜지스터;
    상기 제 1 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 선택 신호(SE)을 수신하는 제 2 터미널, 및 제 3 터미널을 갖는 제 3 트랜지스터;
    상기 제 2 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 외부 데이터 입력(D)을 수신하는 제 2 터미널, 및 상기 제 3 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 4 트랜지스터;
    상기 제 3 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 2 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 갖는 제 5 트랜지스터;
    상기 제 1 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 상기 제 5 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 6 트랜지스터;
    상기 제 1 트랜지스터의 상기 제 3 터미널에 연결된 입력과 상기 제 6 트랜지스터의 상기 제 2 터미널에 연결된 출력을 갖는 제 1 인버터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 상기 클록 신호(CK)를 수신하는 제 2 터미널, 및 상기 제 2 트랜지스터의 상기 제 2 터미널에 연결된 제 3 터미널을 갖는 제 7 트랜지스터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 상기 제 2 트랜지스터의 상기 제 3 터미널에 연결된 제 2 터미널, 및 상기 제 7 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 8 트랜지스터;
    상기 제 7 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 3 터미널에 연결된 제 2 터미널, 상기 제 3 터미널을 갖는 제 9 트랜지스터;
    상기 제 9 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 상기 제 9 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 10 트랜지스터;
    상기 제 4 트랜지스터의 상기 제 2 터미널에 연결된 제 1 입력, 상기 제 3 트랜지스터의 상기 제 2 터미널에 연결된 제 2 입력, 및 상기 제 10 트랜지스터의 상기 제 2 터미널에 연결된 출력을 갖는 로직 게이트;
    상기 제 8 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 상기 제 10 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 11 트랜지스터;
    상기 제 7 트랜지스터의 상기 제 3 터미널에 연결된 입력, 및 상기 제 11 트랜지스터의 상기 제 2 터미널에 연결된 출력을 갖는 제 2 인버터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 상기 제 2 트랜지스터의 상기 제 3 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 갖는 제 12 트랜지스터;
    상기 제 12 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 갖는 제 13 트랜지스터;
    상기 제 13 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 12 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 접지에 연결된 제 3 터미널을 갖는 제 14 트랜지스터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 제 2 터미널, 및 제 3 터미널을 갖는 제 15 트랜지스터;
    제 15 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 플립플롭의 제 1 출력(q)을 발생하는 제 3 터미널을 갖는 제 16 트랜지스터;
    상기 제 16 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 15 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 제 13 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 17 트랜지스터;
    상기 제 12 트랜지스터의 상기 제 3 터미널에 연결된 입력, 및 상기 제 15 트랜지스터의 상기 제 2 터미널에 연결된 출력을 갖는 제 3 인버터; 및
    상기 제 16 트랜지스터의 상기 제 3 터미널에 연결된 입력, 및 상기 플립플롭의 제 2 출력(QN)을 발생하는 출력을 갖는 제 4 인버터를 포함하는 장치.
  4. 제 3 항에 있어서,
    상기 프리차지 트랜지스터는 상기 전원전압(VDD)에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 제 5 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 포함하고, 및
    상기 싱글 풋터 트랜지스터는 상기 프리차지 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 프리차지 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 접지에 연결된 제 3 터미널을 포함하는 장치.
  5. 제 4 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 7 트랜지스터, 상기 제 8 트랜지스터, 상기 제 12 트랜지스터, 상기 제 15 트랜지스터, 상기 제 16 트랜지스터, 및 상기 프리차지 트랜지스터의 각각은 PMOS(p-channel metal oxide semiconductor) 트랜지스터인 장치.
  6. 제 4 항에 있어서,
    상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 상기 제 6 트랜지스터, 상기 제 9 트랜지스터, 상기 제 10 트랜지스터, 상기 11 트랜지스터, 상기 13 트랜지스터, 상기 14 트랜지스터, 상기 17 트랜지스터, 및 상기 싱글 풋터 트랜지스터의 각각은 NMOS(n-channel metal oxide semiconductor) 트랜지스터인 장치.
  7. 제 5 항에 있어서,
    상기 PMOS 트랜지스터의 상기 제 1 터미널과 상기 제 3 터미널은 소스 터미널 혹은 드레인 터미널이고,
    상기 PMOS 트랜지스터의 상기 제 2 터미널은 게이트 터미널인 장치.
  8. 제 6 항에 있어서,
    상기 NMOS 트랜지스터의 상기 제 1 터미널과 상기 제 3 터미널은 소스 터미널 혹은 드레인 터미널이고,
    상기 NMOS 트랜지스터의 상기 제 2 터미널은 게이트 터미널인 장치.
  9. 제 3 항에 있어서,
    상기 로직 게이트는 NOR 게이트인 장치.
  10. 플립플롭을 위한 장치에 있어서:
    도미노 로직 플립플롭; 및
    회로 이벤트와 함께 상보 신호(complementary signal)를 평가하는 조합 로직을 포함하는 장치.
  11. 제 10 항에 있어서,
    상기 플립플롭은 SR(set-reset) 플립플롭인 장치.
  12. 제 10 항에 있어서,
    상기 도미노 로직 플립플롭은,
    전원전압(VDD)에 연결된 제 1 터미널, 클록 신호(CK)를 수신하는 제 2 터미널, 및 제 3 터미널을 갖는 제 1 트랜지스터;
    상기 전원전압에 연결된 제 1 터미널, 내부 신호(data)를 수신하는 제 2 터미널, 및 상보 내부 신호(/data)를 출력하는 제 3 터미널을 갖는 제 2 트랜지스터;
    상기 제 1 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 외부 데이터 입력(D)을 수신하는 제 2 터미널, 및 제 3 터미널을 갖는 제 3 트랜지스터;
    상기 제 2 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 외부 선택 입력(SE)을 수신하는 제 2 터미널, 및 상기 제 3 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 4 트랜지스터;
    상기 제 3 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 갖는 제 5 트랜지스터;
    상기 제 5 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 제 2 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 접지에 연결된 제 3 터미널을 갖는 제 6 트랜지스터;
    상기 제 1 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 제 3 터미널을 갖는 제 7 트랜지스터;
    상기 제 1 트랜지스터의 상기 제 3 터미널에 연결된 입력과 상기 제 7 트랜지스터의 상기 제 2 터미널에 연결된 출력을 갖는 제 1 인버터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 로직 입력 신호(SIN)을 수신하는 제 2 터미널, 및 제 3 터미널을 갖는 제 8 트랜지스터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 제 4 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 제 8 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 9 트랜지스터;
    상기 제 8 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 제 6 트랜지스터의 상기 제 2 터미널에 연결된 제 3 터미널을 갖는 제 10 트랜지스터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 상기 제 2 트랜지스터의 상기 제 3 터미널에 연결된 제 2 터미널, 및 상기 제 10 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 11 트랜지스터;
    상기 제 10 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 3 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 갖는 제 12 트랜지스터;
    제 12 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 4 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 갖는 제 13 트랜지스터;
    상기 제 13 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 및 제 3 터미널을 갖는 제 14 트랜지스터;
    제 14 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 14 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 접지에 연결된 제 3 터미널을 갖는 제 15 트랜지스터;
    제 1 반전 입력, 상기 제 1 반전 입력에 연결된 제 2 반전 입력, 및 상기 제 1 반전 입력에 연결된 제 3 비반전 입력, 및 상기 제 14 트랜지스터의 상기 제 2 터미널에 연결된 출력을 갖는 제 2 인버터;
    상기 제 8 트랜지스터의 상기 제 2 터미널에 연결된 제 1 입력, 상기 제 4 트랜지스터의 상기 제 2 터미널에 연결된 제 2 입력, 및 상기 제 2 인버터의 상기 제 1 입력에 연결된 출력을 갖는 제 1 로직 게이트;
    상기 제 12 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 제 2 터미널, 제 7 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 16 트랜지스터;
    상기 제 11 트랜지스터의 상기 제 3 터미널에 연결된 제 1 입력, 제 2 입력, 및 상기 제 16 트랜지스터의 상기 제 2 터미널에 연결된 출력을 갖는 제 2 로직 게이트;
    상기 제 3 트랜지스터의 상기 제 2 터미널에 연결된 제 1 입력, 상기 제 4 트랜지스터의 상기 제 2 터미널에 연결된 제 2 입력, 및 상기 제 2 로직 게이트의 상기 제 2 입력에 연결된 출력을 갖는 제 3 로직 게이트;
    제 16 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 접지에 연결된 제 3 터미널을 갖는 제 17 트랜지스터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 상기 제 2 트랜지스터의 상기 제 3 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 갖는 제 18 트랜지스터;
    상기 제 18 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 제 3 터미널을 갖는 제 19 트랜지스터;
    상기 제 19 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 18 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 접지에 연결된 제 3 터미널을 갖는 제 20 트랜지스터;
    상기 전원전압(VDD)에 연결된 제 1 터미널, 제 2 터미널, 및 제 3 터미널을 갖는 제 21 트랜지스터;
    상기 제 21 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 1 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 플립플롭의 제 1 출력(q)을 발생하는 제 3 터미널을 갖는 제 22 트랜지스터;
    상기 제 22 트랜지스터의 상기 제 3 터미널에 연결된 제 1 터미널, 상기 제 21 트랜지스터의 상기 제 2 터미널에 연결된 제 2 터미널, 및 상기 제 19 트랜지스터의 상기 제 3 터미널에 연결된 제 3 터미널을 갖는 제 23 트랜지스터;
    상기 제 18 트랜지스터의 상기 제 3 터미널에 연결된 입력, 및 상기 제 21 트랜지스터의 상기 제 2 터미널에 연결된 출력을 갖는 제 3 인버터; 및
    상기 제 22 트랜지스터의 상기 제 3 터미널에 연결된 입력, 및 상기 플립플롭의 제 2 출력(QN)을 갖는 제 4 인버터를 포함하는 장치.
  13. 제 12 항에 있어서,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 8 트랜지스터, 상기 제 9 트랜지스터, 상기 제 10 트랜지스터, 상기 제 11 트랜지스터, 상기 제 18 트랜지스터, 상기 제 21 트랜지스터, 및 상기 제 22 트랜지스터의 각각은 PMOS(p-channel metal oxide semiconductor) 트랜지스터인 장치.
  14. 제 12 항에 있어서,
    상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 상기 제 6 트랜지스터, 상기 제 7 트랜지스터, 상기 12 트랜지스터, 상기 제 13 트랜지스터, 상기 제 14 트랜지스터, 상기 제 15 트랜지스터, 상기 제 16 트랜지스터, 상기 제 17 트랜지스터, 상기 19 트랜지스터, 상기 20 트랜지스터, 상기 23 트랜지스터의 각각은 NMOS(n-channel metal oxide semiconductor) 트랜지스터인 장치.
  15. 제 13 항에 있어서,
    상기 PMOS 트랜지스터의 상기 제 1 터미널 및 상기 제 3 터미널은 소스 터미널 혹은 드레인 터미널이고,
    상기 PMOS 트랜지스터의 상기 제 2 터미널은 게이트 터미널인 장치.
  16. 제 13 항에 있어서,
    상기 NMOS 트랜지스터의 상기 제 1 터미널 및 상기 제 3 터미널은 소스 터미널 혹은 드레인 터미널이고,
    상기 NMOS 트랜지스터의 상기 제 2 터미널은 게이트 터미널인 장치.
  17. 제 12 항에 있어서,
    상기 제 1 로직 게이트는 NAND 게이트인 장치.
  18. 제 12 항에 있어서,
    상기 제 2 로직 게이트는 NAND 게이트인 장치.
  19. 제 12 항에 있어서,
    상기 제 3 로직 게이트는 OR 게이트인 장치.
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