TWI585773B - 在預充電期間保持狀態的資料儲存電路 - Google Patents

在預充電期間保持狀態的資料儲存電路 Download PDF

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Description

在預充電期間保持狀態的資料儲存電路
本發明係關於資料處理系統之領域。更特定言之，本發明係關於用於在操作模式及休眠模式中儲存資料之電路及方法。
已知回應於時脈訊號而接收及輸出資料之習知感測放大器鎖存器。習知此等儲存電路接收資料訊號及反相資料訊號，並在兩個資料線上儲存及輸出此等訊號。此等資料儲存鎖存器在時脈週期之前半部分中具有預充電週期，在該預充電週期中預充電兩個輸出線，隨後在時脈訊號的邊緣擷取資料訊號，且該資料訊號隨後經保持持續時脈週期之後半部分。此電路所存在的問題在於在下一個預充電階段期間，先前所保持的資料丟失。因此，為使此鎖存器正常工作，習知已將該鎖存器用作主從式正反器中之主鎖存器，資料在丟失之前被轉移至從鎖存器。該資料隨後可自從鎖存器輸出，且主鎖存器可在接收下一個資料值輸入之前再次預充電。
在一些系統中，感測放大器鎖存器可用作主鎖存器，其中設定重設鎖存器充當從鎖存器。
此佈置之缺點在於感測放大器鎖存器為雙軌系統，因此，感測放大器鎖存器傾向於具有由該等軌中之一個軌的放電產生的較大功率消耗。此外，感測放大器鎖存器 大體具有顯著的拓撲約束。然而，感測放大器鎖存器具有穩固效能之優點，具有由雙軌資料輸入產生的較高資料轉換(data slew)。
此外，當感測放大器鎖存器斷電且時脈訊號關閉時，感測放大器鎖存器大體丟失感測放大器鎖存器所儲存的資料。為感測放大器鎖存器提供資料保持能力以使得感測放大器鎖存器可使用或許相關聯的球形鎖存器在低功率模式中保持資料，此舉具有相當大的電路面積影響。因此，具備此保持能力的此等正反器並不適用於標準單元庫。
將有利的是產生具有微分資料輸入但具有減少的拓撲約束之穩固的鎖存裝置。在一些實施例中亦將希望能夠提供正反器，該正反器具有低功率保持能力及使得該正反器可配置為標準單元庫中之標準單元的尺寸及架構。
本發明之第一態樣提供一種用於接收及保持資料值之資料儲存電路，該資料儲存電路包含：輸入級，該輸入級經配置以在預充電階段期間預充電、經配置以回應於該預充電階段至評估階段之改變而接收資料值，且經配置以在該評估階段期間保持該資料值，該輸入級包含用於保持該資料值之輸入鎖存元件及用於將該資料值及該資料值之反相版本輸出至該輸出級之雙資料線，該輸入鎖存元件經配置以在該預充電階段期間在該等雙資料線 之兩者上皆輸出邏輯1且經配置以在該評估階段期間藉由將該等雙資料線中之一個資料線放電至邏輯0來輸出該資料值；輸出級，該輸出級用於保持取決於自該等雙資料線接收的該資料值之值；其中該輸出級包含用於保持該值之輸出鎖存元件、用於更新該輸出鎖存元件之兩個開關裝置及輸出，該兩個開關裝置各自藉由來自該等雙資料線的各別訊號控制，以使得：回應於保持在該輸入級中的該資料值為邏輯1，該第一開關裝置用指示該邏輯1的值更新該輸出鎖存元件；回應於保持在該輸入級中的該資料值為邏輯0，該第二開關裝置用指示該邏輯0的值更新該輸出鎖存元件；以及回應於該等雙資料線兩者皆輸出邏輯1，該兩個開關裝置不將邏輯值供應至該輸出鎖存元件，以使得該輸出鎖存元件繼續保持先前所保持的值。
本發明辨識，由具有雙資料輸出線及預充電階段的感測放大器型鎖存器輸出的資料值可用以控制輸出級，以使得鎖存元件可在評估階段期間自輸入級接收資料值但可在預充電階段期間被隔離且保持先前所保持的資料值，在該預充電階段期間，在輸入鎖存器中保持的資料值將丟失。以此方式，雙線上的值之變化不僅可用作輸入至輸出級的資料值而且可在預充電階段期間用作控制訊號，以隔離輸出鎖存器且使該輸出鎖存器能夠維持所儲存的值。因此，預充電階段與評估階段之間的輸出級之時序藉由由輸入級輸出的資料訊號值的變化來控制而 不需要額外控制時序訊號。此舉具有面積節省及與面積節省相關聯之功率節省。
在一些實施例中，該輸出鎖存元件包含反相器及三態反相器，該反相器及該三態反相器經佈置以形成反饋迴路，該三態反相器藉由自該等雙資料線中之一個資料線接收的訊號及自該等雙資料線中之另一資料線接收的反相訊號得以控制，以使得在該預充電階段期間，當該等雙資料線輸出邏輯1時，該三態反相器正在驅動，且該輸出鎖存元件保持先前所保持的資料值，且回應於該等雙資料線中之一個資料線降至指示資料值的邏輯0，該三態轉換器之一部分關閉且該輸出鎖存元件儲存指示該資料值之該值。
雙資料線上之訊號亦可用於控制輸出鎖存元件。當雙資料線在預充電階段中充電至邏輯1時，該等雙資料線控制三態反相器驅動，且因此使輸出鎖存元件能夠保持資料值。當雙資料線中之一個資料線在評估階段中放電且輸出資料值時，三態反相器之一部分被切斷電源。將系統設計成使得被切斷電源之部分為將抵制儲存互補值至當前所儲存的值的部份，因此可儲存且保持所接收的值。藉由以此方式控制三態反相器來在預充電模式期間保持資料值，且當接收資料值時促進反饋迴路之切換。
在一些實施例中，該輸入級包含用於接收時序訊號之時序訊號輸入，該輸入級回應於具有第一邏輯值之該時序訊號而處於該預充電階段，且回應於切換至第二邏輯 值的該時序訊號而接收該資料值並進入該評估階段。
儘管可以不同方式控制預充電階段及評估階段，但在一些實施例中，預充電階段及評估階段藉由時序訊號控制，該時序訊號之值決定輸入級所處的階段。
在一些實施例中，該時序訊號包含時脈訊號。
時序訊號可為傳統時脈訊號，在此情況下，資料儲存電路充當時脈資料儲存電路，該時脈資料儲存電路回應於時脈訊號之第一階段之邊緣而鎖存資料值，且在時脈訊號之第二階段上輸出該等資料值。以此方式，與雙資料線及由雙資料線控制的輸出鎖存器耦接之感測放大器型鎖存器以與邊緣控制的正反器之方式相似的方式動作，其中感測放大器之差異部分提供邊緣觸發型功能。
應理解，當時脈訊號較低時，可回應於時脈訊號之上升邊緣及輸出而鎖存資料，或當時脈訊號較高時，可將資料鎖存於下降邊緣及輸出上。
在一些實施例中，自該輸入級輸出的該資料值經投送以控制兩個開關裝置中之一個開關裝置，且自該輸入級輸出的該反相資料值經由反相器投送以控制該兩個開關裝置中之另一個開關裝置，該兩個開關裝置中之該一個開關裝置包含PMOS電晶體，且該兩個開關裝置中之該另一開關裝置包含NMOS電晶體。
將PMOS元件及NMOS元件用作第一開關裝置及第二開關裝置為提供資料值所需要的邏輯1及邏輯0之便利方式，然而，此方式需要NMOS元件使該NMOS元件之 來自雙資料線的控制訊號反相，以既提供由PMOS提供的相反值又確保在預充電模式期間切斷NMOS元件電源，從而提供輸出鎖存元件之所需要的隔離。資料路徑中之反相器減緩資料路徑，然而，NMOS元件通常比PMOS元件更快，因此與反相器原本在PMOS路徑中的情況相比，在NMOS路徑中具有反相器對時序的損害更少。
在一些實施例中，該第二開關裝置包含該PMOS電晶體，且該輸出級包含反相器，以使得回應於保持在該輸入級中的該資料值為邏輯0，開啟該第二開關裝置且該第二開關裝置將該輸出鎖存元件更新至邏輯1，且經由該反相器在該輸出處輸出邏輯0；且該第一開關裝置包含該NMOS電晶體，回應於保持在該輸入級中的該資料值為邏輯1，開啟該第一開關裝置且該第一開關裝置更新該輸出鎖存元件以使得儲存邏輯0，且經由該反相器在該輸出處輸出邏輯1。
在上文所述的佈置中，輸出鎖存器儲存在輸入鎖存器中儲存的資料值之互補版本，因此在輸出處提供與在輸出處可使用反相器相同的資料值。可以不同方式佈置系統，在此情況下將不需要反相器。
在一些實施例中，該輸入級進一步包含：至少一個預充電控制開關裝置，該至少一個預充電控制開關裝置回應於指示該預充電階段的該時序訊號而將該等雙資料線充電至邏輯1；資料值輸入，該等資料值輸入用於接收 該資料值及該反相資料值；資料輸入控制開關裝置，該資料輸入控制開關裝置回應於指示該評估階段的該時序訊號而用在該等資料值輸入處接收的該資料值更新該輸入鎖存元件。
電路可在一些實施例中回應於控制系統何時處於預充電階段及何時處於評估階段的時序訊號。以此方式，可經由回應於時序訊號的電路鎖存資料值。
在一些實施例中，該輸入級進一步包含：診斷資料輸入，該等診斷資料輸入用於接收診斷資料值及反相診斷資料值；資料值輸入，該等資料值輸入用於接收該資料值及該反相資料值；切換電路系統，該切換電路系統回應於診斷模式啟用訊號之值且回應於指示該評估階段的該時序訊號，而用在該等資料值輸入處接收的該資料值或者用在該等診斷資料輸入處接收的診斷資料值更新該輸入鎖存元件。
電路可經修正以選擇性地鎖存資料或者鎖存診斷資料，該診斷資料係在不同於一般資料的輸入處接收。當診斷系統時，能夠在正在研究的點處存取當前資料值是有幫助的，因此使用亦用於在處理期間儲存資料的電路來鎖存及保持此資料之能力為提供此功能之便利且電路高效的方式。提供診斷資料輸入允許按需要由鎖存器僅輸入及保持數個額外電路元件診斷資料。
在一些實施例中，該資料儲存電路佈置成使得回應於指示進入低功率模式之休眠訊號：減小該電路之至少一 部分上的電壓差，以使得該電路之該部分斷電；維持該輸出級上的電壓差；其中該資料儲存裝置進一步包含至少一個休眠模式開關裝置，該至少一個休眠模式開關裝置回應於該休眠訊號而將該等雙資料線充電至邏輯1，以使得在該休眠模式期間，該兩個開關裝置不會將邏輯值供應至該輸出鎖存元件，以使得該輸出鎖存元件繼續保持及輸出先前所保持的資料值。
資料儲存電路配置成使得當自輸入級至輸出級之雙資料線預充電時，該資料儲存電路保持狀態。認識到此點意謂簡單地藉由提供可回應於休眠模式訊號而將邏輯1供應至雙資料線的開關裝置，輸出級將保持該輸出級之先前所保持的資料值。
在一些實施例中，該資料儲存電路進一步包含至少一個功率開關裝置，該至少一個功率開關裝置用於隔離該輸入級與電源，以使得該輸入級回應於該休眠訊號而斷電。
一旦資料值被鎖存至輸出級中，若向雙資料線供應邏輯1且隨後可使輸入級斷電，則該資料值將被保持在該輸出級處。因此，此儲存裝置之配置使得該儲存裝置不僅非常適合於在功能模式中用作操作鎖存元件而且適合於在低功率休眠模式中用作保持元件。
在一些實施例中，該資料儲存電路進一步包含另外的兩個開關裝置，該另外的兩個開關裝置佈置於該休眠模式開關裝置與該等雙資料線中之各別資料線之間，該另 外的兩個開關裝置接收該資料值及該資料值之反相版本作為控制訊號，該另外的兩個開關裝置配置成使得回應於指示進入低功率模式之該休眠訊號及為邏輯0之該控制訊號而在該相應雙資料線上輸出邏輯1，且回應於為邏輯1之該控制訊號而在該相應雙資料線上輸出邏輯0。
在一些實施例中，額外的兩個開關裝置可用以在休眠訊號指示進入低功率模式時，將資料值及反相資料值直接插入至輸出級中。以此方式，可將資料直接輸入至此級中而不需要供電給輸入級或為輸入級計時。此外，因為輸出鎖存器經佈置以在雙資料線兩者皆保持邏輯1時保持狀態，故若資料值輸入不再被驅動且降至零，則該資料值輸入將保持在輸出級中。
在一些實施例中，該休眠模式開關裝置包含兩個PMOS電晶體，該兩個PMOS電晶體用於回應於作為控制訊號之邏輯0而將高電壓軌經由兩個另外的PMOS電晶體耦接至該等雙資料線中之各別資料線，該兩個另外的PMOS電晶體接收該資料值及該資料值之反相版本作為控制訊號。
將儲存裝置實施為與時脈無關的輸出鎖存器之一種方式為將PMOS電晶體用作開關裝置。此等開關裝置將在該等開關裝置的輸入處以零開啟，且因此在資料值降至零的情況下，該等開關裝置將輸出電源電壓至雙資料線，且輸出級將保持先前所保持的資料值。
本發明之第二態樣提供一種在資料儲存電路內接收及 保持資料值之方法，該資料儲存電路包含輸入級及輸出級，該方法包含以下步驟：在預充電階段期間：將該輸入級預充電，以使得該輸入級之雙資料線各自充電至邏輯1；回應於該等雙資料線兩者皆充電至邏輯1，而控制第一開關裝置及第二開關裝置，以在該輸出級內隔離輸出鎖存元件與輸入邏輯值，以使得該輸出鎖存元件繼續保持先前所保持的值；切換至評估階段及在該輸入級處接收資料值；在該評估階段期間：在該輸入級內保持該資料值在輸入鎖存元件中，及藉由將該等雙資料線中之一個資料線放電至邏輯0，來在該等雙資料線上輸出該資料值及該反相資料值；以在該等雙資料線上輸出的該資料值控制第一開關裝置及第二開關裝置，以使得回應於為邏輯1之該資料值，該第一開關元件將輸出鎖存元件更新至預定邏輯值，或者回應於為邏輯0之該資料值，該第二開關裝置更新該輸出鎖存元件，以保持不同的預定邏輯值。
本發明之第三態樣提供一種標準單元，該標準單元表示在預定尺寸之置放區域內提供的功能組件且具有關於積體電路的預定邊界條件，該功能組件為根據本發明之第一態樣之資料儲存電路。
本發明之第四態樣提供用於接收及保持資料值之資料儲存構件，該資料儲存電路包含：輸入構件，該輸入構件用於在預充電階段中預充電，及用於回應於該預充電階段至評估階段之改變而接收資料值，及用於在該評估 階段期間保持該資料值，該時脈輸入構件包含用於保持該資料值之輸入鎖存構件及用於將該資料值及該資料值之反相版本輸出至輸出構件之雙資料線，該輸入鎖存構件經配置以在該預充電階段期間在該等雙資料線之兩者上皆輸出邏輯1且經配置以在該評估階段期間藉由將該等雙資料線中之一個資料線放電至邏輯0來輸出該資料值；該輸出構件，該輸出構件用於保持取決於自該等雙資料線接收的該資料值之值；其中該輸出構件包含用於保持該值之輸出鎖存構件、用於更新該輸出鎖存元件之兩個開關構件及輸出，該兩個開關構件各自藉由來自該等雙資料線的各別訊號控制，以使得：回應於保持在該輸入級中的該資料值為邏輯1，該第一開關構件用指示該邏輯1的值更新該輸出鎖存構件；回應於保持在該輸入級中的該資料值為邏輯0，該第二開關構件用指示該邏輯0的值更新該輸出鎖存構件；以及回應於該等雙資料線兩者皆輸出邏輯1，該兩個開關構件不將邏輯值供應至該輸出鎖存構件，以使得該輸出鎖存構件繼續保持先前所保持的值。
本發明之以上及其他目標、特徵結構及優點將由結合隨附圖式閱讀的說明性實施例之以下詳細描述顯而易見。
第1圖圖示根據本發明之實施例的正反器5。正反器5 包含兩個鎖存元件10、20：第一鎖存元件10，該第一鎖存元件10具有雙資料輸入D及；以及第二輸出鎖存元件20，該第二輸出鎖存元件20接收由鎖存器10保持的資料值且保持由輸入鎖存元件輸出的資料值之互補值或反相值且經由反相器在輸出22處輸出該互補值或反相值。對第一鎖存器計時，且第一鎖存器在預充電時脈週期結束時接收資料值，而不對第二鎖存器計時，但第二鎖存器回應於輸入鎖存元件10之輸出線X及輸出線上值之變化而接收資料，下文詳細描述此狀況。
未詳細圖示第一鎖存元件10，但第一鎖存元件10為習知感測放大器型鎖存器。第一鎖存元件10經配置以在兩個階段中工作。存在預充電階段，在該預充電階段中，資料線D及互補資料輸入預充電，且隨後當預充電階段結束時，資料值連接至此等資料輸入，且該等資料輸入中之一個資料輸入將放電，且將感測到兩個線之間的電壓差，且此感測到的資料值將更新儲存於鎖存器10內的反饋迴路中的值，該鎖存器10定位於兩個資料輸入之間。應注意，若當前所儲存的值與在輸入處感測到的資料值相同，則當前所儲存的該值將藉由簡單地保持此值來更新，而若感測到的值為互補邏輯值，則感測到的該值將切換以保持新的資料值。
隨後在時脈週期之下一個評估階段期間保持此值。
在預充電階段期間，雙資料線X及亦兩者皆預充電至1。來自此等資料線之值控制PMOS電晶體50及NMOS 電晶體40。就此而言，X控制PMOS電晶體50且由反相器30反相的(亦即訊號bX)控制NMOS電晶體40。因此，在預充電模式中當X及兩者皆充電至邏輯1時，電晶體40及50兩者皆被切斷電源。此舉隔離反饋迴路60與供應電壓VDD及VSS。此外，藉由X及bX控制的三態反相器64在此等兩個訊號具有相同值時處於驅動狀態，因此反饋迴路60被驅動、與輸入值隔離，且因此保持該反饋迴路60先前所保持的狀態。因此，此佈置允許輸出鎖存元件20在預充電階段期間在狀態自輸入鎖存元件10丟失時保持狀態。
在預充電階段結束時，時脈改變狀態，且回應於此舉，自資料線D及資料線輸入的資料值在輸入鎖存元件10處被接收、被保持及在雙資料線X及上被輸出。回應於此舉，此等雙資料線中之一個資料線將放電至0，且此舉將導致兩個電晶體50或40中之一者開啟及邏輯值被輸入至反饋迴路60。
反饋迴路60包含反相器62及三態反相器64。三態反相器64自X及bX接收控制訊號，bX為之反相值。如先前所述，當X與兩者皆具有相同值時，X及bX將具有不同值，且將驅動三態反相器。當X及bX具有相同值時，三態反相器之一半將關閉。
若儲存於輸入鎖存元件10中之資料值為邏輯1，則將降至0，且bX將經由反相器30升至1。bX為1將開啟NMOS電晶體40，而X為1將關閉PMOS電晶體50。 因此，0將應用於反饋迴路60，該反饋迴路60將經更新以保持此值。將自反饋迴路60經由反相器62輸出此值，因此，將輸出值1。當X及bX現具有相反的值時，將關閉三態反相器64之部分。然而，三態反相器64之該部分並非儲存0之部分，因此，反饋迴路60將繼續保持0。
相較之下，若儲存於輸入鎖存元件10中之資料值為邏輯0，則將升至1且bX將經由反相器30降至0。bX為0將關閉NMOS電晶體40，而X為0將開啟PMOS電晶體50。因此，1將應用於反饋迴路60，該反饋迴路60將經更新以保持此值。將自反饋迴路60經由反相器62輸出此值，因此，將輸出值0。當X及bX現具有相反的值時，將關閉三態反相器64之部分。然而，三態反相器64之該部分並非儲存1之部分，因此，反饋迴路60將繼續保持1。
以此方式，儘管不對輸出鎖存器60計時，但輸出鎖存器60將回應於在雙資料線X及上輸出的資料值而在預充電週期結束時更新。輸出鎖存器60隨後將在下一個預充電週期期間保持彼資料值。
以此方式，此電路充當正反器，其中資料值經由資料線D及輸入、經由此等級鎖存且經由輸出22輸出。
可自此圖看出，輸出鎖存器具有各種狀態，對應於X與兩者皆為0之狀態為不可能的狀態，而其他狀態為有效狀態。X與兩者皆為1之狀態為預充電狀態，且 在此狀態期間，先前在反饋迴路60內所保持的值繼續被保持。當在X及線上輸出資料值時，用此值更新反饋迴路60。
第2圖及第3圖以電晶體形式圖示根據本發明之實施例的資料儲存單元之拓撲，該資料儲存單元具有與第1圖中所示正反器之功能相似的功能。在此等電路中，在預充電階段(在此實施例中CK=0)期間，下拉電晶體N5將被切斷電源；節點X及節點將經由PMOS電晶體P2及P4充電至VDD。為由反相器inv2反相的之節點bX將降至邏輯0。狀態X=1及bX=0(預充電階段)將使得電晶體P0/N0兩者皆處於該等電晶體P0/N0之截止區域，且當前在輸出鎖存器中保持的資料將被保留。
在評估階段(在此實施例中CK=1)期間：若D=1，則節點及節點nB將放電至零(接地)。節點X及節點bX將升至邏輯1。電晶體：P0將移動至截止模式中(切斷)，且電晶體：N0將移動至有效區域中(開啟)。節點nS將由下拉電晶體N0驅動，因此將輸出資料1。
在評估階段期間：若D=0，則節點X及節點B將放電至零(接地)。節點X及節點bX將處於邏輯0。電晶體N0將移動至截止模式中(切斷)，且電晶體P0將移動至有效區域中(開啟)。節點nS將由上拉電晶體P0驅動，因此將輸出資料0。
第4圖圖示第1圖之電路之保持版本。如先前所指出，第1圖之正反器配置成使得當在預充電階段期間在雙資 料線X及上輸出邏輯1時，輸出鎖存器60繼續保持先前所保持的值。輸出鎖存器之此性質可用以為此電路提供低功率模式中的資料保持功能，而不需要許多額外電路元件。
因此，在此實例中，開關元件70應用於鎖存元件之間的雙資料線X及，以使得該等雙資料線X及可連接至供應電壓且保持在邏輯1處，且在此狀態下，輸出鎖存器60將保持該輸出鎖存器60之當前值。因此，在此實例中，藉由添加兩個電晶體70來引入保持功能，該兩個電晶體70藉由指示進入低功率模式之保持訊號來控制，且該兩個電晶體70回應於此訊號而將邏輯1供應至雙資料線X及。因此，假如仍將功率施加於輸出級20，則此級將繼續保持該級先前所保持的資料值。可在此點處使用功率電晶體80來關閉輸入級10，且將在輸出級20中保持資料，同時可藉由將輸入級10斷電來節省功率。應注意，儘管未圖示，但當將輸入級斷電時，至此鎖存元件之時脈訊號亦斷電。
以此方式，諸如圖示於第1圖中之正反器可簡單地藉由添加控制訊號及三個額外電晶體70、80來轉換成保持正反器。此舉產生面積十分高效的保持正反器及可提供為標準單元。
第5圖圖示本發明之實施例的HPSARFF高效能低功率感測放大器保持正反器架構之拓撲。該正反器為邊緣觸發的保持正反器，該邊緣觸發的保持正反器在輸入級 處具有「差異」拓撲。
此正反器如下工作。在正常操作模式中，當RET=0，且CK=0時：X 將處於預充電狀態。在此預充電狀態期間，X及bX將分別在邏輯1及邏輯0處；因此N0電晶體與P0電晶體兩者皆將處於截止模式；以及當前儲存於輸出鎖存器20中之資料將被保留。
在時脈(CK)之上升邊緣處，其中RET=0，且D=1：節點將經由電晶體N2/N4開始放電。當節點放電至零時，電晶體P2將開啟，而節點X將保持在邏輯1處，因此電晶體P2將推動節點至邏輯0；由於此舉，X/bX將升至邏輯1，且PMOS P0將切斷電源，而NMOS N0將開啟。當N0開始導電時，節點「S」將放電至零，且資料將寫入至輸出鎖存器，因此，將在輸出埠「OUT」處輸出邏輯1。
在時脈(CK)之上升邊緣處，其中RET=0，且其中D=0：節點X將經由電晶體N1/N3開始放電。當節點X放電至零時，電晶體P3將進入導電模式，且節點將維持在邏輯1處；因此bX將保持在邏輯0處；因此NMOS N0將處於截止模式。當節點「X」移動至邏輯0狀態時，PMOSP0將開啟。因此節點「S」將充電至邏輯1，且將在鎖存器20中儲存此資料，且將在「OUT」處輸出邏輯0。
在RET=1之低功率模式中，虛線22內的裝置之部分將由VDDG驅動，且裝置之該等部分將保持有效。節點「X」將經由加電裝置P7充電至VDDG，且節點bX將 經由加電裝置N7及反相器INV2放電至零。電晶體P0與電晶體N0兩者皆將移動至截止模式中，且輸出級處之資料將為完整的。一旦電路被加電，則將在「OUT」處輸出所儲存的資料。
由於輸入級處的差異本質，對於資料輸入之不良輸入轉換而言，此正反器十分穩固，且在資料路徑之ER(亦即，電壓之邊緣速率或變化速率)降低之可能性十分高的情況下，可安全地使用此正反器。若輸入資料轉換十分高，則常規正反器可能失效。此正反器之設定及保持時間亦小於習知保持正反器。
第6圖圖示根據本發明之實施例的正反器之另一實例。此正反器十分類似第4圖及第5圖之保持正反器，但此正反器具有用於將資料值直接輸入至輸出鎖存級20中之額外資料輸入電晶體90。當輸入級10斷電時，此等電晶體可用於低功率休眠模式中以將資料值直接輸入至輸出級20中。
在低功率模式中，開啟電晶體70，且若在額外資料輸入電晶體90處正無資料輸入，則雙資料線保持在邏輯1處，且無論輸出級20先前所保持的資料值為何值，該資料值皆將繼續被保持。然而，若資料值應用於電晶體90之閘極處，則此資料值將被輸入至輸出鎖存元件20。
然而，若在額外資料輸入D處接收(例如)邏輯0之資料值(因此在資料輸入處接收邏輯1)，則此舉將使為零且使X為一。此舉將使NMOS電晶體40開啟且使 PMOS電晶體50切斷電源，且邏輯1將應用於反饋迴路60並儲存於該反饋迴路60中。若在輸入處接收邏輯1，則將發生反相。因此，將儲存一，且將經由反相器62輸出零。應理解，若資料輸入反相，則在此等額外輸入處輸入之資料值將儲存於反饋迴路中，且將不需要輸出上之反相器。
第7圖圖示高效能低功率掃描啟用感測放大器保持正反器架構之拓撲。此為邊緣觸發的保持正反器，該邊緣觸發的保持正反器在輸入級處具有「差異」拓撲且允許在正常鎖存模式與掃描模式兩者中操作，其中將經由裝置掃描之診斷資料經由單獨的掃描輸入SI輸入，當掃描啟用訊號SE指示裝置將在掃描模式中操作時，優先於資料輸入D來選擇此輸入。
此裝置之操作如下。在正常操作中，當RET=0，CK=0時：X及將移動至預充電狀態中。在此預充電狀態期間，X及bX將分別在邏輯1及邏輯0處；因此N0電晶體與P0電晶體兩者皆將處於截止模式；以及輸出鎖存器中之先前資料將被保持。
在時脈(CK)之上升邊緣上，其中RET=0，且D=1，且同時不處於掃描模式中，因此SE=0：節點將經由電晶體N2/N4開始放電。當節點放電至零時，電晶體P2將開啟，且節點X將保持為邏輯1，因此電晶體P2將推動節點至邏輯0；因此，X、bX將移動至邏輯1，且此舉將切斷PMOS P0電源且開啟NMOS N0。當N0開始導 電時，節點「S」將放電至零，且資料將寫入至輸出鎖存器20中，因此，將在輸出埠「OUT」處輸出邏輯1。
在時脈(CK)之上升邊緣上，其中RET=0，處於掃描模式中，因此SE=1且其中掃描輸入為0，SI=0：節點X將經由電晶體N1及NS3開始放電，以獲得零輸入。當節點X放電至零時，電晶體P3將開始導電，且節點將維持在邏輯1狀態中；因此bX將保持為邏輯0；因此NMOS N0將處於截止模式。當節點「X」降至邏輯0時，PMOS P0將開啟。因此，節點「S」將充電至邏輯1，且此資料值將在鎖存器10中被儲存，且邏輯0出現在nS處，且在輸出埠「OUT」處輸出邏輯0。
在時脈(CK)之上升邊緣上，RET=0，處於掃描模式中，因此SE=1且其中掃描輸入為1，因此SI=1：節點將經由電晶體N2/NS4開始放電。當節點放電至零時，電晶體P2將被開啟，且節點X將保持為邏輯1，因此電晶體P2將推動節點至邏輯0；因此，X、bX將移動至邏輯1，且此舉將切斷PMOS P0電源且開啟NMOS N0。當N0開始導電時，節點「S」將放電至零，且資料將寫入至輸出鎖存器中，因此，吾人在ns處取得邏輯1，且在輸出埠「OUT」處取得邏輯0。
在時脈(CK)之上升邊緣上，RET=0，不處於掃描模式中，因此SE=0且其中輸入資料D=0：節點X將經由電晶體N1/N3開始放電。當節點X放電至零時，電晶體P3將開始導電，且節點將維持在邏輯1狀態；因此bX 將保持在邏輯0狀態中；因此NMOS N0將處於截止模式。當節點「X」降至邏輯0狀態時，PMOS P0將開啟。因此，節點「S」將充電至邏輯1，且此資料值將在鎖存器20中被儲存，且邏輯0出現在節點ns處，且邏輯1出現在輸出埠「OUT」處。
在保持模式中，當RET=1時，虛線22內的圖式之部分將由VDDG驅動，且該部分將在此保持模式期間保持有效。節點「X」將經由加電裝置P7充電至VDDG，且節點「bX」將經由加電裝置N7及反相器INV2放電至零。電晶體P0與電晶體N0兩者皆將處於截止模式，且輸出級20處之資料將被保持。一旦電路被加電，則將在輸出「OUT」處出現所儲存的資料。
第7圖圖示第5圖之保持鎖存裝置可如何經修正以在掃描模式中操作之實施例。修正第5圖之正反器以為該正反器提供掃描模式能力之替代性方式為：在第5圖之裝置之資料輸入上置放多工器，且將掃描啟用訊號用作此多工器的選擇訊號，以使得將資料輸入D或者掃描輸入SI輸入至輸入鎖存器10。此架構速度快且消耗功率低，然而，此架構無法用於不允許輸入擴散之程序，亦即，其中輸入直接連接至電晶體之擴散而非連接至閘極。第7圖之裝置需要再多幾個額外裝置且將略慢一點，然而，對於各種程序而言，該架構是穩固的。
總之，以上所述正反器之輸入級之「差異」本質使得該等正反器對於不良輸入轉換資料而言十分穩固。此 外，該等正反器係緊湊的且可實施為標準單元。在資料輸入之降級轉換之可能性較高的情況下可安全地使用該正反器，且該正反器可提供正確地解析之輸出。若當在較高負載中時輸入資料轉換十分差，則習知正反器可能失效，習知正反器亦固有地具有較高設定時間。
在測試中，在32 nm處，在給定臨界設定時間內，對於2.52 ns之輸入轉換而言，根據本發明之實施例的正反器工作正常，而習知DFF在2.22 ns之輸入轉換的情況下會失效。(試驗在SS程序取樣器處、低電壓0.9伏特及高溫125℃下執行)。
另外的優點在於正反器之此架構可用作位準移動器正反器。此位準移動器正反器之面積管理負擔可以忽略(與位準移動器單元之面積相比較)，因為該位準移動器正反器憑藉該位準移動器正反器固有的差異架構提供差異輸入級。
第8圖圖示說明根據本發明之實施例之方法中的極具示意性的步驟的流程圖。在初始步驟中，將輸入級預充電，因為輸入級內之雙資料線被充電至邏輯1。回應於雙資料線被充電至邏輯1，第一開關裝置及第二開關裝置隔離輸出鎖存元件與輸入值，以使得該輸出鎖存元件繼續保持當前資料值。回應於切換至評估階段，而在輸入級處接收資料值，且在鎖存元件內保持資料值。隨後藉由將兩個雙資料線中之一個資料線放電，而自此級輸出資料值。資料值使用雙資料線來控制兩個開關裝置， 以使得該等雙資料線中之一個資料線將預定值連接至輸出鎖存元件，該輸出鎖存元件隨後儲存此值。
儘管本文已參閱隨附圖式詳細地描述本發明之說明性實施例，但熟習此項技術者應理解，本發明不限於彼等精確實施例，且可在不脫離由附加申請專利範圍定義的本發明之範疇及精神的情況下，在本發明中實現各種改變及修改。舉例而言，可在不脫離本發明之範疇的情況下進行以下附屬項之特徵結構與獨立項之特徵結構的不同組合。
5‧‧‧正反器
10‧‧‧鎖存元件/輸入級/輸入鎖存器
20‧‧‧鎖存元件/輸出鎖存級
22‧‧‧輸出
30‧‧‧反相器
40‧‧‧NMOS電晶體
50‧‧‧PMOS電晶體
60‧‧‧反饋迴路/輸出鎖存器
62‧‧‧反相器
64‧‧‧三態反相器
70‧‧‧開關元件/電晶體
80‧‧‧功率電晶體
90‧‧‧資料輸入電晶體
X‧‧‧資料線
‧‧‧資料線
D‧‧‧資料線
‧‧‧資料線
bX‧‧‧訊號
VDD‧‧‧供應電壓
VSS‧‧‧供應電壓
CK‧‧‧時脈
S‧‧‧節點
OUT‧‧‧輸出埠
nS‧‧‧節點
P0‧‧‧電晶體
P2‧‧‧電晶體
P3‧‧‧電晶體
P4‧‧‧電晶體
P7‧‧‧加電裝置
N0‧‧‧電晶體
N1‧‧‧電晶體
N2‧‧‧電晶體
N3‧‧‧電晶體
N4‧‧‧電晶體
N5‧‧‧下拉電晶體
N7‧‧‧加電裝置
NS3‧‧‧電晶體
NS4‧‧‧電晶體
INV2‧‧‧反相器
SE‧‧‧掃描啟用訊號
SI‧‧‧掃描輸入
第1圖圖示根據本發明之實施例之正反器；第2圖及第3圖以電晶體形式圖示根據本發明之實施例的資料儲存單元之拓撲；第4圖圖示根據本發明之實施例的具有保持操作模式之正反器；第5圖圖示根據本發明之另一實施例的具有保持操作模式之正反器；第6圖圖示類似於第4圖之正反器的正反器，該正反器具有用於將資料輸入至輸出級之額外輸入；第7圖圖示根據本發明之實施例的具有保持操作模式與能夠操作模式兩者之正反器；以及第8圖圖示說明根據本發明之實施例之方法中的步驟的流程圖。
5‧‧‧正反器
10‧‧‧鎖存元件/輸入級/輸入鎖存器
20‧‧‧鎖存元件/輸出鎖存級
22‧‧‧輸出
30‧‧‧反相器
40‧‧‧NMOS電晶體
50‧‧‧PMOS電晶體
60‧‧‧反饋迴路/輸出鎖存器
62‧‧‧反相器
64‧‧‧三態反相器
‧‧‧資料線
X‧‧‧資料線
‧‧‧資料線
D‧‧‧資料線
VDD‧‧‧供應電壓
bX‧‧‧訊號

Claims (18)

  1. 一種用於接收及保持一資料值之資料儲存電路，該資料儲存電路包含：一輸入級，該輸入級經配置以在一預充電階段期間預充電、經配置以回應於該預充電階段至一評估階段之改變而接收一資料值，且經配置以在該評估階段期間保持該資料值，該輸入級包含用於保持該資料值之一輸入鎖存元件及用於將該資料值及該資料值之一反相版本輸出至一輸出級之雙資料線，該輸入鎖存元件經配置以在該預充電階段期間在該等雙資料線之兩者上皆輸出一邏輯1且經配置以在該評估階段期間藉由將該等雙資料線中之一個資料線放電至一邏輯0來輸出該資料值；該輸出級，該輸出級用於保持取決於自該雙等資料線接收的該資料值之一值；其中該輸出級包含用於保持該值之一輸出鎖存元件、用於更新該輸出鎖存元件之一第一開關裝置與一第二開關裝置及一輸出，該第一開關裝置與該第二開關裝置各自藉由來自該等雙資料線的各別訊號控制，以使得：回應於保持在該輸入級中的該資料值為一邏輯1，該第一開關裝置用指示該邏輯1的一值更新該輸出鎖存元件；回應於保持在該輸入級中的該資料值為一邏輯0，該第二開關裝置用指示該邏輯0的一值更新該輸出鎖存元件；以及 回應於該等雙資料線兩者皆輸出一邏輯1，該第一開關裝置與該第二開關裝置不將一邏輯值供應至該輸出鎖存元件，以使得該輸出鎖存元件繼續保持先前所保持的一值，其中該輸出鎖存元件包含一反相器及一三態反相器，該反相器及該三態反相器經佈置以形成一反饋迴路，該三態反相器藉由自該等雙資料線中之一個資料線接收的一訊號及自該等雙資料線中之另一資料線接收的一反相訊號來控制，以使得在該預充電階段期間，當該等雙資料線輸出邏輯1時，該三態反相器正在驅動，且該輸出鎖存元件保持先前所保持的一值，且回應於該等雙資料線中之一個資料線降至指示一資料值的一邏輯0，該三態反相器之一部分關閉且該輸出鎖存元件經更新以儲存取決於該資料值之該值。
  2. 如請求項1所述之資料儲存電路，其中該輸入級包含用於接收一時序訊號之一時序訊號輸入，該輸入級回應於具有一第一邏輯值之該時序訊號而處於該預充電階段，且回應於該時序訊號切換至一第二邏輯值而接收該資料值並進入該評估階段。
  3. 如請求項2所述之資料儲存電路，其中該時序訊號包含一時脈訊號。
  4. 如請求項1所述之資料儲存電路，其中自該輸入級輸出的該資料值經投送以控制該兩個開關裝置中之一個開關裝置，且自該輸入級輸出的該反相資料值經由一反相器投送以控制該兩個開關裝置中之另一開關裝置，該兩個開關裝置中之該一個開關裝置包含一PMOS電晶體，且該兩個開關裝置中之該另一開關裝置包含一NMOS電晶體。
  5. 如請求項4所述之資料儲存電路，其中該第二開關裝置包含該PMOS電晶體，且該輸出級包含一反相器，以使得回應於保持在該輸入級中的該資料值為一邏輯0，而開啟該第二開關裝置且該第二開關裝置將該輸出鎖存元件更新至一邏輯1，且經由該反相器在該輸出處輸出一邏輯0；以及該第一開關裝置包含該NMOS電晶體，回應於保持在該輸入級中的該資料值為一邏輯1，而開啟該第一開關裝置且該第一開關裝置更新該輸出鎖存元件以使得儲存邏輯0，且經由該反相器在該輸出處輸出一邏輯1。
  6. 如請求項2所述之資料儲存電路，其中該輸入級進一步包含：至少一個預充電控制開關裝置，該至少一個預充電控制開關裝置回應於指示該預充電階段的該時序訊號而將該等雙資料線充電至一邏輯1； 資料值輸入，該等資料值輸入用於接收該資料值及該反相資料值；一資料輸入控制開關裝置，該資料輸入控制開關裝置回應於指示該評估階段的該時序訊號而用在該資料值輸入處接收的該資料值更新該輸入鎖存元件。
  7. 如請求項1所述之資料儲存電路，其中該輸入級進一步包含：診斷資料輸入，該等診斷資料輸入用於接收一診斷資料值及一反相診斷資料值；資料值輸入，該等資料值輸入用於接收該資料值及該反相資料值；切換電路系統，該切換電路系統回應於一診斷模式啟用訊號之一值且回應於指示該評估階段的該時序訊號，而用在該資料值輸入處接收的該資料值或者用在該診斷資料輸入處接收的一診斷資料值更新該輸入鎖存元件。
  8. 如請求項1所述之資料儲存電路，該資料儲存電路佈置成使得回應於指示進入一低功率模式之一休眠訊號：減小該電路之至少一部分上的一電壓差，以使得該電路之該部分斷電；維持該輸出級上的一電壓差；其中該資料儲存裝置進一步包含至少一個休眠模式開關裝置，該至少一個休眠模式開關裝置回應於該休眠訊號而將該 等雙資料線充電至一邏輯1，以使得在該休眠模式期間，該兩個開關裝置不會將一邏輯值供應至該輸出鎖存元件，以使得該輸出鎖存元件繼續保持及輸出先前所保持的一資料值。
  9. 如請求項8所述之資料儲存電路，該資料儲存電路進一步包含至少一個功率開關裝置，該至少一個功率開關裝置用於隔離該輸入級與一電源，以使得該輸入級回應於該休眠訊號而斷電。
  10. 如請求項8所述之資料儲存電路，該資料儲存電路進一步包含另外的兩個開關裝置，該另外的兩個開關裝置佈置於該休眠模式開關裝置與該等雙資料線中之各別資料線之間，該另外的兩個開關裝置接收該資料值及該資料值之一反相版本作為控制訊號，該另外的兩個開關裝置配置成使得回應於指示進入低功率模式之該休眠訊號及為一邏輯0之該控制訊號而在該相應雙資料線上輸出一邏輯1，且回應於為一邏輯1之該控制訊號而在該相應雙資料線上輸出一邏輯0。
  11. 如請求項9所述之資料儲存電路，其中該休眠模式開關裝置包含兩個PMOS電晶體，該兩個PMOS電晶體用於回應於作為一控制訊號之一邏輯0而將一高電壓軌經由兩個另外的PMOS電晶體耦接至該等雙資料線中之各別 資料線，該兩個另外的PMOS電晶體接收該資料值及該資料值之一反相版本作為控制訊號。
  12. 一種在一資料儲存電路內接收及保持一資料值之方法，該資料儲存電路包含一輸入級及一輸出級，該方法包含以下步驟：在一預充電階段期間：將該輸入級預充電，以使得該輸入級之雙資料線各自充電至一邏輯1；回應於該等雙資料線兩者皆充電至一邏輯1，而控制第一開關裝置及第二開關裝置，以在該輸出級內隔離一輸出鎖存元件與一輸入邏輯值，以使得該輸出鎖存元件繼續保持先前所保持的一值；切換至一評估階段及在該輸入級處接收一資料值；在該評估階段期間：在該輸入級內保持該資料值在一輸入鎖存元件中，及藉由將該等雙資料線中之一個資料線放電至一邏輯0，來在該等雙資料線上輸出該資料值及該反相資料值；用在該等雙資料線上輸出的該資料值控制該第一開關裝置及該第二開關裝置，以使得回應於為一邏輯1之該資料值，該第一開關元件將一輸出鎖存元件更新至一預定邏輯值，或者回應於為一邏輯0之該資料值，該第二開關裝置更新該輸出鎖存元件，以保持一不同的預定邏輯值，其中 該輸出鎖存元件包含一反相器及一三態反相器，該反相器及該三態反相器經佈置以形成一反饋迴路，該方法包含以下進一步步驟：在該預充電階段期間用自該等雙資料線中之一個資料線接收的一訊號及自該等雙資料線中之另一資料線接收的一反相訊號控制該三態反相器來驅動，以使得該輸出鎖存元件保持先前所保持的一資料值；在該評估階段期間回應於該等雙資料線中之一個資料線降至指示一資料值之一邏輯0，關閉該三態反相器之一部分且將指示該資料值之該值儲存於該輸出鎖存元件中。
  13. 如請求項12所述之方法，該方法包含以下步驟：在該輸入級處接收一時序訊號，該輸入級回應於具有一第一邏輯值之該時序訊號而處於該預充電階段，且回應於具有一第二邏輯值之該時序訊號而處於該評估階段。
  14. 如請求項13所述之方法，其中該時序訊號包含一時脈訊號。
  15. 如請求項12所述之方法，該方法包含回應於指示進入一低功率模式之一休眠訊號而執行的以下進一步步驟：減小該電路之至少一部分上的一電壓差，以使得該電路之 該部分斷電；維持該輸出級上的一電壓差；其中將該等雙資料線充電至一邏輯1；回應於該等雙資料線兩者皆充電至一邏輯1，而控制第一開關裝置及第二開關裝置，以在該輸出級內隔離一輸出鎖存元件與一輸入邏輯值，以使得該輸出鎖存元件繼續保持先前所保持的一值。
  16. 如請求項12所述之方法，該方法進一步包含回應於指示進入一低功率模式之一休眠訊號而執行的以下步驟：減小該電路之至少一部分上的一電壓差，以使得該電路之該部分斷電；維持該輸出級上的一電壓差；其中經由兩個開關裝置將一資料值及該資料值之一反相版本應用於該等雙資料線中之各別資料線；用在該等雙資料線上輸出的該資料值控制一第一開關裝置及一第二開關裝置，以使得回應於為一邏輯1之該資料值，該第一開關元件將一輸出鎖存元件更新至一預定邏輯值，或者回應於為一邏輯0之該資料值，該第二開關裝置更新該輸出鎖存元件，以保持一不同的預定邏輯值；回應於不再將該資料值及該資料值之該反相版本應用於該兩個開關裝置，而將一邏輯1應用於該等雙資料線；以及回應於該等雙資料線兩者皆充電至一邏輯1，而控制第一 開關裝置及第二開關裝置，以在該輸出級內隔離一輸出鎖存元件與一輸入邏輯值，以使得該輸出鎖存元件繼續保持先前所保持的一值。
  17. 一種標準單元，該標準單元表示在一預定尺寸之一置放區域內提供的一功能組件且具有關於一積體電路的預定邊界條件，該功能組件為如請求項1所述之一資料儲存電路。
  18. 用於接收及保持一資料值之資料儲存構件，該資料儲存電路包含：一輸入構件，該輸入構件用於在一預充電階段中預充電，及用於回應於該預充電階段至一評估階段之改變而接收一資料值，及用於在該評估階段期間保持該資料值，該輸入構件包含用於保持該資料值之一輸入鎖存構件及用於將該資料值及該資料值之一反相版本輸出至一輸出構件之雙資料線，該輸入鎖存構件經配置以在該預充電階段期間在該等雙資料線之兩者上皆輸出一邏輯1且經配置以在該評估階段期間藉由將該等雙資料線中之一個資料線放電至一邏輯0來輸出該資料值；該輸出構件，該輸出構件用於保持取決於自該等雙資料線接收的該資料值之一值；其中該輸出構件包含用於保持該值之一輸出鎖存構件、用於更新該輸出鎖存元件之一第一開關構件與一第二開關構件 及一輸出，該第一開關構件與該第二開關構件各自藉由來自該等雙資料線的各別訊號控制，以使得：回應於保持在該輸入級中的該資料值為一邏輯1，該第一開關構件用指示該邏輯1的一值更新該輸出鎖存構件；回應於保持在該輸入級中的該資料值為一邏輯0，該第二開關構件用指示該邏輯0的一值更新該輸出鎖存構件；以及回應於該等雙資料線兩者皆輸出一邏輯1，該第一開關構件與該第二開關構件不將一邏輯值供應至該輸出鎖存構件，以使得該輸出鎖存構件繼續保持先前所保持的一值，其中該輸出鎖存構件包含一反相器構件及一三態反相器構件，該反相器及該三態反相器構件經佈置以形成一反饋迴路，該三態反相器構件藉由自該等雙資料線中之一個資料線接收的一訊號及自該等雙資料線中之另一資料線接收的一反相訊號來控制，以使得在該預充電階段期間，當該等雙資料線輸出邏輯1時，該三態反相器構件正在驅動，且該輸出鎖存構件保持先前所保持的一值，且回應於該等雙資料線中之一個資料線降至指示一資料值的一邏輯0，該三態反相器構件之一部分關閉且該輸出鎖存構件經更新以儲存取決於該資料值之該值。
TW101126490A 2011-09-12 2012-07-23 在預充電期間保持狀態的資料儲存電路 TWI585773B (zh)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9548089B2 (en) * 2015-04-01 2017-01-17 Qualcomm Incorporated Pipelining an asynchronous memory reusing a sense amp and an output latch
US10825489B2 (en) * 2018-08-29 2020-11-03 Texas Instruments Incorporated Latching sense amplifier
US10734978B2 (en) * 2018-12-28 2020-08-04 Texas Instruments Incorporated Enhanced immunity latched logic state retention
EP4010980A4 (en) * 2019-08-07 2023-08-30 INTEL Corporation LOW POWER SEQUENTIAL CIRCUIT DEVICE

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232810B1 (en) * 1998-12-08 2001-05-15 Hitachi America, Ltd. Flip-flop
US6353572B2 (en) * 2000-01-07 2002-03-05 Fujitsu Limited Semiconductor integrated circuit
US20030094985A1 (en) * 2001-11-21 2003-05-22 Heo Nak-Won Data output method and data output circuit for applying reduced precharge level
WO2003096032A2 (en) * 2002-05-08 2003-11-20 University Of Southern California Current source evaluation sense-amplifier
TW200828333A (en) * 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same
US7471580B2 (en) * 2004-11-15 2008-12-30 Infineon Technologies Ag Flip-flop with additional state storage in the event of turn-off

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3537607B1 (en) * 2004-02-19 2022-11-23 MOSAID Technologies Incorporated Low leakage and data retention circuitry
US7183825B2 (en) * 2004-04-06 2007-02-27 Freescale Semiconductor, Inc. State retention within a data processing system
KR101314083B1 (ko) * 2007-11-06 2013-10-02 삼성전자주식회사 테스트 입력을 갖는 플립-플롭 회로

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232810B1 (en) * 1998-12-08 2001-05-15 Hitachi America, Ltd. Flip-flop
US6353572B2 (en) * 2000-01-07 2002-03-05 Fujitsu Limited Semiconductor integrated circuit
US20030094985A1 (en) * 2001-11-21 2003-05-22 Heo Nak-Won Data output method and data output circuit for applying reduced precharge level
US6717448B2 (en) * 2001-11-21 2004-04-06 Samsung Electronics Co., Ltd. Data output method and data output circuit for applying reduced precharge level
WO2003096032A2 (en) * 2002-05-08 2003-11-20 University Of Southern California Current source evaluation sense-amplifier
US7471580B2 (en) * 2004-11-15 2008-12-30 Infineon Technologies Ag Flip-flop with additional state storage in the event of turn-off
TW200828333A (en) * 2006-04-28 2008-07-01 Samsung Electronics Co Ltd Sense amplifier circuit and sense amplifier-based flip-flop having the same

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