CN100395698C - 非反相骨牌缓存器 - Google Patents

Abstract

一种非反相骨牌缓存器，其包括一骨牌级、一储存级、一维持电路以及一输出级。骨牌级包括有运算逻辑器，其于一预充节点上耦接于运算元件间，此运算逻辑器可用于运算一逻辑函数。储存级可驱动一第一预备输出节点，该储存级包括有均响应于预充节点的一第一上拉元件与一第一下拉元件，以及响应于时钟信号的一第二下拉元件。维持电路为耦接于第一预备输出节点与一第二预备输出节点之间的一对交互耦接的反相器。输出级则包括有一对上拉与一对下拉元件以驱动一输出节点。在此第一上拉元件与第一下拉元件均响应于预充节点，而第二上拉元件与第二下拉元件则均响应于第二预备输出节点。

Description

非反相骨牌缓存器

技术领域

本发明涉及动态逻辑与缓存器函数的领域，尤其涉及一种非反相骨牌(domino)缓存器，其可解决视速度与大小为重要因子的复杂逻辑电路的输出缓存问题。

背景技术

集成电路使用了大量的缓存器，尤其是那些具有一同步管线架构的缓存器。缓存逻辑器用来使元件与电路的输出维持一段时间，以使这些输出可被其它元件与电路所接收。在一频率系统中，比如一管线化微处理器，缓存器用来闩锁(latch)一给定的管线级的输出信号，且同时维持该输出一段频率循环周期，以使得一后级中的输入电路在该给定的管线级同时地产生一新输出时，可接收前一输出信号。

在过去，于复杂的逻辑执行电路，比如多重输入多任务器(muxes)、多位编码器等的前后，常利用缓存器来维持欲进入运算电路(evaluation circuits)的输入信号与自运算电路输出的信号。一般来说，这些缓存器都具有关联设定时间和维持时间的要求，而这两种要求均可限制前级中的运算电路。此外，缓存器还具有数据-输出(data-to-output)的时间特性，其可限制后级中的运算电路。典型缓存器的速度判定根据其数据-输出的时间，也即其设定时间加上频率-输出的时间。

在一逻辑运算电路的前后使用传统缓存器电路会于一管线系统中产生延迟，其累积的结果将导致操作速度明显减缓。更特别的是，在这些延迟中，一显著的来源为从数据端对应至输出端的时间的需求，其须满足逻辑运算电路以确保稳定的缓存输出。因此，本发明的目的在于如何减少这些延迟，以使每一级中增加额外的时间，进而提升整个管线系统的速度。

图1A为一传统反相骨牌(domino)缓存器100的架构图。逻辑设计者将逻辑运算函数与其相对应的缓存器结合，尝试使反相骨牌缓存器100解决上述问题中的一部份。此反相骨牌缓存器100包括一逻辑运算输入级，或称骨牌级，其由堆栈的P通道元件与N通道元件P1、N1与N2所构成。P通道元件P1与N通道元件N2为运算元件的一互补对，而N通道元件N1则代表运算逻辑器。P通道元件P1的源极耦接至一电压源VDD，其漏极则耦接至提供一信号TOP的节点105。N通道元件N1的漏极耦接至节点105，而具源极则耦接至N通道元件N2的漏极。N通道元件N2的源极耦接至接地端。一输入时钟信号CLK则经由节点101提供给P通道元件P1与N通道元件N2的栅极。而一输入数据信号DATA则经由节点103提供至N通道元件N1的栅极。

骨牌级之后跟随有一储存级、一弱维持电路111以及至少一反相器/缓冲器109，该反相器/缓冲器109是用以减少噪声。该储存级中包括有P通道元件P2、N通道元件N3与N4。节点101耦接至N通道元件N3的栅极，节点105则耦接至P通道元件P2与N通道元件N4的栅极。P通道元件P2的源极耦接至电压源VDD，且其漏极则耦接至提供一中间输出信号QBI的节点107。节点107耦接至反相器109的输入端、及N通道元件N3的漏极以及弱维持电路111。N通道元件N3的源极耦接至N通道元件N4的漏极，而N通道元件N4的源极则耦接至接地端。维持电路111具有一第一反相器111A，该第一反相器111A的输入端耦接至节点107以接收信号QBI，而其输出端则耦接至一第二反相器111B的输入端，其中第二反相器111B的输出端耦接至节点107。反相器109具有一耦接至节点113的输出，该输出提供一反相输出信号QB。如下所述的内容，可增加一额外的反相器/缓冲器115，其以虚线表示，该反相器/缓冲器115的输入端耦接至节点113，而其输出端则耦接至提供一非反相输出信号Q的节点117。

图1B为反相骨牌缓存器100的运作时序示意图，其中以时间为横轴绘制CLK、DATA、TOP、QBI、QB以及Q信号。在时间T0时，当信号CLK初始为低电平，此时N通道元件N2为关闭而P通道元件P1为开启，以致该骨牌级进行预充(pre-charge)而使信号TOP为高电平。信号TOP预充为高电平是为了于信号CLK的上升边缘时被触发以进行信号DATA的运算。其中信号DATA初始为高电平。由于信号TOP为高电平，因此P通道元件P2为关闭，而由于信号CLK为低电平，因此P通道元件N3为关闭状态。如此一来将使信号QBI与该输入级隔离，因此信号QBI将通过维持电路111使其保持在先前的状态。如图所示，信号QBI于时间T0时初始为低电平，而信号QB则通过反相器/缓冲器109使其初始为高电平。反相器/缓冲器109可保护维持电路111的输出免于噪声的干扰，并可产生输出信号QB，该输出信号QB为信号DATA经由逻辑函数运算后的一反相状态。

在接下来的时间T1中，信号CLK被拉至高电平，使得N通道元件N2开启而P通道元件P1关闭。由于信号DATA在时间T1时为高电平，所以N通道元件N1将继续开启，使得信号TOP在一短暂延迟后经由N通道元件N1与N2放电至低电平。微量的延迟于时序图中被忽略。信号QBI在时间T1时也被拉至高电平，且信号QB因经由反相器/缓冲器109的延迟，在时间T2时被拉至低电平。信号CLK接着于时间T4时降至低电平，且信号TOP此时再次经由P通道元件P1开始进行预充。信号QBI则再次与P通道元件P2和N通道元件N3的输入级隔离，因此信号QBI的状态经由维持电路111的操作仍维持在高电平，而信号QB则维持在低电平。随后于时间T5中，信号CLK再次被拉至高电平，此时信号DATA则为低电平，因而导致N通道元件N1与P通道元件P1均关闭。信号TOP维持高电平，因此N通道元件N3与N通道元件N4均开启，使得信号QBI约在时间T5时放电至低电平。信号QB则经过反相器/缓冲器109的延迟后，于时间T6时升至高电平。于剩余的此一频率循环内，其包含于时间T8时信号CLK降至低电平时，信号TOP、QBI与QB的相对应状态将保持不变。唯一限制为，信号CLK为高电平时，信号DATA要维持不变。CLK信号通常为一脉冲信号，其高电平状态的时间很短。

需注意的是，反相骨牌缓存器100利用一简单的D型正反器来实施，其中N通道元件N1作为用来运算信号DATA(即D型正反器的输入端)的运算电路内的单独元件。然而熟悉此项技艺的人士当可了解其可利用较复杂的逻辑运算函数来取代N通道元件N1。该骨牌缓存器可视为反相的原因，乃因输出信号QB于信号CLK的每次上升边缘触发时的运算结果皆为输入信号DATA的反相状态。若反相器/缓冲器115存在，则信号Q的状态将经由反相器109和115的延迟后跟随信号QBI。如图所示，输出信号QB于时间T2时为低电平，其于时间T6时为高电平，经由反相器/缓冲器115的延迟后，相对应的信号Q分别于时间T3时转为高电平，于时间T7时，再次回到低电平。

反相骨牌缓存器100在逻辑运算的一反相状态可接受的条件下，其将具有最小的设定时间以及可接受的数据-输出时间。然而若需要一非反相缓存输出时，设计者将被迫处理一些不利的结果。为了产生非反相输出Q，设计者传统上须加入反相器115，将信号QB反相以产生非反相输出Q。不过如此一来将会造成缓存器额外的时间延迟。举例来说，如图所示，经由反相器/缓冲器115，使得自时间T2至T3以及自时间T6至T7的延迟将分别加至经由反相器/缓冲器109所造成的时间T1至T2与时间T5至T6的延迟时间上。使用大尺寸缓冲器元件将使得其电容值增加，相对增加延迟时间。需注意的是，若使用反相器/缓冲器115以驱动输出，则经由反相器109的延迟将可通过减少反相器109的大小而减少一些。不过整个延迟时间在非反相的情形下依然十分显著。以0.18微米的半导体工艺为例，所造成的额外时间延迟趋近于30皮秒(ps)。

以时间为关键的条件下，在此路径上的另一解决方案是取居中的输出信号QBI为缓存输出。惟此第二方式将会暴露弱维持电路111于噪声干扰中，如此输出信号QBI的稳定性将大受影响。因此为了产生一非反相输出，设计者不是得接受额外的时间延迟，就是须承担输出不稳定的危险。

发明内容

本发明揭示一种非反相骨牌缓存器，其包括有响应一时钟信号的一互补成对的运算元件、运算逻辑器、一储存级、一维持电路以及一输出级。运算逻辑器耦接于该互补成对的运算元件间的一预充节点上，并根据至少一输入数据信号来运算一逻辑函数。储存级可驱动一第一预备输出节点，且其包括有一第一上拉(pull-up)元件与一第一下拉(pull-down)元件，此两元件均响应于预充节点。此储存级还包括有响应时钟信号的一第二下拉元件。维持电路则具有一输入端以耦接至第一预备输出节点与一输出端其可驱动一第二预备输出节点。输出级包括有一第二上拉元件与一第三下拉元件，此两元件均响应于预充节点以驱动一输出节点。输出节点还包括有一第三上拉元件与一第四下拉元件，此两元件则均响应于第二预备输出节点以驱动输出节点。

非反相骨牌缓存器可利用P通道元件与N通道元件来实施。举例来说，该互补成对的运算元件、该储存级与该输出级，均可利用P通道元件与N通道元件来实施。运算逻辑器可以非常简单，也可非常复杂，举例来说其可为一复杂逻辑电路。在一实施例中，维持电路为一对交互耦接的反相器，其介于第一与第二预备输出节点之间。该反相器可为相对小尺寸的元件以缩小延迟。维持电路的反馈反相器可利用一致能反相器取代。

根据上述构想的非反相骨牌缓存器，其中该互补成对的运算元件还包括有：一P通道元件，其具有接收该频率信号的一栅极，耦接至一电压源的一源极，和耦接至该预充节点的一漏极；以及一N通道元件，其具有接收该频率信号的一栅极，耦接至一接地端的一源极，和耦接至该运算逻辑器的一漏极。

根据上述构想的非反相骨牌缓存器，其中该储存级包括：一P通道元件，其具有耦接于该预充节点的一栅极，以及耦接至一电压源的一源极与耦接至该第一预备输出节点的一漏极；一第一N通道元件，其具有用以接收该时钟信号的一栅极、耦接至该第一预备输出节点的一漏极以及一源极；以及一第二N通道元件，其具有耦接至该预充节点的一栅极、耦接至该第一N通道元件的该源极的一漏极以及耦接至接地端的一源极。

根据上述构想的非反相骨牌缓存器，其中该维持电路包括交互耦接于该第一与第二预备输出节点之间的一对反相器。

根据上述构想的非反相骨牌缓存器，其中该输出级包括：一第一P通道元件，其具有耦接至该预充节点的一栅极、耦接至一电压源的一源极与耦接至该输出节点的一漏极；一第二P通道元件，其具有耦接至该第二预备输出节点的一栅极、耦接至该电压源的一源极以及耦接至该输出节点的一漏极；一第一N通道元件，其具有耦接至该第二预备输出节点的一栅极、耦接至该输出节点的一漏极以及一源极；以及一第二N通道元件，其具有耦接至预充节点的一栅极、耦接至该第一N通道元件的该源极的一漏极以及耦接至接地端的一源极。

本发明还揭示一种缓存器，其包括有一运算电路、一储存电路、一维持电路以及一输出电路。运算电路可在一时钟信号为低电平时对一第一节点进行预充，并于时钟信号为高电平时，运算一逻辑函数以控制第一节点的状态。储存电路耦接至第一节点并接收时钟信号。此储存电路可在第一节点为低电平时，驱动一第二节点至高电平，并在时钟信号与第一节点为高电平时，驱动第二节点至低电平。维持电路可在不被前级驱动的情况下维持第二节点的状态，并驱动一第三节点至与第二节点反相的一逻辑状态。输出电路在第一节点或第三节点为低电平时可驱动一输出节点为高电平，并在第一节点与第三节点为高电平时，驱动该输出节点为低电平。缓存器可利用P通道元件与N通道元件来实施。

根据上述构想的缓存器，其中该运算电路包括：一P通道元件，其耦接至该第一节点并可接收该时钟信号，该P通道元件于该时钟信号为低电平时，对该第一节点进行预充；一逻辑电路，其耦接至该第一节点，该逻辑电路可根据至少一输入数据信号进行逻辑函数的运算；以及一N通道元件，其耦接至该逻辑电路并可接收该时钟信号，该N通道元件可于该时钟信号为高电平时，驱使该逻辑电路，进行逻辑函数的运算。

根据上述构想的缓存器，其中该储存电路包括：一P通道元件，其耦接至该第一与第二节点，该P通道元件于该第一节点降至低电平时，将该第二节点拉至高电平；一第一N通道元件，其耦接至该第二节点并可接收该时钟信号；以及一第二N通道元件，其耦接至该第一N通道元件与该第一节点；其中该第一与第二N通道元件于该第一节点因响应该时钟信号升至高电平而拉至高电平时，一起将该第二节点拉至低电平。

根据上述构想的缓存器，其中该维持电路包括耦接于该第二与第三节点之间的一对交互耦接的反相器。

根据上述构想的缓存器，其中该输出电路包括：一第一P通道元件，其可在该第一节点为低电平时，将该输出节点拉至高电平；一第二P通道元件，其可在该第三节点为低电平时，将该输出节点拉至高电平；以及第一与第二N通道元件，其可在该第一与第三节点均为高电平时，一起将该输出节点拉至低电平。

本发明还揭示一种将一逻辑函数缓存并产生一非反相输出信号的方法，其包括当一时钟信号于一第一逻辑状态时对一第一节点进行预设；当该时钟信号切换至一第二逻辑状态时，运算一逻辑函数以控制该第一节点的逻辑状态；驱动一第二节点至与第一节点反相的逻辑状态以响应时钟信号切换至其第二逻辑状态；维持该第二节点于其先前所被驱动的逻辑状态；驱动一第三节点至与第二节点反相的逻辑状态；以及根据第一节点与第三节点的状态来驱动一输出节点。

根据上述构想的本发明的方法，其中对该第一节点所进行的预设可包括：对第一节点进行预充至高逻辑状态，且维持该第二节点于其先前所驱动的逻辑状态包括将一维持电路耦接至该第二节点，且驱动该第三节点的内容包括将该第二节点的状态加以反相；其中驱动该第二节点的步骤可包括：在第一节点为低电平时，将第二节点拉至高电平，而在时钟信号与第一节点均为高电平时，将第二节点拉至低电平；其中驱动该输出节点的步骤可包括：在第一节点与第三节点的任一为低电平时，将输出节点拉至高电平，而在第一节点与第三节点均为高电平时，将输出节点拉至低电平。

附图说明

图1A为一传统反相骨牌(domino)缓存器的架构图。

图1B为图1A中的反相骨牌缓存器的运作时序示意图，其中以时间为横轴绘制所选择的信号。

图2A为本发明的较佳实施例中的一非反相骨牌缓存器的结构示意图。

图2B为图2A中的非反相骨牌缓存器的运作时序示意图，其中以时间为横轴绘制所选择的信号。

图3为可于本发明实施例图2A中的运算逻辑器所实施的逻辑器AND的示范性结构图；以及

图4为可于本发明实施例图2A中的运算逻辑器所实施的逻辑器OR的示范性结构图。

100：反相骨牌缓存器

101、103、105、107、113、117、201、205、207、301、303、401、403：节点

109、115：反相器/缓冲器

111：弱维持电路

111A：第一反相器

111B：第二反相器

200：非反相骨牌缓存器

203：N个节点集合

204：运算逻辑器

209：弱维持电路

209A、209B：反相器

211、213：输出节点

300：逻辑器AND

400：逻辑器OR

具体实施方式

以下的说明，是在一特定实施例及其必要条件的脉络下而提供，可使一般熟习此项技术的人士能够利用本发明。然而，各种对该较佳实施例所作的修改，对熟习此项技术的人士而言乃显而易见，并且，在此所讨论的一般原理，也可应用至其它实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所揭示的原理与新颖特征相符的最大范围。

针对逻辑电路的缓存输出对于速度、大小与稳定度等关键因子的需求，因此提出一反相骨牌缓存器，在不需对输出稳定度妥协的情况下，可具有比传统方法还要快速的数据-输出时间，其详细描述将搭配图2A至图4于下说明。当使用于一高度仰赖缓存器以于各级中传送数据的管线化架构时，本发明所提供的非反相骨牌缓存器可使所有元件的操作速度有明显的提升。

图2A为本发明的较佳实施例中的一非反相骨牌缓存器200的结构示意图。非反相骨牌缓存器200包括一逻辑运算输入级(或称骨牌级)，其由堆栈的P通道元件与N通道元件P1和N2以及运算逻辑器204所组成。非反相骨牌缓存器200的逻辑运算输入级与反相骨牌缓存器100的逻辑运算输入级相似，其中反相骨牌缓存器100的P通道元件P1与N通道元件N2为一互补成对的运算元件而位于运算逻辑器204的两侧。运算元件N1则被运算逻辑器204所取代，其可为简单如N通道元件N1的结构，也可为一较复杂的结构以运算任何所需的逻辑函数。P通道元件P1的源极耦接至一电压源VDD，而其漏极则耦接至节点205以提供一信号TOP。运算逻辑器204耦接于节点205与N通道元件N2的漏极间。N通道元件N2的源极则耦接至接地端。一输入时钟信号CLK经由节点201提供至P通道元件P1与N通道元件N2的栅极。而一N个节点集合203则提供了N个输入数据信号DATA至运算逻辑器204，其中N为正整数。

非反相骨牌缓存器200的骨牌级其后跟随一储存级，其包括有P通道元件P2、N通道元件N3与N4。节点201耦接至N3的栅极，而节点205则耦接至P通道元件P2与N通道元件N4的栅极。P通道元件P2的源极耦接至电压源VDD，而其漏极则耦接至一可提供一第一中间输出信号QII的一第一中间输出节点207。节点207耦接至N通道元件N3的漏极、反相器209A的输入端以及另一反相器209B的输出端。反相器209A的输出端耦接至一可提供一第二中间输出信号QI的一第二中间输出节点211，而第二中间输出节点211则耦接至反相器209B的输入端。反相器209A与209B于节点207与211间交互耦接，其相互形成一弱维持电路209。N通道元件N3的源极耦接至N通道元件N4的漏极，而N通道元件N4的源极耦接至接地端。

非反相骨牌缓存器200的储存级其后跟随一额外输出级，其包括P通道元件P3与P4以及N通道元件N5与N6。节点205耦接至P通道元件P4与N通道元件N6的栅极，而节点211耦接至P通道元件P3与N通道元件N5的栅极。P通道元件P3与P4的源极耦接至电压源VDD，而其漏极则一起耦接于一输出节点213以提供一输出信号Q。输出节点213耦接至N通道元件N5的漏极，N通道元件N5的源极耦接至N通道元件N6的漏极，而N通道元件N6的源极则耦接至接地端。P通道元件一般来说扮演上拉元件的角色，而N通道元件一般来说则扮演下拉元件的角色，其详细情形如下所述。

图2B为非反相骨牌缓存器200的运作时序示意图，其中以时间为横轴绘制CLK、DATAN、TOP、QII、QI、Q等信号。信号DATAN为表示N组信号DATA集合的一单一信号。当数据信号的集合状态导致运算逻辑器204进行运算时，单一的信号DATAN如图显示为高电平，其因而使信号TOP拉至低电平。而当运算逻辑器204没有进行运算时，信号DATAN则显示为低电平，其将维持信号TOP于高电平。在时间T10时，信号CLK初始为低电平，此时N通道元件N2关闭且P通道元件P1开启，使得骨牌级进行预充信号TOP为高电平。信号TOP预充为高电平是为了于信号CLK的上升边缘时被触发以进行信号DATAN的运算。预充的信号TOP可开启N通道元件N4与N6。信号DATAN的初始值为高电平。信号QII通过维持电路209而维持在其初始状态(图中所示其初始状态为低电平)。信号QI的初始值为高电平，因而可开启N通道元件N5，其使得输出信号Q经由N通道元件N5与N6而初始为低电平。

在时间T11时，信号CLK升至高电平，由于信号DATAN为高电平，其导致信号TOP放电至低电平。更特别地，N通道元件N2被开启，而运算逻辑器204进行运算而使得信号TOP被拉至低电平。在经过P通道元件P2与P4后的可忽略延迟后，大约在同样的时间T11时，信号QII以及信号Q均被拉至高电平。信号QI在经过反相器209A的延迟后，于时间T12时被拉至低电平。于维持电路209输出端的信号QI的反相状态可驱动P通道元件P3与N通道元件N5。若信号QI为高电平，则P通道元件P3关闭而N通道元件N5开启；若信号QI为低电平，则P通道元件P3开启且N通道元件N5关闭。随后于时间T1 3时，信号CLK降至低电平，而信号TOP则又再次预充至高电平。而信号QII和信号QI的状态分别通过维持电路209的运作而维持不变，因此信号Q将于信号CLK此剩余的半个频率循环中维持高电平。

信号CLK接着于时间T14时被拉至高电平，此时信号DATAN为低电平。运算逻辑器204不进行运算，以至于信号TOP将维持高电平。信号CLK与信号TOP将开启元件N通道元件N3和N4，使得信号QII约在时间T14时被拉至低电平。信号QI经过反相器209A的延迟后，在T15时拉至高电平。信号QI可开启N通道元件N5而使P通道元件P3关闭，因此在一可忽略的延迟后，信号Q约在时间T15时降至低电平。而再次地，当信号CLK于时间T16时降至低电平时，信号QII和信号QI的状态分别通过维持电路209的运作而维持不变，因此信号Q将于信号CLK此剩余的半个频率循环中维持低电平。

由此可知，当运算逻辑器204进行运算使得信号TOP放电至低电平时，信号Q将响应一信号CLK的上升边缘触发而非常快速地自低电平转换至高电平。在此，经过N通道元件N2与P通道元件P4所导致输出瞬时的延迟，基本上可忽略不记。此外，当运算逻辑器204没有进行运算而使信号TOP继续为高电平时，在经过N通道元件N3、N5以及反相器209A的相对较小延迟后，信号Q将响应信号CLK的上升边缘触发而自高电平降至低电平。由于不需要具有一缓冲器也不需要执行缓冲器的功能，因此元件尺寸可缩小(其具有最小的电容值)，而由此可使经由反相器209A的延迟加以缩小，进而使时间T14至时间T15的时间延迟相对性地缩小。

熟悉此项技艺的人士当可明了，对比于反相骨牌缓存器100利用输出端外加一反相器/缓冲器115作为输出而造成的较慢转换速度，非反相骨牌缓存器200的输出信号Q的状态转换响应信号CLK的状态转换，其速度是非常快速的。若一非反相输出为必须或需求时，非反相骨牌缓存器200在数据-输出速度上以及其它在此所描述的优点上无疑地表现优异。非反相骨牌缓存器200欲转换为反相骨牌缓存器仅需简单地在其输出端加上一输出反相器/缓冲器(未显示于图中)即可，其可比反相骨牌缓存器100不增加反相器/缓冲器115的情况下的速度还要快。反相骨牌缓存器100在需求反相输出时还是可接受的选择，假设在并未使用反相器/缓冲器115的情况下，其使用了较少的元件，其尺寸较小并可消耗了较少的电力。

图3为可实施于本发明实施例中的运算逻辑器204中的逻辑器AND 300的示范性结构图。逻辑器AND 300包括由一N通道元件N1、N2…NN所组成的一堆栈，其于节点301和303间串连耦接。在此一实施例中，节点301耦接至节点205，而节点303则耦接至N通道元件N2的漏极，以将逻辑器AND 300取代运算逻辑器204。每一个N通道元件N1至NN均具有一栅极，而每一栅极均可接收相对应的一序列数据信号D1、D2…DN的其中之一。逻辑器AND 300在序列数据信号D1至DN的所有信号为高电平时进行运算，而当序列数据信号D1至DN间的任一信号为低电平时则不进行运算。

图4为可实施于本发明实施例中的运算逻辑器204中的逻辑器OR 400的示范性结构图。逻辑器OR 400包括由一N通道元件N1、N2…NN所组成的一平行串列，其于节点401和404间并排耦接。在此一实施例中，节点401耦接至节点205，而节点403则耦接至N通道元件N2的漏极，以将逻辑器OR 400取代运算逻辑器204。每一个N通道元件N1至NN均具有一栅极，而每一栅极均可接收相对应的一序列数据信号D1、D2…DN的其中之一。逻辑器OR 400在序列数据信号D1至DN中的任一信号为高电平时进行运算，而当所有序列数据信号D1至DN信号为低电平时则不进行运算。

熟悉此项技艺的人士当可明了，逻辑器AND 300与逻辑器OR 400所示仅是提供说明运算逻辑器204可为任何复杂的逻辑运算电路。任何适当的逻辑器AND与逻辑器OR逻辑栅电路的结合均可预期，举例来说，多重输入多任务器(muxes)、多位编码器等等。任何所要求的简单到复杂的运算逻辑器均可适用于运算逻辑器204，而不会影响到非反相骨牌缓存器200的速度与电源消耗。无论运算逻辑器204的构造为何，非反相骨牌缓存器200展现出一显著较短的数据-输出时间，而不需将输出信号Q反相，并不对输出信号Q的稳定度妥协。

虽然本发明及其目的、特性与优点已详细描述，本发明也可能还包括有其它实施方式与变化。此外，虽然本发明所揭示的实施方式利用金属氧化半导体(MOS)型态的元件，其包括了互补式金属氧化半导体及类似的元件如NMOS与PMOS晶体管等，其依然可以利用类似态样或模拟的技术型态与架构来实施，比如双极性元件等等。

最后，虽然本发明为实现本发明目的的最佳模式，熟习此项技术的人士应该了解到的是，其在不脱离如所附权利要求所定义的本发明的精神及范围之下，其可立即使用所揭示的观念及特定的具体实施例当作基础，来进行与本发明的目的相同的设计或修改其它结构。

Claims (14)

1.一种非反相骨牌缓存器，其包括：

一响应一时钟信号的互补成对的运算元件；

一运算逻辑器，其耦接于该互补成对的运算元件间的一预充节点上，并根据至少一输入数据信号来运算一逻辑函数；

一储存级，其驱动一第一预备输出节点，该储存级包括有一第一上拉元件与一第一下拉元件，此两元件均响应于该预充节点，且该储存级还包括有响应该时钟信号的一第二下拉元件；

一维持电路，其具有一输入端耦接至该第一预备输出节点，以及一输出端，其驱动一第二预备输出节点；以及

一输出级，以驱动一输出节点，该输出级包括有均响应于该预充节点的一第二上拉元件与一第三下拉元件，其还包括有均响应于第二预备输出节点的一第三上拉元件与一第四下拉元件。

2.如权利要求1所述的非反相骨牌缓存器，其特征在于该互补成对的运算元件还包括有：

一P通道元件，其具有接收该频率信号的一栅极，耦接至一电压源的一源极，和耦接至该预充节点的一漏极；以及

一N通道元件，其具有接收该频率信号的一栅极，耦接至一接地端的一源极，和耦接至该运算逻辑器的一漏极。

3.如权利要求1所述的非反相骨牌缓存器，其特征在于该储存级包括：

一P通道元件，其具有耦接于该预充节点的一栅极，以及耦接至一电压源的一源极与耦接至该第一预备输出节点的一漏极；

一第一N通道元件，其具有用以接收该时钟信号的一栅极、耦接至该第一预备输出节点的一漏极以及一源极；以及

一第二N通道元件，其具有耦接至该预充节点的一栅极、耦接至该第一N通道元件的该源极的一漏极以及耦接至接地端的一源极。

4.如权利要求1所述的非反相骨牌缓存器，其特征在于该维持电路包括交互耦接于该第一与第二预备输出节点之间的一对反相器。

5.如权利要求1所述的非反相骨牌缓存器，其特征在于该输出级包括：

一第一P通道元件，其具有耦接至该预充节点的一栅极、耦接至一电压源的一源极与耦接至该输出节点的一漏极；

一第二P通道元件，其具有耦接至该第二预备输出节点的一栅极、耦接至该电压源的一源极以及耦接至该输出节点的一漏极；

一第一N通道元件，其具有耦接至该第二预备输出节点的一栅极、耦接至该输出节点的一漏极以及一源极；以及

一第二N通道元件，其具有耦接至预充节点的一栅极、耦接至该第一N通道元件的该源极的一漏极以及耦接至接地端的一源极。

6.一缓存器，其包括：

一运算电路，其可在一时钟信号为低电平时，对一第一节点进行预充，并于该时钟信号为高电平时，运算一逻辑函数用以控制该第一节点的状态；

一储存电路，其耦接至该第一节点并接收该时钟信号，此储存电路可在该第一节点为低电平时，驱动一第二节点至高电平，并在该第一节点以及时钟信号为高电平时，驱动该第二节点至低电平；

一维持电路，耦接至该第二节点，其可驱动一第三节点至一与该第二节点反相的逻辑状态；以及

一输出电路，分别由第一输入端耦接至第一节点，并由第二输入端耦接至第三节点，其可在该第一或第三节点为低电平时，驱动一输出节点至高电平，并在该第一或第三节点均为高电平时，驱动该输出节点至低电平。

7.如权利要求6所述的缓存器，其特征在于该运算电路包括：

一P通道元件，其耦接至该第一节点并可接收该时钟信号，该P通道元件于该时钟信号为低电平时，对该第一节点进行预充；

一逻辑电路，其耦接至该第一节点，该逻辑电路可根据至少一输入数据信号进行逻辑函数的运算；以及

一N通道元件，其耦接至该逻辑电路并可接收该时钟信号，该N通道元件可于该时钟信号为高电平时，驱使该逻辑电路，进行逻辑函数的运算。

8.如权利要求6所述的缓存器，其特征在于该储存电路包括：

一P通道元件，其耦接至该第一与第二节点，该P通道元件于该第一节点降至低电平时，将该第二节点拉至高电平；

一第一N通道元件，其耦接至该第二节点并可接收该时钟信号；以及

一第二N通道元件，其耦接至该第一N通道元件与该第一节点；

其中该第一与第二N通道元件于该第一节点因响应该时钟信号升至高电平而拉至高电平时，一起将该第二节点拉至低电平。

9.如权利要求6所述的缓存器，其特征在于该维持电路包括耦接于该第二与第三节点之间的一对交互耦接的反相器。

10.如权利要求6所述的缓存器，其中该输出电路包括：

一第一P通道元件，其可在该第一节点为低电平时，将该输出节点拉至高电平；

一第二P通道元件，其可在该第三节点为低电平时，将该输出节点拉至高电平；以及

第一与第二N通道元件，其可在该第一与第三节点均为高电平时，一起将该输出节点拉至低电平。

11.一种缓存一逻辑函数以及产生一非反相输出信号的方法，其包括：

当一时钟信号于一第一逻辑状态时，对一第一节点进行预设；

当该时钟信号切换至一第二逻辑状态时，对一逻辑函数进行运算以控制该第一节点的逻辑状态；

驱动一第二节点至与该第一节点反相的一逻辑状态以响应该时钟信号切换至其第二逻辑状态；

维持该第二节点于其先前所驱动的逻辑状态；

驱动一第三节点至与该第二节点反相的一逻辑状态；以及

根据该第一与第三节点的状态来驱动一输出节点，在第一节点或第三节点为低电平时，驱动输出节点至高电平，和在第一节点和第三节点均为高电平时，驱动输出节点至低电平。

12.如权利要求11所述的方法，其特征在于对该第一节点所进行的预设包括将该第一节点预充至一高电平的逻辑状态，且维持该第二节点于其先前所驱动的逻辑状态包括将一维持电路耦接至该第二节点，且驱动该第三节点的内容包括将该第二节点的状态加以反相。

13.如权利要求11所述的方法，其特征在于驱动该第二节点的步骤包括：

若该第一节点为低电平，则将该第二节点拉至高电平；以及

若时钟信号与该第一节点的状态皆为高电平，则将该第二节点拉至低电平。

14.如权利要求11所述的方法，其特征在于驱动该输出节点的步骤包括：

当该第一与第三节点的任一为低电平时，将该输出节点拉至高电平；以及

当该第一与第三节点均为高电平时，将该输出节点拉至低电平。

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