TWI237265B - Non-inverting domino register - Google Patents

Description

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五、發明說明（1) 【與相關申請案之對照】 [0 0 0 1 ]本申請案優先權之申請係根據該美國 案，案號：1 0/640369，申請日：08/13/2003。 j 申請 【發明所屬之技術領域】 [〇 〇 〇 2 ]本發明係有關動態邏輯與暫存器函數之 尤其係有關一種非反相骨牌（domino)暫存器，其：7域’ =速度與大小為重要因子之複雜邏輯電路二輸出 決 【先前技術】 [00^積體電路使用了大量的暫存器，尤其 有一同步管線架構之暫存器。暫存邏輯係用來使元 路之輸出維持一段時間，以使這些輸出可被其他元^ = 接收。在一時脈系統中，例如一管線化微處理72 存益係用來閂鎖（latch) —給定之管線級之輸出俨/ 暫 同時維持該輸出一段時脈循環週期，以使得一後°級〜’且 =路在I給定之管線級正同時地產卜新輸出時 = 收刖一輸出信號。 』接 [ 0004 ]在過去，於複雜之邏輯執行電路，例如 工器（muxes)、多位元編碼器等之前後，常利用兩 二，維持欲進人運算電路（evaluati〇n circuits)之 =與自運算電路輸出之信號。—般來說，這些别 具有關聯設定時間和維持時間之要求，而這兩種要

I麵

1237265 五 發明說明（2) 限制前級中之運算電路。 (daU~to-output)之時間=，=存器還具有資料-輸出 電路。典型暫存器之速声、二其係可限制後級中之運算 間，亦即其設定時間加:^根據其資料-輸出之時 [〇〇〇5]在一邏輯運算電路輪^之時間。 會於一管線系統中產生延遲，^前後使用傳統暫存器電路 度明顯減緩。更特別的S ，二累積之結果將導致操作速 係為從資料端對應至輸：踹2些延遲中，-顯著之來源 運算電路以確保穩定Ϊ 間之需求’其須滿足邏輯 而提升整個管線系統之速】母'及中增加額外之時間’進 [0 0 0 6 ]圖一 A係為一傳缔只 之架構圖。邏輯設計者乃將羅反挺相月牌（domino)暫存器100 存器結合，嘗試使反相骨牌j運算函數與其相對應之暫 -部份。此反相暫存器100解決上述問題中之 忉此反相月牌暫存器1 〇 〇传句衽一玀M、番瞀认 級，或稱骨牌級，其俜由雄聂t # 异輸人

Pi、NUN2所構成。、/通由曾堆疊^通道元件細通道元件 元件之一互補AM 兀件^與1^通道元件⑽係為運算 1干之互補對，而N通道元〗目丨丨# |、富管、跋μ ^ 元件Ρ1之源極俜耦摟i 件則代表運异邏輯。ρ通道 iu 〇5。心道元件ni…係耗接至節 件0 、、β 4其源則耦接至N通道元件N2之汲極。N通道元 由節#至接地端。一輸入時脈信號CU則係經 ^二點101提供給1^通道元件P1與N通道元件N2之閘極。而 兩入貝料#唬DATA則經由節點1〇3提供至Ν通道元件^ 之

1237265 五、發明說明（3) 閘極。

[0 0 0 7 ]骨牌級之後係跟隨有一儲存級、一弱維持電路 ill以及至少一反相器/緩衝器109，該反相器/緩衝器1〇9 是用以減少雜訊。該儲存級中包括有p通道元件？2、N通道 元件N 3與N 4。郎點1 0 1係辆接至n通道元件n 3之閘極，節點 105則耦接至P通道元件P2與N通道元件N4之閘極。p通道元 件P2之源極耦接至電壓源VDD，且其汲極則耦接至提供一 中間輸出信號QB I之節點1 〇 7。節點1 〇 7係耦接至反相器i 〇 9 之輸入端、及N通道元件N3之汲極以及弱維持電路丨丨丨。N 通道元件N3之源極係辆接至N通道元件“之汲極，而N通道> 元件N4之源極則耦接至接地端。維持電路丨具有一第一 反相器111A 亥第一反相器111A之輸入端係輕接至節點 1 〇 7以接收信號QB I，而其輸出端則係耦接至一第二反相器 111B之輸入端，其中第二反相器111B之輸出端係耦接至^ 點1 0 7。反相器1 0 9具有一耦接至節點1 i 3之輸出，該輸出 係提供一反相輸出信號QB。如下所述之内容，可增加一額 外之反相器/緩衝器115，其係以虛線表示之，該^相器/ 緩衝器115之輸入端係耦接至節點113，而其輸出端則耦接 至提供一非反相輸出信號Q之節點1 1 7。 [ 0008 ]圖一B係為反相骨牌暫存器1〇〇之運作時序示音 圖，其中以時間為橫軸繪製CLK、DATA、TOP、qbi、QB / 及Q信號。在時間T0時，當信號CLK初始為低位準，此時^ 通道元件N2為關閉而p通道元件Pi為開啟，以致該骨牌級 係進行預充（Pre-charge)而使信號TOP為高位準。信號τ〇ρ

1237265 五、發明說明（4) 預充為兩位準係為了於#號(；1^之上升邊緣時被觸發以進 行信號DATA之運算。其中信號DATA初始為高位準。由於 仏號TOP為高位準，因此P通道元件P2為關閉，而由於信號 CLK為低位準，因此p通道元件⑽係為關閉狀態。如此一來 將使信號QB I與該輸入級隔離，因此信號qB !將藉由維持電 路111使其保持在先前之狀態。如圖所示，信號QBI於時間 T 〇時初始為低位準，而#號q β則藉由反相器/緩衝器1 〇 g使 其初始為高位準。反相器/緩衝器丨〇9可保護維持電路U1 之輸出免於雜訊的干擾，並可產生輸出信號QB，該輸出信 號QB為信號DATA經由邏輯函數運算後之一反相狀態。 。 [ 000 9 ]在接下來之時間T1中，信號CLK被拉至"高位 準，使得N通道元件N2開啟而p通道元件？1關閉。由於俨號 DATA在時間T1時為高位準，所以1^通道元件…將繼續開u 啟，使得信號TOP在一短暫延遲後經由N通道元件N1與…放 =至低位準。微量之延遲於時序圖中被忽略。信號QBI在 時亦被拉至高位準，且信娜因經由反相器/緩衝 af严曰ΤΓΛ遲η在時間T2時被拉至低位，。信號CLK接著於 Ρ1 Π於谁—箱I位^，且信號Τ〇Ρ此時再次經由p通道元件 ,二 。彳s號⑽1則再次與Ρ通道元件Ρ2和Ν通道 隔離’因此信娜1之狀態經由維持電路 二二:Τ5 :寺在Λ位準，而⑽ ^ ； 中，尨號CLK再次被拉至高位準，此時ρ # DATA則為低位準，聞而道站M、s七_扯at +此叶仏就 因而導致Ν通道兀件Ν1與Ρ通道元袢pi妁 關閉。信號TOP維梏古仿淮_、s芬、遇逼疋仔均 寻问位準，因此N通道元件N3與N通道元 1237265

二約在時間T5時放電至低位準。 = 過反相器/緩衝器1〇9之延遲後，於時間μ時 至尚位準。於剩餘之此一時脈循環内，#包含於時間T8日士 信號CLK降至低位準時’信號TOP、QBI與QB之相對庫狀能守 將保持不變。唯-限制係為，信號cu為高位準時 DATA要維持不變。CU信號通常為一脈衝訊號，A ^ 狀態之時間很短。 /、同位羊

[〇〇1〇]需注意的是，反相骨牌暫存器1〇〇係利用一 單之D型正反器來實施，其中N通道元件[係作為用來運算 仏號DATA (即D型正反器之輸入端）之運算電路内之單獨元 件。然而熟悉此項技藝之人士當可了解其係可利用較= 之邏輯運算函數來取代N通道元件…。該骨牌暫存器可視 為反相之原因，乃因輸出信號⑽於信號CLK之每次上升 緣觸發時之運算結果皆為輸入信號DATA之反相狀態。若反 相器/緩衝器1 1 5係存在，則信號q之狀態將經由反相器丄〇 9 和115之延遲後跟隨信號QBI。如圖所示，輸出信號⑽於時 間T2時為低位準，其於時間T6時為高位準，經由反相器/ 緩衝器11 5之延遲後，相對應之信號q分別於時間Τ3時^為 咼位準，於時間Τ 7時，再次回到低位準。 [0011]反相骨牌暫存器100在邏輯運算之一反相狀態 可接受之條件下，其將具有最小之設定時間以及可接受之 資料-輸出時間。然而若需要一非反相暫存輸出時，設計 者將被迫處理一些不利之結果。為了產生非反相輸出Q， 設計者傳統上須加入反相器丨1 5，將信號QB反相以產生非

1237265 五、發明說明（6) 反相輸出Q。不過如此一來將會造成暫存器額外之時間延 遲。舉例來說，如圖所示，經由反相器/緩衝器1 1 5，使得 自時間T 2至T 3以及自時間T 6至T 7之延遲將分別加至經由反 相器/緩衝器1 〇9所造成之時間T1至T2與時間T5至T6之延遲 時間上。使用大尺寸緩衝器元件將使得其電容值增加，相 對增加延遲時間。需注意的是，若使用反相器/緩衝器11 5 ^驅動輸出，則經由反相器丨〇9之延遲將可藉由減少反相 器109之大小而減少一些。不過整個延遲時間在非反相之 情形下依然十分顯著。以〇18微米之半導體製程為例，所 造成之額外時間延遲趨近於3〇微微秒（ps)。 、[0(H2]以時間為關鍵之條件下，在此路徑上之另一解 决方案係取居中之輸出化號q BI為暫存輸出。惟此第二方 式將會曝露弱維持電路丨n於雜 L 1L ^ t OBI之藉〜w 雜干擾中，如此輸出信號 y β 1之穩疋性將大受影鐵田μ失 n*Iπ « π 因此為了產生一非反相輸出， 穩定之危險。 t 、逦要不就須承擔輸出不 【發明内容】 其係=露：種非反相骨，暫存器， 算邏輯、一儲存級、持u 補成對之運异元件、運 係麵接於該互補成對之運| =及：輸出5。運算邏輯 根據至少一輸入資料信號二之一預充卽點上，並係 驅動一第一預備輸出s 异一邏輯函數。儲存級係可 翰出卽點，且其係包括有-第一上拉

1237265 五、發明說明（7) (pull-up)元件與—第_ 均係回應於預充節點 下拉（PUl1—d〇Wn)元件，此兩元件 -第二下拉元ί;拉ί儲存級更包括有回應時脈信號之 Π輸出節點與-輪出端其可驅接至第一 輸出級係包括有一第二上拉元件輸出節點。 疋件均係回應於預充節點以驅動」:下拉7C件’此兩 包括有一第三上拉元件盥一 ，出即點。輸出節點更 回應於第二預備輸出節點以驅動輸此兩元件則均 [0 0 1 4 ]非反相骨牌暫存器 件來實施。舉例來說，該互補成通道1件與N通道元 與該輸出級，均可利用P通道元件愈N =疋ί、該館存級 算邏輯可以非常簡單，亦可 葙、疋件來實施。運 一複雜邏輯電路。在_實Α " 舉例來說其係可為 麵接之反相器，其係介：;一：第維=係為一對交互 該反相器可為相對小尺寸之-土、一預備輪出節點之間。 回授反相器可利用一致能反：器：：:】、延遲。維持電路之 [0015]本發明另—實施例揭露一種 括有一運算電路、一儲存電路、一維 存态，其係包 路。運算電路可在一時脈信號為低位準時^以及—輸出電 行預充，並於時脈信號為高位準時，】一第一節點進 制第一節點之狀態。儲存電路係耦接至二，輯函數以控餐 脈信號。，儲存電路可在第一節點為低位^點並接收時 二節點至高位準，並在時脈信號與第一或丄驅動一苐 驅動第二節點至低位準。維持 ^為向位準時， _ 、 了在不被前級驅動之情 第13頁 1237265 - -—. 五、發明說明（8) — 之狀態，並驅動-第三節點至與第二節 低位準時可驅° f出電路在第一節點或第三節點為 三節點為高位準時輸出f點為高位準，並在第一節點與第 可利用p通、首_丰姓寺，動該輪出節點為低位準。暫存器係 道疋件與N通道元件來實施。 存並產生」非本反發相:另二實施例揭露-種將-邏輯函數暫 !卢於一 ί ΐί 號之方②，其係包括當-時脈Ια 於一第 一邏輯 狀態時 對一第 一節點 · A 。 信號切換至一第二邏輯狀態時 ：*田-時脈 第一節點之邏輯狀態；驅動一第二:點數：控制該 之邏輯狀態以回應時脈信號切換；^ ^點反相 點至與第二節點反相之邏輯狀:邏；：=撼第三節 二節點之狀態來驅動一輸出節點。 郎點與第 [0017] 本發明之方法可包括對第—μ 、 邏輯狀態。本方法還可包括在第_筋^點進行預充至高 二節點拉至高位準，而在時脈信號與第二，位準時，將第 時，將第二節點拉至低位準。此外，、本即點均為高位準 一節點與第三節點之任一為低位準時方法更可包括在第 位準’而在第-節點與第三節點均為高：Ϊ:節點拉至高 點拉至低位準。 早時’將輸出節 [0018] 本發明之其他特徵、利益及 明書的其餘部分和圖式後，將可更二清=點’在參閱本說 第14頁 1237265 五、發明說明（9) 【實施方式】 [ 0025 ]以下的說明，係在—特定實施例及其必要條件 的脈絡下而提#，可使一般熟習此項技術者能夠利用本發 ::。然而，各種對該較佳實施例所作之修改，對熟 技術者而言乃係顯而易見，並且，在此所討論之一般原、 ϊ s #彳應用i其他實施存卜因&，本發明並不限於此處 所展示與敛述之特定實施例，而是具有與此處所揭露之原 理與新穎特徵相符之最大範圍。 、 [ 0026 ]本案之發明人係體認到用於邏輯電路之暫存 出對於速度、大小與穩定度等關鍵因子之需求，因此立遂 提出-反相骨牌暫存器’在不需對輸出敎度妥協之情況 1可具有比傳統方法還要快速之資料_輸出時間，其詳細 描述將搭配圖二A至圖四於下說明。當使用於一高度仰賴 暫存器以於各級中傳送資料之管線化架構時，本發明所提 反相骨牌暫存器係可使所有元件之操作速度有明顯 的提昇。 [0 0 2 7 ]圖二A係為本發明之較佳實施例中之一非反相 二牌暫存器2 0 0之結構示意圖。非反相骨牌暫存器2 〇 〇係包 括一邏輯運算輸入級（或稱骨牌級），其係由堆疊之p通道 =件與N通道元件P1和⑽以及運算邏輯2〇4所組成。非反相 月牌暫存器200之邏輯運算輸入級係與反相骨牌暫存器1〇〇 之邏輯運算輸人級相似，其中反相骨牌暫存器⑽之^通道 =P1與N通道元件⑽係為一互補成對之運算元件而位於 异邏輯204之兩側。運算元件N1則被運算邏輯2〇4所取

1237265 五、發明說明（10) 代’其係可為簡單如N通道元件N1之結構，亦可為一較複 雜之結構以運算任何所需之邏輯函數。p通道元件？丨之源 =係耦接至一電壓源VDD，而其汲極則係耦接至節點2〇5"以 提供一信號TOP。運算邏輯2〇4係耦接於節點2()5與N通道元 件N2之汲極間。N通道元件N2之源極則耦接至接地端。一 輸入時脈信號CLK係經由節點201提供至p通道元件ρι與1^通 ，元件N2之閘極。而一N個節點集合2〇3則提供了]^個^入 資料信號DATA至運算邏輯204，其中N為正整數。 [0〇28]非反相骨牌暫存器200之骨牌級其後跟隨一儲 存級/其係包括有P通道元件P2、N通道元件㈣與“。節點 2〇1係耦接至N3之閘極，而節點2〇5則係耦接至p通道元件 通道元_之閘極吖通道元㈣之源極係麵接至電 壓源VDD，而其汲極則麵接至一可提供一第一中間輸出信 號QU之一第一中間輸出節點2〇7。節點2〇7係耦接至N通道 元件N3之及極、反相器209A之輸入端以及另一反相器2〇9B =輸出端。反相器209A之輸出端係耦接至一可提供一第二 :間輸出信號QI之一第二中間輸出節點211，而第二中間 ，出節點211則耦接至反相器2〇9B之輸入端。反相器2〇9八 f09B係於節點2〇7與211間交互輕接，其相互形成一弱維 寺電路209 1通道元件N3之源極耗接至N通道元件“之沒 極，而N通道元件N4之源極係耦接至接地端。 [ 0029 ]非反相骨牌暫存器2〇〇之儲存級其後跟隨一額 【輸出級，其係包括P通道元件P3與以以及N通道元件N5與 N6。節點2〇5係麵接至p通道元件p4^通道元娜之開

1237265 、發明說明（11) 極，而節點21 1係耦接至p通道元件p3與n通道元件1^5之問 極。P通道元件P3與P4之源極耦接至電壓源VDD，而其汲極 則一起耦接於一輸出節點2 1 3以提供一輸出信號q。輸出節 點213係耦接至N通道元件N5之汲極，N通道元件N5之源極 係耦接至N通道元件N6之汲極，而N通道元件N6之源極則耦 接至接地端。P通道元件一般來說係扮演上拉元件之角 色，而N通道元件一般來說則係扮演下拉元件之角色，其 詳細情形係如下所述。 一 立[0030]圖二B係為非反相骨牌暫存器200之運作時序示 思圖’其中以時間為橫軸繪製〇1^、DATAN、τ〇ρ、卩丨j、 QI、Q等信號。信號DATAN係為表組信號DATA集合之— 單一信號。當資料信號之集合狀態導致運算邏輯2〇4進行 運算時，單一之信號DATAN係如圖顯示為高位準，兑因而 使信號TOP拉至低位準。而當運算邏輯2〇4沒有進行運 ^ ’ ^DATAN則顯示為低位準，其將維持信號TQp於高位 準。在時間τιο時，信號CLK係初始為低 =?二且Γ道元件P1開啟，使得骨牌級進行預充i 虎TOP為尚位準。信號猜預充為高 之上升邊緣時被觸發以進行信號DATAN之運二預= "#Ν4 #Ν6 ° ^ ^datan - ™ 斤其J係藉由維持電路2 〇 9而維持在其初始狀 二準因態為低位準）。信號qi之初始值為高 m元· JVm通道疋件N5，其遂使得輸出信號Q經由 N通道το件N5與N6而初始為低位準。 敗

1237265 五、發明說明（12)

[ 0 03 Π在時間TU時，信號CLK升至高位 麵為高位準’其係導致信瞻放電至低位準。更；： 地，N通道元㈣係被開啟，而運算邏輯2()4 U 得信號top被拉至低位準。在經㈣道元件p2 = :3 忽略延遲後’大約在同樣之時間TU時，： Q均被拉至高位準。信號QI在經過反相器2〇9a之^就 係於時間m時被拉至低位準。於維持電路2〇9輪出端之作 號QI之反相狀態係可驅動Ρ通道元件ρ3_通道元件Μ。^ 信號QI為高位準，則Ρ通道元件Ρ3關閉而Ν通道元件㈣ 啟；若信號QI為低位準，貝抒通道元件”開啟且ν通道元 Ν5關閉。隨後於時間Τ1 3時，信號CLK降至低位準，而 top則又再次預充至高位準。而信號Qu和信號qi之狀^ 分過維持電路209之運作而維持不變，因此信號〇^將 於仏號CLK此剩餘之半個時脈循環中維持高位準。 [ 0032 ]信號CLK接著於時間T14時被拉至高位準， 時信號DATAN為低位準。運算邏輯2〇4係不進行運算，以 於信號top將維持高位準。信號CLK與信號τ〇ρ將開啟ν 通道元件N3和N4，使得信號QII在約時間n4時被拉至低位 準。信號QI經過反相器209Α之延遲後，在Τ15時拉至古位 準。信號QI係可開啟Ν通道元件以而使ρ通道元件閉， 因此在一可忽略之延遲後，信號Q約在時間τ丨5時降至低位 準。而再次地’當信號CLK於時間Τ16時降至低位準時:信 號QII和信號QI之狀態係分別透過維持電路2〇9之運作而^ 持不變，因此信號Q係將於信號CLK此剩餘之半個時脈循環 1237265

中維持低位準。

[ 003 3 ]由此可知，當運算邏輯2〇4進行運算使得信號 top放電至低位準時，信號Q係將回應一信號CLK之上升邊 緣觸發而非常快速地自低位準轉換至高位準。在此，經過 N通道元件N2與P通道元件以所導致輸出暫態之延遲，基本 上係可忽略不記的。此外，當運算邏輯2〇4沒有進行運算 而使化唬TOP繼續為高準位時，在經過N通道元件N3、N5以 及反相器209A之相對較小延遲後，信號Q係將回應信號cu 之上升邊緣觸發而自高位準降至低位準。由於不需要具有 一緩衝器亦不需要執行緩衝器之功能，因此元件尺寸係可 縮小（其係具有最小的電容值），而藉此遂可使經由反相器 209A之延遲加以縮小，進而使時間T14至時間T15之時間延 遲相對性地縮小。

[〇 〇 3 4 ]熟悉此項技藝之人士當可明瞭，對比於反相骨 牌暫存器1 0 0利用輸出端外加一反相器/緩衝器丨丨5作為輸 ^而造成之較慢轉換速度，非反相骨牌暫存器2〇〇之輸出 2號Q之狀態轉換係回應信號CLK之狀態轉換，其速度是非 常快速的。若一非反相輸出為必須或需求時，非反相骨牌 暫存器200在資料-輸出速度上以及其他在此所描述的優點 上無疑地表現優異。非反相骨牌暫存器2〇〇欲轉換為反相 月牌暫存器僅需簡單的在其輸出端加上一輸出反相器/緩 衝器（未顯示於圖中）即可，其係可比反相骨牌暫存器1 〇 〇 =增加反相器/緩衝器11 5之情況下之速度還要快。惟反相 骨牌暫存器100在需求反相輸出時還是可接受之選擇，假

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設在並未使用反相器/緩衝器115之情況下，其使用了較少 之兀件，其尺=較小並可消耗了較少的電力。

[ 003 5 ]圖三為可實施於本發明實施例中之運算邏輯 204中之邏輯AND 300之示範性結構圖。邏輯and 3〇〇包括 由-N通道元件Ν1、Ν2···Ν_組成之—堆疊，其係 3〇1和3G3間串連麵接。在此一實施例中，節謂i係輕接 至節點205，而節點3G3則耦接刻通道元件⑽之汲極，以 將邏輯AND 300取代運算邏輯m。每一侧通道元件ni至 NN均具有一閘極，而每一閘極均可接收相對應之一序列 料信號Dl、D2…DN的其中之一。邏輯Α〇 3〇〇係在序列資 料信號D1至DN之所有信號為高位準時進行運算，而當序列 二貝料k號D1至DN間之任一信號為低位準時則不進行運算。 [0 0 3 6 ]圖四係為可實施於本發明實施例中之運算邏 2 04中之邏輯OR 400之示範性結構圖。邏輯〇R 4〇〇包括由 一N通道兀件Nl、N2…NN所組成之一平行串列，其係於節 點401和404間並排耦接。在此一實施例中，節點4〇1係耦 接至節點2 0 5，而節點4 0 3則耦接至n通道元件n 2之汲極，

以將邏輯OR 40 0取代運算邏輯2〇4。每一個1^通道元件Νι至 NN均具有一閘極，而母一閘極均可接收相對應之一序列資 料信號Dl、D2…DN的其中之一。邏輯〇R 4〇〇係在序列資料 4吕號D1至D N中之任一信號為高位準時進行運算，而當所有 序列資料信號D1至D N信號為低位準時則不進行運算。 [0037 ]熟悉此項技藝之人士當可明瞭，邏輯電路A 3 00與邏輯電路OR 400所示僅是提供說明運算邏輯204可為

1237265 五、發明說明（15) 任何複雜之邏輯運算電路。 邏輯閘電路之結合均係可箱任何適當之邏輯AND與邏輯OR 工器（muxes)、多位元編碼器期的，，例來說’多重，入多 複雜之運算邏輯均可適用°專。任何所要求之簡單到 非反相骨牌暫存器200之逮户運上邏輯204，而不會影響到 2〇4之構造為何，非反相骨^ ς源消耗。無論運算邏輯 短之資料-輸出時間而t;:;;;2:0係展現出-顯著較 信號Q之穩定度妥協。反相’並不對輪出 、f [二t ί本發明及其目的、特性與優點係已詳細t ，，惟本發明亦可能還包括有其他實：：私 外，雖然本發明所揭露之實施方式係利用 = ⑽S)型態之元件’其包括了互補式金屬 +導體 似之元件如麗0S與PM0S電晶體等，惟其依然可以利體用及類 ，樣或類比之技術型態與架構來實施，例如雙極性元件 等。 f [ 0039 ]最後，雖然本發明係為實現本發明之目 佳模式，惟熟習此項技術者應該了解到的是，其在最 如後附之申請專利範圍所定義之本發明的精神及範圍$離 下’其可立即使用所揭露的觀念及特定的具體實施例去 基礎’來進行與本發明之目的相同之設計或修改其他二 第21頁 1237265

圖式簡單說明 【圖式簡單說明】 暫存器之 [0019]圖一A係為一傳統反相骨牌（d〇min〇) 架構圖。 一 [0020]圖一B係為圖—A中之反相骨牌暫存器之運栌 序不意圖，其中以時間為橫軸繪製所選擇之信號。 $

[〇 0 2 1 ]圖二Α係為本發明之較佳實施例中之一 骨牌暫存器之結構示意圖。 S

[00 22 ]圖二B係為圖二a中之非反相骨牌暫存器之運作 時序示意圖，其中以時間為橫軸繪製所選擇之信號。 [0 0 2 3 ]圖二係為可於本發明實施例圖二a中之運算邏 輯所實施之邏輯AND之示範性結構圖；以及 [0 0 2 4 ]圖四係為可於本發明實施例圖二A中之運算邏 輯所實施之邏輯OR之示範性結構圖。 圖號說明： 100 -反相骨牌暫存器 · 101 、 103 、 105 、 107 、 113 、 117 、 201 、 205 、 207 、 301 、 3 0 3、4 0 1、4 0 31 點 109、115 -反相器/緩衝器 111 -弱維持電路 111A-第一反相器 111B-第二反相器 200 -非反相骨牌暫存5| 203-N個節點集合

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圖式簡單說明 2 04-運算邏輯 2 0 9 -弱維持電路 209A 、209B_ 反相器 2 11、2 1 3 -輸出節點 3 0 0 -邏輯AND 40 0-邏輯OR ❿ Φ (Bill 第23頁

Claims (1)

1237265 六、申請專利範圍 • 一種非反相骨脸叔 :!暫存器，其係包括： w 時脈信號之互補成掛 一運算遴挺 ^ 、丘補凤对之運算元件； 之-預充節點上，# = m補成對之運算元件間 一邏輯函數丨 、’ ’、x據至少一輸入資料信號來運算 勺妊右儲ί級以驅動一第一預備輸出節點，# d_)元件，此兩P)元件與—第一下拉⑽卜 存級還包括有回二V糸回應於該預充節點，且該儲 -維持：：；信號之一第二下拉元件； 輸出節點，以及有：：：端輕接至該第-預備 點；以及 輸出鈿，其驅動一第二預備輸出節 輸出級，以驅動一輸出節點， 均回J於該預充節點之一第二上拉元件有 拉元件與-第四下拉ί件預備輪出郎點之-第三上 圍第1項所述之非反相骨牌暫存器，其中 或互補成對之運算元件還包括有： 搞，耦Ρ接通Λ元件，其係具有接收該時脈訊號之-閘 一汲極·，以及電壓源之一源極，和耦接至該預充節點之 二Ν通道兀件，其具有接收該時脈訊號之〆閘極， 耦一妾地端之一源極，和耦接至該運算邏輯之一沒 極0

第24頁 1237265 六、申請專利範圍 —---- 3.如申請專利範圍第1項所述之非反相骨牌暫存器 立中 該運算邏輯係包括一複雜邏輯電路。 子其 4·如申請專利範圍第1項所述之非反相骨牌暫在的 該儲存級係包括： 為’ ” f 一 Ρ通道元件，其係具有耗接於該預充節點之一閘 極，以及耦接至一電壓源之一源極與耦接至該第一預備 輸出郎點之一沒極； 一第一Ν通道元件，其係具有用以接收該時脈信號 之一閘極、耦接至該第一預備輸出節點之一沒極以及一 源極；以及 一第二Ν通道元件’其係具有耗接至該預充節點之 一閘極、耦接至該第一Ν通道元件之該源極之一汲極以 及耦接至接地端之一源極。 5 ·如申凊專利範圍第1項所述之非反相骨牌暫存器，其中 该維持電路係包括交互耦接於該第一與第二預備輸出節 點之間之一對反相器。 6 ·如申請專利範圍第1項所述之非反相骨牌暫存器，其中 該輸出級係包括：

一第一Ρ通道元件，其係具有耦接至該預充節點之 一閉極、耦接至一電壓源之一源極與耦接至該輸出節點 之一沒極； 一第二Ρ通道元件，其係具有耦接至該第二預備輸 出節點之一閘極、耦接至該電壓源之一源極以及耦接至 該輸出節點之一沒極；

第25頁 1237265 六、申請專利範圍 一第一 JV通道元件，1後曰 φ ^ ^ Ββ , 〃係具有耦接至該第二預備給 極，·以及 /輸出郎點之一汲極以及一源 η括一元件，其係具有輕接至預充節點之-=、麵接至該第-N通道元件之該源極之— 耦接至接地端之一源極。 及 7· 一暫存器，其係包括： :運异電路’其可在—時脈信號為低位準 第：：點進行預充，並於該時脈信號為 f 一邏軏函數用以控制該第一節點之狀態； 運异 俨，ΐ ί ί路’其係耦接至該第一節點並接收該時脈 子電路可在該第一節點為低位準時，驅動- 位準：，驅二：，5在該第一節點以及時脈信號為高 千于驅動该第二節點至低位準； :伙赴ί持電路’係輛接至該第二節點’其可驅動一第 一即二至一與該第二節點反相之邏輯狀態；以及 其係可=:路’係耦接至該第一節點與該第三節點， 點至言ί ^ 或第三節點為低位準時，驅動一輸出節 ^ ^ Ζ ^ ，並在該第一或第三節點均為高位準時，m 8· 係!=專利範圍第7項所述之暫存器’其中該運算電路 時脈通，道元件，其係耦接至該第一節點並可接收該 hu遠p通道元件於該時脈信號為低位準時，係 26頁 1237265 六、申請專利範圍 __ 對該第一節點進行預充； 一邏輯電路，其係辆接至該第— 係可根據至少一輪入資料信號進行，*該邏輯電路 及 科函數之運算；以 一N通道元件，其係耦接至該邏輯 時脈信號，該N通道元件可於該時脈作 、’可接收該 驅使該邏輯電路，進行邏輯函數之運°就為高位準時’ 9.如申請專利範圍第7項所述之暫存器 係包括： "中違儲存電路 一P通道元件，其係耦接至該第一盥 通道元件係於該第—節點降至低時、第—\點_，該P 拉至高位準； 千了將3第一郎點 : ^ 一'通道元件，其係耦接至該第二節點並可接 收该時脈信號；以及 儿』接 該第- S 通道7^件，其係耦接至該第-N通道元件與 兮B主ί ΐ f第一與第二N通道元件於該第一節點因回廉 r f ft il號升至高仇準而拉至高位準時，係一起將今、 一即點拉至低位準。 竹4第 範圍第7項所述之暫存器，其中該維持電路 之反相器。、二與第二郎點之間之一對交互耦接 專利範圍第7項所述之暫存器，其中該輪出電路

1237265 六、申請專利範圍 時 一第—p通道元件，装 時 將該輪出節點拉至高位準可在該第一節點為低位準 第二P通道元件，^ 將該輪出節點拉至高位該/三節點為低位準 第一與第二JV通道元件，Α 點均為高位準時，一 /、係可在该第〜與第三節 12. -種暫存―邏輯函數節點拉至低位準。 法，其係包括： 非反相輸出信號之方 點、隹^時脈信號於—第一邏輯狀態時，對笛 點進打預設； 野—第一節 輯函：Ϊ時ϊ Ϊ號切換至一第二邏輯狀態時，對-、羅 驅動-第二節點至與該第-節。 態以回應該時脈信號切換至其第二邏輯狀態1輯狀 維持該第二節點於其先前所被驅動 驅動-第三節點至與該第二節點反相之; 態；以及 〈邏輯狀 點。根據該第一與第三節點之狀態來驅動—輪㈣ 1 3.如申請專利範圍第丨2項所述之方法，其中 1 點所進行之預設係包括將該第一節點 w ^ —節 ι之邏輯狀態。 頂充至一向位準 4 ·=申凊專利範圍第12項所述之方法，其中維持兮一 節點於其先前所被驅動之邏輯狀態係包括將—維持g 第28頁 1237265 六、申請專利範圍 路耦接至該第二節點。 1 5.如申請專利範圍第1 2項所述之方法，其中驅動該第二 節點之内容係包括： 若該第一節點為低位準，則將該第二節點拉至高 位準；以及 若時脈信號與該第一節點之狀態皆為高位準，則 將該第二節點拉至低位準。 1 6.如申請專利範圍第1 2項所述之方法，其中驅動該第三 節點之内容係包括將該第二節點之狀態加以反相。 1 7.如申請專利範圍第1 2項所述之方法，其中驅動該輸出 節點之内容係包括： 當該第一與第三節點之任一為低位準時，將該輸 出節點拉至高位準；以及 當該第一與第三節點均為高位準時，將該輸出節 點拉至低位準。

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