TWI381635B - 自動時間延遲修正電路單元 - Google Patents

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TWI381635B
TWI381635B TW098116723A TW98116723A TWI381635B TW I381635 B TWI381635 B TW I381635B TW 098116723 A TW098116723 A TW 098116723A TW 98116723 A TW98116723 A TW 98116723A TW I381635 B TWI381635 B TW I381635B
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Shinn Horng Chen
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description

自動時間延遲修正電路單元
本發明係關於一種自動時間延遲修正電路單元，特別是關於一種能自動增加延遲以克服因時序樹不對稱而造成輸出資料錯誤之自動時間延遲修正電路單元。
在循序邏輯電路中，當電路因時序樹不對稱(clock tree unbalanced)時，會造成延遲(hold-time)需求。
第1圖係習用之循序邏輯電路，包含二正反器FFA、FFB，二組合邏輯電路單元CC1、CC2，該正反器FFA具有一資料輸出端u，該正反器FFB具有一資料輸入端v，該二組合邏輯電路單元CC1、CC2係為本領域具有通常知識者所構築的一般普通電路，用以完成各種電路運算功能，該二組合邏輯電路單元CC1、CC2另有資料輸入端i供其他資料輸入。
請參照第1圖所示，當正反器FFA由一時脈a觸發後，正反器FFA會將一資料輸入端I之資料經由該資料輸出端u傳送至該組合邏輯電路單元CC1處理，處理後送至該組合邏輯電路單元CC2進行另一處理，處理後送至該正反器FFB之資料輸入端v。當該正反器FFB經由一時脈b觸發後，即可將資料輸出至一資料輸入端O。
第2a圖係第1圖之理想狀態時序圖，其係表達該時脈a及該時脈b在第n-1至n+2次觸發之間，該資料輸入端v之理想數值資料。當該時脈b進行第n-1次觸發時，該正 反器FFB將取得該輸入端v之第N-1筆數值資料，當該時脈b進行第n次觸發時，該正反器FFB將取得該輸入端v之第N筆數值資料，同理，當該時脈b各進行第n+1及n+2次觸發時，該正反器FFB各將取得該輸入端v之第N+1及N+2筆數值資料。
第2b圖係第1圖之時序樹不對稱狀態時序圖，其係表達該時脈a及該時脈b在n-1至n+2次觸發之間，當該時脈a及該時脈b之不對稱所造成正反器FFB之錯誤數值資料。
請參照第2b圖所示，並請視需要參照第2a圖，在該時脈b落後該時脈a一z時間之情形下，意即所謂時序樹不對稱，當該時脈b進行進行第n-1次觸發時，該正反器FFB將錯誤地取得該輸入端v之第N筆數值資料，當該時脈b進行進行第n次觸發時，該正反器FFB將錯誤地取得該輸入端v之第N+1筆數值資料，同理，當該時脈b各進行第n+1及n+2次觸發時，該正反器FFB各將錯誤地取得該輸入端v之第N+2及N+3筆數值資料。
為解決上述之資料誤取問題，我們可嘗試將該資料輸出端u及該資料輸入端v之間的延遲加大，以便該時脈b進行進行觸發時，該正反器FFB可以正確地取得該輸入端v之數值資料。換句話說，在循序邏輯電路中，當電路因時序樹不對稱時，我們可以增加額外地延遲需求，以克服問題。
為解決循序邏輯電路中延遲不足問題(hold time problem)，習用是使用「組合式延遲電路」來解決，此方 法必須根據所需的延遲，加入被動式的延遲電路。
請參照第3圖所示，其係習用之時間延遲修正循序邏輯電路，其係將第1圖之該二組合邏輯電路單元CC1及CC2之間加入組合式延遲電路單元D1。該組合式延遲電路單元D1係本領域具有通常知識者利用時序分析工具(timing analysis)估算該延遲時間z，再利用該運算電路所獲得之結果於第1圖之循序邏輯電路中增設至少一延遲元件(delay cell)，以便將該延遲時間z內輸入該循序邏輯電路單元循序邏輯電路單元之資料延遲至該二時脈均為該導通準位時，再由該資料輸出端O輸出。
然而，習用之時間延遲修正方式之缺點在於：當延遲需求越大，電路需要越多的延遲元件，所需之組合式延遲電路所佔的面積會變得愈大。而且在運用此種習知技術時，不僅加入的延遲電路造成製造成本的增加，且亦不易規劃該延遲元件與循序邏輯電路循序邏輯電路單元之間的連接位置。
基於上述原因，有必要進一步改良上述具有時間延遲修正裝置之習用電路。
本發明係提供一種自動時間延遲修正電路單元循序邏輯電路單元，僅利用簡單之電路結構即可利用自動調整延遲的方式，補償在二時脈之間的延遲，進而避免其所造成之錯誤的輸出資料，為其主要之發明目的。
本發明係提供一種自動時間延遲修正電路單元，其利用開關、記憶元件、控制電路之配合，可視二時脈之延遲長短自動調整延遲，而修正因二時脈時序樹不對稱所造成之資料輸出錯誤，為其另一發明目的。
本發明係提供一種自動時間延遲修正電路單元，其利用二開關、一記憶元件、一控制電路之配合，當控制電路接收到的二時脈之間有延遲時，控制電路將自動切換開關的啟閉，將儲存在記憶元件內之資料輸出，而以增加資料傳送延遲時間的方式，修正因二時脈時序樹不對稱所造成之資料輸出錯誤，為其再一發明目的。
為達到前述發明目的，本發明所運用之技術手段及藉由該技術手段所能達到之功效包含有：一種自動時間延遲修正電路單元，其包含一第一開關、一記憶元件、一第二開關及一控制電路。該第一開關之二端分別連接於一資料輸入端及一資料輸出端，且該第一開關另具有一控制端供控制該第一開關之二端呈通路或斷路狀態；該記憶元件具有一輸入端及一輸出端，該輸入端連接於該第一開關與該資料輸出端相接之一端；該第二開關之一端連接於該記憶元件之輸出端，該第二開關之另一端與該資料輸出端連接，且該第二開關亦具有一控制端供控制該第二開關之二端呈通路或斷路狀態；該控制電路具有一第一輸出端、一第二輸出端、一第一輸入端及一第二輸入端，該第一輸出端及第二輸出端分別連接於該第一開關之控制端及該第二開關之控制端，且該第一輸入端及第二輸入端係供二時脈輸入該控制電路，以控制各該第一開關及第二開關呈該通 路狀態或斷路狀態。藉此，可利用該記憶元件中所儲存之資料，有效彌補在該二時脈之間的一相位延遲時間內未傳送至該資料輸出端之資料。
所述之自動時間延遲修正電路單元之控制電路，其包含一及閘、一第一逆變器及一第二逆變器，該及閘之一輸入端形成該第一輸入端，該第一及閘之另一輸入端連接該第一逆變器之一輸出端，且該第一及閘之一輸出端形成該第二輸出端；該第一逆變器之一輸入端形成該第二輸入端；該第二逆變器之一輸入端連接該及閘之輸出端，且該第二逆變器之一輸出端形成該第一輸出端。
所述之自動時間延遲修正電路單元之控制電路，用於控制數位邏輯電路延遲時間。
藉此，僅利用上述簡單的電路結構即可完成該控制電路，使本發明具有降低設計及製造成本之功效。
為讓本發明之上述及其他目的、特徵及優點能更明顯易懂，下文特舉本發明之較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第4圖所示，本發明較佳實施例之自動時間延遲修正電路單元Z包含一資料輸入端I、一資料輸出端O、一第一時脈輸入端A、一第二時脈輸入端B、一第一開關1、一記憶元件2、一第二開關3及一控制電路4。該資料輸入端I係供一資料輸入該循序邏輯電路單元Z，而該資料輸出端O則供一資料輸出該循序邏輯電路單元Z；該第一及 第二時脈輸入端A、B各供一時脈輸入，以便該循序邏輯電路單元Z決定由該資料輸入端I所輸入的資料是否傳送至該資料輸出端O。該第一開關1之二端分別直接連接於該資料輸入端I及資料輸出端O，且該第一開關1另具有一控制端，以供控制該第一開關1連接該資料輸入端I及資料輸出端O的二端呈一通路狀態或一斷路狀態；該記憶元件2具有一輸入端21及一輸出端22，該輸入端21連接於該第一開關1與該資料輸出端O相接之一端，而該輸出端22則連接於該第二開關3之一端；該第二開關3之另一端與該資料輸出端O連接，且該第二開關3亦另具有一控制端，以供控制該第二開關3連接該輸出端22及資料輸出端O的二端呈該通路狀態或該斷路狀態；該控制電路4具有一第一輸入端41、一第二輸入端42、一第一輸出端43及一第二輸出端44，該第一及第二輸入端41、42分別與該第一時脈輸入端A及第二時脈輸入端B連接，而該第一及第二輸出端43、44則分別連接於該第一開關1之控制端及該第二開關3之控制端，以便由該二輸入端41、42送入該控制電路4之二時脈控制該二開關1、3各別呈該通路狀態或該斷路狀態。
請再參照第4圖所示，當該第一時脈輸入端A及該該第二時脈輸入端B對稱時，意即當該第一時脈輸入端A之時脈為ON，且該第二時脈輸入端B之時脈亦為ON時，該控制電路4係致動該第一開關1呈該通路狀態，並同時致動該第二開關3呈該斷路狀態。藉此，由該資料輸入端I輸入該循序邏輯電路單元Z的資料即可通過該第一開關1 送至該資料輸出端O，且同時亦將該資料透過該輸入端21送入該記憶元件2儲存。另一方面，當發生時脈樹不對稱，而該第二時脈輸入端B之時脈落後該第一時脈輸入端A之時脈時，意即當該第一時脈輸入端A之時脈為ON，而該第二時脈輸入端B之時脈為OFF時，該控制電路4則致動該第一開關1呈該斷路狀態，並同時致動該第二開關3呈該通路狀態。此時，由該資料輸入端I輸入該循序邏輯電路單元Z的資料無法通過該第一開關1；此時，透過該輸出端22及第二開關3，該記憶元件2係將先前該二時脈相同時所儲存之資料送至該資料輸出端O。藉此，當該第二時脈輸入端B之時脈產生延遲，且相較於該第一時脈輸入端A之時脈存在一延遲時間z時，即在該延遲時間z內，該第一時脈輸入端A之時脈為ON，而該第二時脈輸入端B之時脈為OFF，可由該記憶元件2中所儲存之資料彌補在該延遲時間z內未傳送至該資料輸出端O之資料。
請參照第5a及5b圖所示，其係繪示本發明之自動時間延遲修正電路單元Z之記憶元件2的二種實施方式。該記憶元件2的其中一種實施方式係回授暫存器(feedback buffer)；該記憶元件2的另一種實施方式係包含一電容器，該電容器之一端連接於該輸入端21及輸出端22，而該電容器之另一端則與一接地點連接，藉以僅透過操作該電容器進行充電或放電即可儲存由該輸入端21送入該記憶元件2之資料。
請參照第6圖所示，其係繪示本發明之自動時間延遲修正電路單元Z之控制電路4的較佳實施方式，包含一第 一及閘〔AND Gate〕45、一第一逆變器47及一第二逆變器48，且各該及閘45具有二輸入端及一輸出端，而各該逆變器47、48則各具有一輸入端及一輸出端。其中，該第一及閘45之一輸入端形成該第一輸入端41，該第一及閘45之另一輸入端連接該第一逆變器47之輸出端，且該第一及閘45之輸出端形成該第二輸出端44；該第一逆變器47之輸入端形成該第二輸入端42；該第二逆變器48之輸入端連接該第一及閘45之輸出端。藉此，僅利用該二及閘45及該二逆變器47、48即構成該控制電路4。
請繼續參照第6圖所示，並同時參照第4圖所示，當時脈樹對稱時，即當該第一時脈輸入端A及該該第二時脈輸入端B對稱時，亦即當該第一時脈輸入端A之時脈為ON，且該第二時脈輸入端B之時脈亦為ON時，該控制電路4之第一輸出端43將輸出ON信號，以致動(第4圖)該第一開關1呈該通路狀態，且同時，該控制電路4之第二輸出端44將輸出OFF信號，以致動(第4圖)該第二開關3呈該斷路狀態。藉此，由該資料輸入端I輸入該循序邏輯電路單元Z的資料即可通過該第一開關1送至該資料輸出端O，且同時亦將該資料透過該輸入端21送入該記憶元件2儲存。
另一方面，當發生時脈樹不對稱，而該第二時脈輸入端B之時脈落後該第一時脈輸入端A之時脈時，意即當該第一時脈輸入端A之時脈為ON，而該第二時脈輸入端B之時脈為OFF時，該控制電路4之第一輸出端43將輸出OFF信號，以致動(第4圖)該第一開關1呈該斷路狀態， 且同時，該控制電路4之第二輸出端44將輸出ON信號，以致動(第4圖)該第二開關3呈該通路狀態。
此時，由該資料輸入端I輸入該循序邏輯電路單元Z的資料無法通過該第一開關1；同時，透過該輸出端22及第二開關3，該記憶元件2係將先前該二時脈相同時所儲存之資料送至該資料輸出端O。藉此，可由該記憶元件2中所儲存之資料彌補在該延遲時間z內未傳送至該資料輸出端O之資料。
請參照第7圖所示，其係為本發明之自動時間延遲修正電路單元Z之應用示意圖，包含三正反器FFA、FFB、FFC，四組合邏輯電路單元CC1、CC2、CC3、CC4，及二自動時間延遲修正電路單元Z1、Z2，其中自動時間延遲修正電路單元Z1、Z2即為本發明前述實施例之自動時間延遲修正電路單元，而組合邏輯電路單元CC1、CC2、CC3、CC4係為本領域技術具有通常知識者所構築的一般普通電路，用以完成各種電路運算功能。
舉例而言，正反器FFA由時脈a觸發後，正反器FFA會將資料輸入端I之資料傳送至組合邏輯電路單元CC1處理，處理後再分別送至自動時間延遲修正電路單元Z1及另一組合邏輯電路單元CC2。藉此，當時脈a及時脈b之間存在延遲時，該自動時間延遲修正電路單元Z1即可將進行時間延遲修正，以消除因延遲而導致的資料錯誤，換句話說，藉著該自動時間延遲修正電路單元Z1之處理，使得組合邏輯電路單元CC3能夠得到正確的資料，最後再經由正反器FFB輸出至資料輸出端O1。
同理，自動時間延遲修正電路單元Z2在接收到組合邏輯電路單元CC2之資料後，亦可修正時脈a及時脈c之時間延遲所造錯誤，使得組合邏輯電路單元CC4能夠得到正確的資料，最後再經由正反器FFC輸出至資料輸出端O2。
本發明較佳實施例所述之自動時間延遲修正電路單元之控制電路，用於控制數位邏輯電路延遲時間，以解決數位邏輯電路延遲不足問題(hold time violation)，其應用範例如上述第七圖所示。
為更加表達清楚本發明之自動時間延遲修正電路單元Z之應用方便，請再參照第8圖所示，其係為本發明之封裝後自動時間延遲修正電路單元Z之應用示意圖，該自動時間延遲修正電路單元Z包含資料輸入端I供資料輸入該自動時間延遲修正電路單元Z，資料輸出端O供資料輸出該自動時間延遲修正電路單元，及二時脈輸入端CA、CB各供時脈a、b輸入該自動時間延遲修正電路單元Z。其中，當二時脈a、b相同時，根據二時脈a、b，該自動時間延遲修正電路單元Z決定將輸入之資料儲存於一記憶元件(參考前述實施例，在此不再赘述)並傳送至該資料輸出端O；而當該二時脈a、b相異時，該自動時間延遲修正電路單元Z將該記憶元件所儲存之資料傳送至該資料輸出端O。藉此，本發明封裝後之自動時間延遲修正電路單元Z，可應用在各種電路中，以補償各時脈之相位差所所造成的時間延遲，避免產生錯誤的輸出資料。
再次為表達清楚本發明之自動時間延遲修正電路單 元Z之優點，以下特別舉例針對先前技術所描述之第1圖之習用循序邏輯電路進行改良。
第9圖係應用本發明較佳實施例之自動時間延遲修正電路單元Z之循序邏輯電路，其主要係將本發明較佳實施例之自動時間延遲修正電路單元Z連接在該二組合邏輯電路CC1、CC2之間，並讓該自動時間延遲修正電路單元Z同時接收該二時脈a、b，以自動調整延遲而克服因時序樹不對稱而造成之輸出資料錯誤。
以下為方便比較，重新將第2a及2b圖繪示成第10a及10b圖，並新增第10c圖說明。
第10a圖係重新繪示之第1圖之理想狀態時序圖，其係表達該時脈a及該時脈b在第n-1至n+2次觸發之間，該資料輸入端v之理想數值資料。當該時脈b進行第n-1次觸發時，該正反器FFB將取得該輸入端v之第N-1筆數值資料，當該時脈b進行第n次觸發時，該正反器FFB將取得該輸入端v之第N筆數值資料，同理，當該時脈b各進行第n+1及n+2次觸發時，該正反器FFB各將取得該輸入端v之第N+1及N+2筆數值資料。
第10b圖係第1圖之時序樹不對稱狀態時序圖，其係表達該時脈a及該時脈b在n-1至n+2次觸發之間，當該時脈a及該時脈b之不對稱所造成正反器FFB儲存錯誤數值資料。
請參照第10b圖所示，並請視需要參照第10a圖，在該時脈b落後該時脈a一z時間之情形下，意即所謂時序樹不對稱，當該時脈b進行進行第n-1次觸發時，該正反 器FFB將錯誤地取得該輸入端v之第N筆數值資料，當該時脈b進行進行第n次觸發時，該正反器FFB將錯誤地取得該輸入端v之第N+1筆數值資料，同理，當該時脈b各進行第n+1及n+2次觸發時，該正反器FFB各將錯誤地取得該輸入端v之第N+2及N+3筆數值資料。
第10c圖係第9圖之時序圖，亦即第1圖之習用循序邏輯電路在時序樹不對稱狀態時，應用本發明較佳實施例之自動時間延遲修正電路單元Z後之時序圖。換句話說，第10c圖表達該時脈a及該時脈b在n-1至n+2次觸發之間，當該時脈a及該時脈b不對稱時，經本發明較佳實施例之自動時間延遲修正電路單元Z修正後，正反器FFB已能取得正確數值資料。
請參照第10c圖所示，並請視需要參照第10a及10b圖，在該時脈b落後該時脈a該z時間之情形下，當該時脈b進行進行第n-1次觸發時，因為本發明較佳實施例之自動時間延遲修正電路單元Z使得資料輸入端v之資料具有更多延遲，使得該正反器FFB將正確地取得該輸入端v之第N筆數值資料，當該時脈b進行進行第n次觸發時，因為本發明較佳實施例之自動時間延遲修正電路單元Z使得資料輸入端v之資料具有更多延遲，該正反器FFB將正確地取得該輸入端v之第N+1筆數值資料，同理，當該時脈b各進行第n+1及n+2次觸發時，因為本發明較佳實施例之自動時間延遲修正電路單元Z使得資料輸入端v之資料具有更多延遲，該正反器FFB各將正確地取得該輸入端v之第N+2及N+3筆數值資料。
換句話說，本發明較佳實施例之自動時間延遲修正電路單元Z可以使得資料輸入端v與資料輸出端u之間能自動地調整延遲，使得資料輸入端v與資料輸出端u之間地延遲能夠大於該延遲z時間，使得該時脈b進行進行觸發時，該資料輸出端O可以正確地取得該輸入端v之數值資料。
綜上所述，相較於習用之時間延遲修正裝置必須透過時序分析工具估算該延遲時間，且亦存在不易於實施且電路龐大之缺點，本發明之自動時間延遲修正電路單元可僅利用具有簡單電路結構之記憶元件及控制電路，即可在時序樹不對稱時，藉由自動修正延遲的方式正確地將儲存在該記憶元件中的資料送至該資料輸出端。再者，本發明之自動時間延遲修正電路單元較佳可應用於解決數位邏輯電路延遲不足問題(hold time violation)，其應用範例如圖七所示。
雖然本發明已利用上述較佳實施例揭示，然其並非用以限定本發明，任何熟習此技藝者在不脫離本發明之精神和範圍之內，相對上述實施例進行各種更動與修改仍屬本發明所保護之技術範疇，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
〔本發明〕
1‧‧‧第一開關
2‧‧‧記憶元件
21‧‧‧輸入端
22‧‧‧輸出端
3‧‧‧第二開關
4‧‧‧控制電路
41‧‧‧第一輸入端
42‧‧‧第二輸入端
43‧‧‧第一輸出端
44‧‧‧第二輸出端
I‧‧‧資料輸入端
O‧‧‧資料輸出端
45‧‧‧第一及閘
47‧‧‧第一逆變器
48‧‧‧第二逆變器
A‧‧‧第一時脈輸入端
B‧‧‧第二時脈輸入端
a‧‧‧時脈
b‧‧‧時脈
c‧‧‧時脈
O1‧‧‧資料輸出端
O2‧‧‧資料輸出端
Z‧‧‧自動時間延遲修正電路單元
Z1‧‧‧自動時間延遲修正電路單元
Z2‧‧‧自動時間延遲修正電路單元
FFA‧‧‧正反器
FFB‧‧‧正反器
FFC‧‧‧正反器
CC1‧‧‧組合邏輯電路單元
CC2‧‧‧組合邏輯電路單元
CC3‧‧‧組合邏輯電路單元
CC4‧‧‧組合邏輯電路單元
CA‧‧‧時脈輸入端
CB‧‧‧時脈輸入端
u‧‧‧資料輸出端
v‧‧‧資料輸入端
i‧‧‧資料輸入端
〔習知〕
FFA‧‧‧正反器
FFB‧‧‧正反器
CC1‧‧‧組合邏輯電路單元
CC2‧‧‧組合邏輯電路單元
D1‧‧‧組合式延遲電路單元
u‧‧‧資料輸出端
v‧‧‧資料輸入端
I‧‧‧資料輸入端
O‧‧‧資料輸出端
i‧‧‧資料輸入端
a‧‧‧時脈
b‧‧‧時脈
第1圖：習用之循序邏輯電路。
第2a圖：第1圖之理想狀態時序圖。
第2b圖：第1圖之時序樹不對稱狀態時序圖。
第3圖：習用之時間延遲修正循序邏輯電路。
第4圖：本發明較佳實施例之自動時間延遲修正電路單元之電路示意圖。
第5a圖：本發明較佳實施例之自動時間延遲修正電路單元之記憶元件的一種實施方式之電路圖。
第5b圖：本發明較佳實施例之自動時間延遲修正電路單元之記憶元件的另一種實施方式之電路圖。
第6圖：本發明較佳實施例之自動時間延遲修正電路單元之控制電路的另一種實施方式之電路圖。
第7圖：本發明較佳實施例之自動時間延遲修正電路單元之應用示意圖。
第8圖：本發明較佳實施例之之封裝後自動時間延遲修正電路單元之應用示意圖。
第9圖：應用本發明較佳實施例之自動時間延遲修正電路單元Z之循序邏輯電路。
第10a圖：重新繪示之第1圖之理想狀態時序圖。
第10b圖：重新繪示之第1圖之時序樹不對稱狀態時序圖。
第10c圖：第9圖之時序圖。
1‧‧‧第一開關
2‧‧‧記憶元件
21‧‧‧輸入端
22‧‧‧輸出端
3‧‧‧第二開關
4‧‧‧控制電路
41‧‧‧第一輸入端
42‧‧‧第二輸入端
43‧‧‧第一輸出端
44‧‧‧第二輸出端
A‧‧‧第一時脈輸入端
B‧‧‧第二時脈輸入端
I‧‧‧資料輸入端
O‧‧‧資料輸出端
Z‧‧‧自動時間延遲修正電路單元

Claims (14)

  1. 一種自動時間延遲修正電路單元，其包含：一第一開關，其二端分別連接於一資料輸入端及一資料輸出端，且該第一開關另具有一控制端供控制該第一開關之二端呈通路或斷路狀態；一記憶元件，係具有一輸入端及一輸出端，該輸入端連接於該第一開關與該資料輸出端相接之一端；一第二開關，其一端連接於該記憶元件之輸出端，該第二開關之另一端與該資料輸出端連接，且該第二開關亦具有一控制端供控制該第二開關之二端呈通路或斷路狀態；一控制電路，係具有一第一輸出端、一第二輸出端、一第一輸入端及一第二輸入端，該第一輸出端及第二輸出端分別連接於該第一開關之控制端及該第二開關之控制端，且該第一輸入端及第二輸入端係供二時脈輸入該控制電路，以控制各該第一開關及第二開關呈該通路狀態或斷路狀態；其中該控制電路包含一及閘、一第一逆變器及一第二逆變器，該及閘之一輸入端形成該第一輸入端，該第一及閘之另一輸入端連接該第一逆變器之一輸出端，且該第一及閘之一輸出端形成該第二輸出端；該第一逆變器之一輸入端形成該第二輸入端；該第二逆變器之一輸入端連接該及閘之輸出端，且該第二逆變器之一輸出端形成該第一輸出端。
  2. 依申請專利範圍第1項所述之自動時間延遲修正電路單元，其中該記憶元件係一回授暫存器。
  3. 依申請專利範圍第1項所述之自動時間延遲修正電路單元，其中該記憶元件包含一電容器，該電容器之一端連接於該記憶元件之輸入端及輸出端，而該電容器之另一端則與一接地點連接。
  4. 一種自動時間延遲修正電路單元，其包含：一資料輸入端，係供資料輸入該自動時間延遲修正電路單元；一資料輸出端，係供資料輸出該自動時間延遲修正電路單元；及二時脈輸入端，係各供一第一時脈及一第二時脈輸入該自動時間延遲修正電路單元；其中，當該第一時脈及該第二時脈相同時，將輸入之資料儲存於一記憶元件並傳送至該資料輸出端；而當該第二時脈落後該第一時脈時，將該記憶元件所儲存之資料傳送至該資料輸出端。
  5. 依申請專利範圍第4項所述之自動時間延遲修正電路單元，其中該自動時間延遲修正電路單元另包含一及閘、一第一逆變器及一第二逆變器，該及閘之一輸入端形成該第一輸入端，該第一及閘之另一輸入端連接該第一逆變器之一輸出端，且該第一及閘之一輸出端形成該第二輸出端；該第一逆變器之一輸入端形成該第二輸入端；該第二逆變器之一輸入端連接該及閘之輸出端，且該第二逆變器之一輸出端形成該第一輸出端。
  6. 依申請專利範圍第4或5項所述之自動時間延遲修正電路單元，其中該記憶元件係一回授暫存器。
  7. 依申請專利範圍第4或5項所述之自動時間延遲修正電路單元，其中該記憶元件包含一電容器，該電容器之一端連接於該記憶元件之輸入端及輸出端，而該電容器之另一端則與一接地點連接。
  8. 一種自動時間延遲修正電路單元，其包含：一第一開關，其二端分別連接於一資料輸入端及一資料輸出端，且該第一開關另具有一控制端供控制該第一開關之二端呈通路或斷路狀態；一記憶元件，係具有一輸入端及一輸出端，該輸入端連接於該第一開關與該資料輸出端相接之一端；一第二開關，其一端連接於該記憶元件之輸出端，該第二開關之另一端與該資料輸出端連接，且該第二開關亦具有一控制端供控制該第二開關之二端呈通路或斷路狀態；一控制電路，係具有一第一輸出端、一第二輸出端、一第一輸入端及一第二輸入端，該第一輸出端及第二輸出端分別連接於該第一開關之控制端及該第二開關之控制端，且該第一輸入端及第二輸入端分別供一第一時脈及一第二時脈輸入該控制電路；其中，當該第一時脈及該第二時脈相同時，將輸入之資料儲存於一記憶元件並傳送至該資料輸出端；而當該第二時脈落後該第一時脈時，將該記憶元件所儲存之資料傳送至該資料輸出端。
  9. 依申請專利範圍第8項所述之自動時間延遲修正電路單元，其中該控制電路包含一及閘、一第一逆變器及一第二逆變器，該及閘之一輸入端形成該第一輸入端，該第一及閘之另一輸入端連接該第一逆變器之一輸出端，且該第一及閘之一輸出端形成該第二輸出端；該第一逆變器之一輸入端形成該第二輸入端；該第二逆變器之一輸入端連接該及閘之輸出端，且該第二逆變器之一輸出端形成該第一輸出端。
  10. 依申請專利範圍第8或9項所述之自動時間延遲修正電路單元，其中該記憶元件係一回授暫存器。
  11. 依申請專利範圍第8或9項所述之自動時間延遲修正電路單元，其中該記憶元件包含一電容器，該電容器之一端連接於該記憶元件之輸入端及輸出端，而該電容器之另一端則與一接地點連接。
  12. 依申請專利範圍第1項所述之自動時間延遲修正電路單元用於控制數位邏輯電路延遲時間。
  13. 依申請專利範圍第4或5項所述之自動時間延遲修正電路單元用於控制數位邏輯電路延遲時間。
  14. 依申請專利範圍第8或9項所述之自動時間延遲修正電路單元用於控制數位邏輯電路延遲時間。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764763B1 (en) 2022-09-14 2023-09-19 Apple Inc. Method and apparatus for in-situ on-chip timing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538471B1 (en) * 2001-10-10 2003-03-25 International Business Machines Corporation Multi-threshold flip-flop circuit having an outside feedback
TW546669B (en) * 2001-10-06 2003-08-11 Samsung Electronics Co Ltd Digitally controllable internal clock generating circuit of semiconductor memory device and method for same
US20060066375A1 (en) * 2004-04-05 2006-03-30 Laberge Paul A Delay line synchronizer apparatus and method
US20090045847A1 (en) * 2007-08-13 2009-02-19 Hwong-Kwo Lin Generic flexible timer design

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5081377A (en) * 1990-09-21 1992-01-14 At&T Bell Laboratories Latch circuit with reduced metastability
JPH0897685A (ja) * 1994-09-22 1996-04-12 Fujitsu Ltd フリップフロップ回路
US5912428A (en) 1997-06-19 1999-06-15 The Ensign-Bickford Company Electronic circuitry for timing and delay circuits
US6204705B1 (en) 1999-05-28 2001-03-20 Kendin Communications, Inc. Delay locked loop for sub-micron single-poly digital CMOS processes
JP2002185309A (ja) * 2000-12-18 2002-06-28 Hitachi Ltd データ保持回路および半導体装置並びに半導体装置の設計方法
US20060038596A1 (en) 2004-08-18 2006-02-23 Binan Wang Delay locked loop circuitry and method for optimizing delay timing in mixed signal systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546669B (en) * 2001-10-06 2003-08-11 Samsung Electronics Co Ltd Digitally controllable internal clock generating circuit of semiconductor memory device and method for same
US6538471B1 (en) * 2001-10-10 2003-03-25 International Business Machines Corporation Multi-threshold flip-flop circuit having an outside feedback
US20060066375A1 (en) * 2004-04-05 2006-03-30 Laberge Paul A Delay line synchronizer apparatus and method
US20090045847A1 (en) * 2007-08-13 2009-02-19 Hwong-Kwo Lin Generic flexible timer design

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