CN111030686B - 一种低相位噪声中频振荡信号产生电路及方法 - Google Patents

一种低相位噪声中频振荡信号产生电路及方法 Download PDF

Info

Publication number
CN111030686B
CN111030686B CN201911337100.2A CN201911337100A CN111030686B CN 111030686 B CN111030686 B CN 111030686B CN 201911337100 A CN201911337100 A CN 201911337100A CN 111030686 B CN111030686 B CN 111030686B
Authority
CN
China
Prior art keywords
frequency
signal
phase
crystal oscillator
direct digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911337100.2A
Other languages
English (en)
Other versions
CN111030686A (zh
Inventor
徐娆美
杨同敏
李煜溪
么晓坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Institute of Radio Metrology and Measurement
Original Assignee
Beijing Institute of Radio Metrology and Measurement
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Institute of Radio Metrology and Measurement filed Critical Beijing Institute of Radio Metrology and Measurement
Priority to CN201911337100.2A priority Critical patent/CN111030686B/zh
Publication of CN111030686A publication Critical patent/CN111030686A/zh
Application granted granted Critical
Publication of CN111030686B publication Critical patent/CN111030686B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本申请公开了一种低相位噪声中频振荡信号产生电路及方法，所述电路包括差分电路、直接数字频率综合器、控制模块、锁相环、第一晶体振荡器和第二晶体振荡器；第一晶体振荡器在铷原子频标作用下输出第一中频信号，再经倍频产生第二中频信号接所述差分电路的输入端；所述差分电路的第一输出端和第二输出端输出相同的时钟信号，接直接数字频率综合器的时钟输入端口；所述控制模块的输出端接所述直接数字频率综合器的控制接口，用于控制所述直接数字频率综合器的工作状态；所述直接数字频率综合器的输出端接经锁相环控制所述第二晶体振荡器输出。本申请还包含应用本申请装置的方法。本发明可提高信号的相位噪声性能和稳定度。

Description

一种低相位噪声中频振荡信号产生电路及方法
技术领域
本申请涉及电子电路领域，尤其涉及一种低相位噪声中频振荡信号产生电路及方法。
背景技术
相位噪声(Phase noise)是由各种随机噪声带来的瞬时频率的抖动和相位的起伏，表示的是输出频率的短期频率稳定度。它是衡量频率标准源(高稳晶振、原子频标等)频稳质量的重要指标，相位噪声越低，频率标准源的性能越好。
以铷原子频标为例，铷原子频标因体积小、重量轻、可靠性高，在各个领域得到了广泛应用。铷原子频标相位噪声对后面连接设备的性能有着重要的影响，直接影响到设备的整体性能指标。一般晶振只有较好的相位噪声指标，但其稳定度指标达不到目前很多工程应用要求。目前铷原子频标的1Hz相位噪声一般在-90～-80dBc，1s的稳定度在1×10-11左右，但是随着技术发展，工程应用中很多需要超低相位噪声性能和超高短期稳定度指标要求的铷原子频标。
发明内容
本申请提供了一种低相位噪声中频振荡信号产生电路，解决现有技术相位噪声和稳定性不满足的问题。
本申请实施例提供一种低相位噪声中频振荡信号产生电路，包括：差分电路、直接数字频率综合器、控制模块、锁相环、第一晶体振荡器和第二晶体振荡器。所述第一晶体振荡器在铷原子频标作用下输出第一中频信号；所述第一中频信号经倍频产生第二中频信号，接所述差分电路的输入端。所述差分电路的第一输出端和第二输出端接所述直接数字频率综合器的两个时钟输入端，所述差分电路的第一输出端和第二输出端产生与所述第二中频信号频率相同的时钟信号。所述控制模块的输出端接所述直接数字频率综合器的控制接口，所述控制模块用于控制所述直接数字频率综合器的工作状态。所述直接数字频率综合器的输出端为参考信号，接所述锁相环第一输入端。所述第二晶体振荡器的第一输出端接所述锁相环第二输入端。所述锁相环的输出端接所述晶体振荡器的输入端。所述第二晶体振荡器第二输出端输出锁相后的所述低相位噪声中频振荡信号。
所述锁相环电路用于参考信号和第二晶体振荡器第一输出端信号进行混频，产生第二晶体振荡器控制信号。进一步优选地，所述第一中频信号接所述控制模块的输入端。
优选地，所述第一晶体振荡器的输出经高阶倍频电路输入到铷原子频标物理部分，再经过伺服电路对第一晶体振荡器进行校准，产生第一中频信号。
优选地，所述第一中频信号经倍频电路产生第二中频信号，所述倍频电路为4倍频电路。
优选地，所述第一中频信号为10MHz或12.5MHz。
优选地，所述参考信号频率为10MHz；所述低相位噪声中频振荡信号的频率为10MHz。
进一步优选地，所述第一中频信号的平均1Hz相噪为-90dBc～-80dBc。
进一步优选地，所述第一中频信号1s稳定度为1×10-11。
进一步优选地，所述锁相环的滤波器带宽为3Hz。另一方面，本申请还提出一种低相位噪声中频振荡信号产生方法，用于本申请任一实施例所述电路，包含以下步骤：
第一晶体振荡器在铷原子频标校准下产生第一中频信号；
所述第一中频信号经倍频生成第二中频信号；
将所述第二中频信号转变成两路相同的时钟信号输入直接数字频率综合器的时钟端口；
将所述直接数字频率综合器输出的参考信号和所述第二晶体振荡器产生的晶振信号输入所述锁相环进行锁相；
锁相后的所述第二晶体振荡器输出低相位噪声信号。
本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：
通过铷原子频标输出电路中增加直接数字频率综合器锁相环节，且采用差分信号形式，使得晶体振荡器输出低相位噪声信号，该方案可以满足工程上对超低相位噪声性能和超高稳定度指标信号的需求。可提高输出信号的相位噪声性能和稳定度，其中相位噪声至少降低10dBc，1～10000s稳定度数值至少减小1个数量级。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为现有的用于铷原子频标的产生电路；
图2为一种低相位噪声中频振荡信号产生电路示意图；
图3为低相位噪声中频振荡信号产生电路另一实施例示意图；
图4为直接数字频率综合器及控制模块原理示意图；
图5为一种低相位噪声中频振荡信号产生方法实施例流程图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下结合附图，详细说明本申请各实施例提供的技术方案。
图1为现有的用于铷原子频标的振荡信号产生电路。
现有技术中，10MHz晶振107输出信号经过高阶倍频电路108倍频后输入铷原子频标物理部分109，铷原子频标物理部分输出信号经过伺服电路生成压控信号控制10MHz晶振的压控端，使10MHz晶振输出频率在环路带宽内跟随铷原子频标物理部分特性变化实现校准。这样产生的中频输出振荡信号的特性如下：
表1
Figure BDA0002331228450000041
图2为本申请实施例提供的一种低相位噪声中频振荡信号产生电路示意图。所述信号产生电路包括以下模块：第一晶体振荡器107、差分电路101、直接数字频率综合器(DDS)102、锁相环103、第二晶体振荡器104。
所述第一晶体振荡器在铷原子频标作用下输出第一中频信号。例如，本实施例的第一中频信号特征如表1。
所述第一中频信号经倍频产生第二中频信号，接所述差分电路的输入端，所述差分电路用于将所述第二中频信号转换成两路与所述第二中频信号频率相同的时钟信号。
例如，所述第二中频信号为50.6MHz，将所述50.6MH第二中频信号变成两路50.6MH的时钟信号输入到所述直接数字频率综合器的差分时钟输入管脚。
直接数字频率综合器产生与所述第二晶体振荡器输出频率相同的参考信号。
所述时钟信号采用差分信号形式输入所述直接数字频率综合器，所述差分电路的第一输出端和第二输出端接所述直接数字频率综合器的两个时钟输入端。
DDS具有两个时钟输入引脚(例如，REFCLK和REFCLKB)，一般在使用只使用REFCLK时钟输入引脚，而把另外一个时钟输入引脚接地，即单时钟输入。这样对于高短稳和低相噪指标要求的电路就不能满足要求。本发明中DDS时钟输入采用差分时钟输入，在输入时钟引脚REFCLK和REFCLKB输入相同的时钟信号，这两时钟信号进入DDS后通过DDS内部时钟缓冲区变成一路时钟信号，这路时钟信号经过DDS内部的相位累加器和数模转换器后输出需要的参考信号。单时钟输入和差分时钟输入的性能区别见表2。
所述锁相环电路用于参考信号和第二晶体振荡器第一输出端信号进行混频，产生第二晶体振荡器控制信号。所述直接数字频率综合器的输出端接所述锁相环第一输入端，所述锁相环的输出端接所述第二晶体振荡器的输入端，所述第二晶体振荡器第一输出端接锁相环第二输入端。所述锁相环包含混频器、环路滤波器，优选地，还包含锁相环放大器。
例如，所述第二晶体振荡器的频率为10MHz，所述锁相环的输出端输出压控电压到所述第二晶体振荡器的输入端。
所述锁相环的输出端接所述第二晶体振荡器的输入端，所述第二晶体振荡器第一输出端接锁相环第二输入端，所述第二晶体振荡器第二输出端输出低相位噪声中频振荡信号。优选地，所述第二晶体振荡器为恒温压控晶体振荡器(OCVCXO)，频率为10MHz。
所述直接数字频率综合器的时钟输入采用差分信号形式，大大提高了所述直接数字频率综合器芯片的输入、输出质量，使所述直接数字频率综合器近端噪声得到很大提升，从而使所述锁相环电路本底性能大大提高。所述低相位噪声信号，例如1Hz相位噪声能达到-100dBc，1kHz相位噪声达到-160dBc，1s的稳定度可以优于1×10-12，10000s的稳定度优于1×10-14。
优选地，在所述差分电路之前还包括倍频电路105。
所述第一中频接所述倍频电路输入端，倍频电路输出端产生的第二中频信号接所述参考信号生成电路的输入端。优选地，所述倍频电路为4倍频电路。
例如，所述第一中频信号为12.65MHz信号，经过4倍频电路后变换成第二中频信号为50.6MHz信号。
再例如，所述第一中频信号为10MHz信号，经过4倍频电路后变换成第二中频信号为40MHz信号。
表2
Figure BDA0002331228450000061
图3为本申请实施例提供的另一种低相位噪声中频振荡信号产生电路示意图，所述信号产生电路包括以下模块：倍频电路105、差分电路106、直接数字频率综合器102、控制模块106、锁相环103、第二晶体振荡器(第二晶振)104。
第一中频信号(例如，1Hz相噪为-83dBc，100kHz相噪为-146.1dBc，1s稳定度为≤1×10-11，10000s稳定度为≤1×10-14)接所述倍频电路输入端，倍频电路输出端接所述差分电路的输入端。所述倍频电路为4倍频电路。
例如，所述第一中频信号频率为12.65MHz，经过4倍频电路后变换成频率为50.6MHz的第二中频信号。
所述差分电路用于将所述第二中频信号转换成两路频率相同的时钟信号，所述两路相同的时钟信号作为所述直接数字频率综合器的时钟输入。
所述直接数字频率综合器用于输出所述参考信号。
所述控制模块用于控制所述直接数字频率综合器的工作状态。
所述第二中频信号接所述差分电路输入端，所述差分电路的第一输出端和第二输出端分别接所述直接数字频率综合器的两个时钟输入端，所述差分电路第一输出端和第二输出端输出的信号与所述第二中频信号频率相同；所述第一中频信号接所述控制模块的输入端，所述控制模块的输出端接所述直接数字频率综合器的控制接口。所述控制模块的输入端为时钟输入端。所述直接数字频率综合器的控制接口为配置引脚。
例如，所述第一中频信号为12.65MHz信号，一路12.65MHz第一中频信号经过4倍频电路后变换成50.6MHz信号，此信号通过所述差分电路变成两路相同的50.6MHz时钟信号，这两路信号作为直接数字频率综合器时钟分别接入直接数字频率综合器的差分时钟输入管脚。这两路信号进入直接数字频率综合器后通过接数字频率综合器内部时钟缓冲区变成一路时钟信号，再经过相位累加器和数模转换器后输出参考信号，例如输出10MHz参考信号。直接数字频率综合器内部具体工作是由所述控制模块控制。
另一路12.65MHz第一中频信号接所述控制模块的输入端。控制模块信号输出端接所述直接数字频率综合器的配置引脚，所述直接数字频率综合器的信号输出端输出所述参考信号，所述直接数字频率综合器通过控制模块对其进行状态和控制字配置输出10MHz参考信号。
所述控制模块可以使用可编程逻辑器件、单片机等芯片控制。
所述直接数字频率综合器可以选用AD89852、AD9854和GMD9852等，对此不做特别限定。
所述直接数字频率综合器的信号输出端接锁相环第一输入端，所述第二晶体振荡器第一输出端接锁相环第二输入端，所述锁相环电路用于参考信号和第二晶体振荡器第一输出端信号进行混频，产生控制信号。所述第二晶体振荡器的频率为10MHz，所述锁相环的输出端输出压控电压到所述第二晶体振荡器的输入端。
例如，所述锁相环的带宽参数设定为3Hz带宽。
所述第二晶体振荡器第二输出端输出低相位噪声中频振荡信号。
例如，所述第二晶体振荡器的频率为10MHz，所述直接数字频率综合器通过控制器对其进行状态和控制字配置输出10MHz参考信号。所述直接数字频率综合器输出的10MHz参考信号与10MHz晶振输出的10MHz振荡信号进入所述锁相环混频输出控制信号接10MHz晶振的压控端，最终将10MHz输出信号锁定于外部输入的第一中频信号。
本申请的装置，其1Hz相噪由第一中频信号和直接数字频率综合器的相噪决定，10Hz～100kH相噪由第二晶体振荡器的相噪决定。1s～10000s稳定度由外部锁频后的12.65M信号决定。
进一步地，本申请的低相位噪声中频振荡信号输出电路还包含第一晶体振荡器(第二晶振)107、高阶倍频电路108、铷原子频标物理部分109和伺服环路110。
所述第一晶体振荡器(例如为12.65MHZ)、高阶倍频电路、铷原子频标物理部分、伺服环路用于产生所述第一中频信号。第一晶体振荡器输出信号经过高阶倍频电路处理后输入铷原子频标物理部分，再经过伺服环路生成压控信号控制第一晶体振荡器的压控端，使使第一晶体振荡器输出稳定的第一中频信号。
优选地，所述第一中频信号为12.65HZ。
图4为本申请实施例提供的一种低相位噪声信号产生电路中直接数字频率综合器12与其控制模块16连接示意图。
所述第一中频信号接所述控制模块的输入端，所述控制模块的输出端接所述直接数字频率综合器的控制接口，所述控制模块用于控制所述直接数字频率综合器的工作状态。
所述控制模块可以使用可编程逻辑器件(FPGA)、单片机等芯片控制，对此不做特别限定。
所述直接数字频率综合器可以选用AD89852、AD9854和GMD9852等，对此不做特别限定。
控制模块对直接数字频率综合器的控制字分为2部分：工作状态控制字和频率控制字。工作状态控制字写入控制寄存器，频率控制字写入频率寄存器。
控制模块控制直接数字频率综合器输出10MHz信号，该信号作为所述锁相环的参考信号，所述第二晶体振荡器输出的10MHz信号锁定于该参考信号后，所述晶体振荡器的输出的另一路信号即为所述低相位噪声中频振荡信号。
控制模块通过并行数据端口将直接数字频率综合器工作状态数据读取回进行判断。直接数字频率综合器工作正常，控制模块对其不进行干预；若直接数字频率综合器工作不正常，控制模块对其重新进行置控制字。
图5为本一种低相位噪声中频振荡信号产生方法的实施例流程图，可应用于以上任一电路实施例，所述方法包括：
步骤200：第一晶体振荡器在铷原子频标校准作用下产生第一中频信号；
例如，所述第一晶体振荡器的输出经高阶倍频电路输入到铷原子频标物理部分，再经过伺服电路对第一晶体振荡器进行校准，产生第一中频信号。
第一中频信号为10MHz或12.65MHz。
步骤201～202：将所述第一中频信号转变成两路相同的时钟信号输入直接数字频率综合器。
所述时钟信号的频率为第一中频信号频率，或者为第二中频信号频率。具体可以包含以下步骤：
步骤201、所述第一中频信号经倍频生成第二中频信号。
例如，第一中频信号为12.65MHz；第二中频信号为50.6MHz。
步骤202、将所述第二中频信号转变成两路频率相同的时钟信号输入直接数字频率综合器。
例如，所述第二中频信号为50.6MHz，将所述50.6MH第二中频信号变成两路频率为50.6MH的时钟信号输入到所述直接数字频率综合器的差分时钟输入管脚。
步骤203：将所述直接数字频率综合器输出的参考信号和所述第二晶体振荡器产生的中频振荡信号输入所述锁相环进行锁相，产生低相位噪声的中频振荡信号。
所述直接数字频率综合器的输出端接锁相环第一输入端，所述锁相环的输出端接所述第二晶体振荡器的输入端，所述第二晶体振荡器第一输出端接锁相环第二输入端；所述锁相环包含混频器。
例如，所述第二晶体振荡器的频率为10MHz，所述锁相环的输出端输出压控电压到所述晶体振荡器的输入端。
所述直接数字频率综合器的时钟输入采用差分信号形式，大大提高了所述直接数字频率综合器芯片的输入、输出质量，使所述直接数字频率综合器近端噪声得到很大提升，从而使所述锁相环电路本底性能大大提高。使用本申请的装置和方法，最终输出的所述低相位噪声信号为，1Hz信号的相位噪声能达到-100dBc，100kHz相噪能达到-160dBc，1s的稳定度可以优于1×10-12，10000s的稳定度可以优于1×10-14。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种低相位噪声中频振荡信号产生电路，其特征在于，包括：差分电路、直接数字频率综合器、控制模块、锁相环、第一晶体振荡器和第二晶体振荡器；
所述第一晶体振荡器在铷原子频标作用下输出第一中频信号；
所述第一中频信号经倍频产生第二中频信号，接所述差分电路的输入端；所述差分电路的第一输出端和第二输出端接所述直接数字频率综合器的两个时钟输入端，所述差分电路的第一输出端和第二输出端产生与所述第二中频信号频率相同的时钟信号；
所述控制模块的输出端接所述直接数字频率综合器的控制接口，所述控制模块用于控制所述直接数字频率综合器的工作状态；
所述直接数字频率综合器的输出端为参考信号，接所述锁相环第一输入端；
所述第二晶体振荡器的第一输出端接所述锁相环第二输入端；
所述锁相环的输出端接所述晶体振荡器的输入端；
所述第二晶体振荡器第二输出端输出锁相后的所述低相位噪声中频振荡信号。
2.如权利要求1所述的产生电路，其特征在于，所述第一中频信号接所述控制模块的输入端。
3.如权利要求1所述低相位噪声中频振荡信号产生电路，其特征在于，
所述第一晶体振荡器的输出经高阶倍频电路输入到铷原子频标物理部分，再经过伺服电路对第一晶体振荡器进行校准，产生第一中频信号。
4.如权利要求1所述低相位噪声中频振荡信号产生电路，其特征在于，
所述第一中频信号为10MHz或12.5MHz。
5.如权利要求1所述低相位噪声中频振荡信号产生电路，其特征在于，
所述第一中频信号的平均1Hz相噪为-90dBc～-80dBc。
6.如权利要求1所述低相位噪声中频振荡信号产生电路，其特征更在于，
所述第一中频信号1s稳定度为1×10-11。
7.如权利要求1所述低相位噪声中频振荡信号产生电路，其特征在于，
所述锁相环的滤波器带宽为3Hz。
8.如权利要求1所述低相位噪声中频振荡信号产生电路，其特征在于，
所述参考信号频率为10MHz；所述低相位噪声中频振荡信号的频率为10MHz。
9.如权利要求1所述低相位噪声中频振荡信号产生电路，其特征在于，所述第一中频信号经倍频电路产生第二中频信号，所述倍频电路为4倍频电路。
10.一种低相位噪声中频振荡信号产生方法，用于权利要求1-9任一所述电路，其特征在于，第一晶体振荡器在铷原子频标校准下产生第一中频信号；
所述第一中频信号经倍频生成第二中频信号；
将所述第二中频信号转变成两路相同的时钟信号输入直接数字频率综合器的时钟端口；
将所述直接数字频率综合器输出的参考信号和所述第二晶体振荡器产生的晶振信号输入所述锁相环进行锁相；
锁相后的所述第二晶体振荡器输出低相位噪声信号。
CN201911337100.2A 2019-12-23 2019-12-23 一种低相位噪声中频振荡信号产生电路及方法 Active CN111030686B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911337100.2A CN111030686B (zh) 2019-12-23 2019-12-23 一种低相位噪声中频振荡信号产生电路及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911337100.2A CN111030686B (zh) 2019-12-23 2019-12-23 一种低相位噪声中频振荡信号产生电路及方法

Publications (2)

Publication Number Publication Date
CN111030686A CN111030686A (zh) 2020-04-17
CN111030686B true CN111030686B (zh) 2022-05-03

Family

ID=70211603

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911337100.2A Active CN111030686B (zh) 2019-12-23 2019-12-23 一种低相位噪声中频振荡信号产生电路及方法

Country Status (1)

Country Link
CN (1) CN111030686B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101039117A (zh) * 2007-02-16 2007-09-19 中国科学院武汉物理与数学研究所 一种铷原子频标数字锁相倍频器
CN202663383U (zh) * 2012-06-25 2013-01-09 武汉大学 一种s波段相干多频信号源

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7521974B2 (en) * 2006-05-31 2009-04-21 Freescale Semiconductor, Inc. Translational phase locked loop using a quantized interpolated edge timed synthesizer
JP4843704B2 (ja) * 2009-09-30 2011-12-21 日本電波工業株式会社 周波数シンセサイザ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101039117A (zh) * 2007-02-16 2007-09-19 中国科学院武汉物理与数学研究所 一种铷原子频标数字锁相倍频器
CN202663383U (zh) * 2012-06-25 2013-01-09 武汉大学 一种s波段相干多频信号源

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
铷原子频标数字锁相射频倍频器;曹远洪等;《计量学报》;20090522(第03期);全文 *

Also Published As

Publication number Publication date
CN111030686A (zh) 2020-04-17

Similar Documents

Publication Publication Date Title
KR101373188B1 (ko) 능동 루프 필터 기능을 탑재한 전원 안정 전압 제어 발진기 및 이를 이용한 위상 고정 루프
KR100245580B1 (ko) Pll 회로
CN107222209A (zh) 数模混合锁相环
JP2016531478A (ja) 周波数信号発生システムとディスプレイ装置
US11101806B2 (en) Frequency regulator and frequency regulating method thereof, and electronic device
JP2004304762A (ja) 電圧制御型発振器、クロック変換器及び電子機器
CN101572543A (zh) 一种稳定时钟的方法和装置
US6353368B1 (en) VCO circuit using negative feedback to reduce phase noise
KR0138220B1 (ko) 위상동기루프회로의 클럭지연보상 및 듀티제어 장치
US7417477B2 (en) PLL circuit
CN106341126A (zh) 多个不同相位的振荡信号的产生方法及电路、本地振荡器
CN106656122A (zh) 用于调节时钟信号中的占空比的装置和方法
JP2011078054A (ja) 電流源、電子機器および集積回路
CN108037332B (zh) 多通道参考时钟发生模块
CN102761332A (zh) 一种时钟产生电路
US7310021B2 (en) Phase-locked loop with tunable-transfer function
CN111030686B (zh) 一种低相位噪声中频振荡信号产生电路及方法
JPS5843187A (ja) 可変周波発振方式
US7595677B2 (en) Arbitrary clock circuit and applications thereof
CN109799868B (zh) 一种数字频率生成器的相位差值器误差补偿方法
US11012080B2 (en) Frequency locked loop, electronic device, and frequency generation method
CN110572151A (zh) 一种锁相环电路
Ryu et al. A spread spectrum clock generator using a programmable linear frequency modulator for multipurpose electronic devices
CN219247827U (zh) 参考时钟信号产生电路及锁相环电路
JP2004180078A (ja) クロック発生ｉｃ、およびシステムボード

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant