CN102761332A

CN102761332A - 一种时钟产生电路

Info

Publication number: CN102761332A
Application number: CN2012102226253A
Authority: CN
Inventors: 秦玲
Original assignee: Shenzhen Jiuzhou Electric Appliance Co Ltd
Current assignee: Shenzhen Jiuzhou Electric Appliance Co Ltd
Priority date: 2012-06-29
Filing date: 2012-06-29
Publication date: 2012-10-31

Abstract

本发明属于集成电路领域，尤其涉及一种时钟产生电路，包括依次循环连接的比较器、压控振荡器、频率电压转换器；所述比较器、压控振荡器、频率电压转换器构成负反馈系统；所述时钟产生电路有一输入端和一输出端，其输入端为比较器的另一输入端，与基准电压相连，其输出端为所述压控振荡器的输出端，与输出时钟相连。本发明取代了现有技术中必须使用参考时钟来产生系统时钟的结构，因为不需要石英晶体，芯片面积可以更小，所以芯片成本得到降低。

Description

一种时钟产生电路

技术领域

本发明属于集成电路领域，尤其涉及一种时钟产生电路。

背景技术

一般电路系统通常需要多种稳定频率的时钟，最常见的做法是由锁相环(PLL)电路实现，如图1所示，输入时钟(fin)由晶振控制电路和石英晶体产生，再由PLL倍频，产生系统所需要的时钟频率(fout)，此时PLL电路为常见电路结构，具体电路见图2所示，PLL为一负反馈结构，当fout增大时，f’增大，通过鉴频鉴相器(PFD)和电荷泵(CP)后控制电压vc增加，压控振荡器(VCO)的振荡频率下降，从而控制fout稳定，因此可以保证等式fout＝fin×M成立，M是分频电路(DIV)的分频系数。

在单片集成系统中，PLL电路和晶振控制电路都可以方便地集成在芯片中，但石英晶体无法集成只能做在芯片外，因此需要单独购置石英晶体，增加了系统的成本。

发明内容

本发明所要解决的技术问题是，传统的时钟产生电路中的石英晶体无法集成在芯片内部的结构，造成系统成本增加的问题。

为解决上述技术问题，本发明提出了一种时钟产生电路，包括依次循环连接的比较器、压控振荡器、频率电压转换器；

所述比较器、压控振荡器、频率电压转换器构成负反馈系统；

所述时钟产生电路有一输入端和一输出端，其输入端为比较器的另一输入端，与基准电压相连，其输出端为所述压控振荡器的输出端，与输出时钟相连。

综上所述，本发明取代了现有技术中必须使用参考时钟来产生系统时钟，因为不需要石英晶体，芯片面积可以更小，所以芯片成本得到降低。

附图说明

图1是现有技术中使用PLL产生时钟的电路结构图；

图2是常用的PLL电路结构图；

图3是本发明提出的时钟产生电路结构图；

图4是使用频率自校准电路的系统结构图；

图5是频率自校准电路的内部电路图；

图6是带有分频器的时钟产生电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明提出了一种无需晶振的时钟产生电路，所有电路都可方便的集成在芯片中，因此可以极大地降低系统成本。

实施例一

本发明提出了一种时钟产生电路，包括依次循环连接的比较器、压控振荡器、频率电压转换器；

本发明实施例一的电路结构如图3所示，包括压控振荡器(VCO)、频率电压转换器(f/v转换器)、比较器(COMP)。此电路为负反馈结构，当fout增大时，v’增大，通过COMP比较后得到的控制电压vc增加，压控振荡器(VCO)的振荡频率下降，从而控制fout稳定，因此可以保证等式fout＝vref×K成立，其中K为f/v转换器的系数。

下面通过具体实施例进行说明：

压控振荡器，为一LC高频振荡电路，其输入电压为vc，输出频率为fout，vc与fout成反比关系，vc越大，fout越小；

频率电压转换器，其输入为fout，输出为v’，将频率转换为电压值，转换器的输出电压v’＝fout/K，K为f/v转换器的系数；

比较器，对基准电压vref和频率电压转换器的输出电压v’进行比较，比较器的输出为vc，用以控制压控振荡器，通过设计使得比较器的开环增益足够大，负反馈系统可以基本保证v’≈vref；

因此，压控振荡器、频率电压转换器和比较器，构成的负反馈系统，其输出频率可以由基准电压与频率电压转换电路的系数乘积来表示，即fout＝vref×K。

因为基准电压vref和系数K都是不随电源电压和温度变化的值，因此系统的输出频率fout也可以维持基本不变，以保证系统对时钟的要求。

在本实施例中，只要系统为负反馈系统即可，有2种连接方式可实现：

一、所述基准电压连接到比较器的负输入端，所述频率电压转换器的输出端连接到所述比较器的正输入端；所述压控振荡器，其输入电压与输出频率成反比关系。

或二、所述基准电压连接到比较器的正输入端，所述频率电压转换器的输出端连接到所述比较器的负输入端；所述压控振荡器，其输入电压与输出频率成正比关系。

在本实施例中，所述时钟产生电路还包括基准电压产生电路，所述基准电压产生电路的输出为所述基准电压，与所述比较器的一输入端连接。如图4所示，vref为一不受电源电压和温度影响的电压。

但是，集成电路的性能通常会受到工艺影响，即使等式fout＝vref×K成立，但不能保证fout＝fin，其中fin为参考时钟频率，如果fout的值有偏差，则需要在出厂前对其进行校正。

实施例一所述方案，没有用到参考时钟，因此不需要石英晶体及晶振控制电路，本发明所涉及的电路都可以集成在芯片内部，所以可有效降低芯片的制造成本。

实施例二

本实施例是针对实施例一进行改进的，在芯片出厂前，对fout进行校准，如图4所示。

需要说明的是，当对所述输出时钟进行校准时，所述时钟产生电路还包括：

频率自校准电路，其输入的一端连接所述输出时钟，另一端外接一参考时钟；其输出的一端连接至所述基准电压产生电路的输入端，另一端连接至所述频率电压转换器的输入端。

优选地，所述频率自校准电路具体包括：

第一计数器，其输入端接所述输出时钟，在一预设时间内对所述输出时钟的高脉冲进行计数；

第二计数器，其输入端接所述参考时钟，在一预设时间内对所述参考时钟的高脉冲进行计数；

第二比较器，其输入端接所述第一、第二计数器的输出，对所述第一、第二计数器的计数结果进行比较；

码字产生器，其输入端接所述第二比较器的输出端，用于根据所述计数结果，产生码字，调节所述基准电压产生电路输出的基准电压值和所述频率电压转换器的系数。

为了可以调节vref，所述基准电压产生电路包括：可调节所述基准电压的第一调节电路；

所述第一调节电路，由一个DAC电路实现，输入端连接所述码字产生器输出的码字，输出端连接到所述基准电压上。

为了可以调节K，所述频率电压转换器包括：可调节所述系数的第二调节电路；

所述第二调节电路，包括多个备选的基本单元，该基本单元由电流源、开关、电容串联而成；所述调节电路的输入端连接所述码字产生器输出的码字，输出端连接到所述频率电压转换器的输出端上。

下面结合图4进行详细说明：

频率自校准电路，输入为时钟产生电路的输出fout和参考时钟频率fin，在一预设时间内，同时对fout和fin进行时钟计数，假如在T时间内，计数得到c1个fout的时钟、c2个fin的时钟，当c1＞c2时，表示fout的频率比fin快，需要将fout调小，而fout＝vref×K，因此可以将vref或/和K值调小；当c1＜c2时，表示fout的频率比fin慢，需要将fout调大，可以将vref或/和K值调大；输出连接到所述基准电压产生电路或/和频率电压转换器的输入端。

基准电压产生电路，在内部设置了一个可调节输出电压vref的调节电路，该调节电路可由一个DAC电路实现，输入为一个控制码字，输出连接到模拟电压vref上。

频率电压转换器，在内部设置了一个可调节系数K的调节电路，该调节电路包括一些备选的基本单元，该基本单元由电流源、开关、电容串联而成，通过增加或减小这些备选的基本单元个数，即可实现调节K的作用，输入为一个控制码字，输出连接到模拟电压v’上。

所述的控制码字，由频率自校准电路产生，为纯数字电路产生的N位数字信号，N的取值由芯片设计厂家根据fout的精度决定，通常可调节的最小单位为1/2N，N值越大，每次调节的幅度越小，最后fout就越接近fin，但调节时间也会越长，因此需要综合考虑N的取值。

频率自校准电路的内部结构如图5所示，包括第一计数器，用于对fout的时钟个数进行计数，计数值为c1；第二计数器，用于对fin的时钟个数进行计数，计数值为c2；比较器，用于对c1和c2进行比较；码字产生器，用于根据所述比较器的结果，产生N位的码字，用以调节vref和K值。

从图4可以看出，频率自校准电路、基准电压产生电路、比较器、压控振荡器、频率电压转换器构成了一个大的反馈结构，此结构可以保证fout＝fin。这样，在芯片出厂前，由工艺引起的频率偏差可以通过校准而避免，将fout＝fin时的码字存储在芯片内部的寄存器中。

芯片正常工作时，不需要接频率自校准电路，也不需要接入参考时钟fin，只有图3所示结构，每次芯片上电后，就读取寄存器的码字，通过基准电压产生电路和频率电压转换器内部的调节电路，使fout克服了工艺偏差，也能达到参考时钟值。

因为本发明并不需要fin，所以，无需单独购置石英晶体和集成晶振控制电路，因此大大减小了芯片成本。

在本实施例中，所述的自校准电路可以集成在芯片内部，但优选地，不放在该芯片上，仅在测试时使用，还可以进一步减小芯片成本。

实施例三

在本实施例中，所述时钟产生电路还包括分频器，所述分频器的输入端连接所述压控振荡器的输出端，分频器的输出端与所述输出时钟相连。

图6所示的DIV电路为分频器，其可以包括多个不同的分频系数1/M1～1/Mn，分频器的输入为压控振荡器的输出，分频器的输出为f1～fn。

在做校准时，将某一个输出fj连接至频率自校准电路的输入端，因为自校准电路与时钟产生电路构成了反馈结构，因此可以保证fj＝fin，而fj也可以由下式表达：

fj＝(1/Mj)×f’

其中，f’为分频器的输入频率，如果fj等于fin，则f’＝Mj×fin。

那么分频器的其他输出频率fi＝(Mj×fin)/Mi，其中1/Mi和1/Mj都包含在[1/M1，1/Mn]范围内。

因此，压控振荡器的输出频率应该为f’＝Mj×fin，需要合理设计压控振荡器的固有频率，以满足要求。

分频器既然包括多个分频系数，因此本发明提出的时钟产生电路可以满足系统内部对时钟频率的要求，可以自由使用。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种时钟产生电路，其特征在于，包括依次循环连接的比较器、压控振荡器、频率电压转换器；

2.如权利要求1所述的时钟产生电路，其特征在于，所述基准电压连接到比较器的负输入端，所述频率电压转换器的输出端连接到所述比较器的正输入端；所述压控振荡器，其输入电压与输出频率成反比关系。

3.如权利要求1所述的时钟产生电路，其特征在于，所述基准电压连接到比较器的正输入端，所述频率电压转换器的输出端连接到所述比较器的负输入端；所述压控振荡器，其输入电压与输出频率成正比关系。

4.如权利要求1至3任一项所述的时钟产生电路，其特征在于，所述时钟产生电路还包括基准电压产生电路，所述基准电压产生电路的输出为所述基准电压，与所述比较器的一输入端连接。

5.如权利要求4所述的时钟产生电路，其特征在于，当对所述输出时钟进行校准时，所述时钟产生电路还包括：

6.如权利要求5所述的时钟产生电路，其特征在于，所述频率自校准电路具体包括：

7.如权利要求6所述的时钟产生电路，其特征在于，所述基准电压产生电路包括：可调节所述基准电压的第一调节电路；

8.如权利要求6所述的时钟产生电路，其特征在于，所述频率电压转换器包括：可调节所述系数的第二调节电路；

9.如权利要求5至8任一项所述的时钟产生电路，其特征在于，所述时钟产生电路还包括分频器，所述分频器的输入端连接所述压控振荡器的输出端，分频器的输出端与所述输出时钟相连。