CN102142838A

CN102142838A - 一种数字频率合成器

Info

Publication number: CN102142838A
Application number: CN2011100669869A
Authority: CN
Inventors: 刘宇陶; 何文明
Original assignee: GUOWEI ELECTRONICS CO Ltd SHENZHEN
Current assignee: GUOWEI ELECTRONICS CO Ltd SHENZHEN; Shenzhen State Micro Electronics Co Ltd
Priority date: 2011-03-18
Filing date: 2011-03-18
Publication date: 2011-08-03

Abstract

本发明涉及一种数字频率合成器，包括：可变数字振荡单元：用于在控制信号的作用下产生输出时钟信号；控制信号产生单元：用于接受外部输入的参考时钟信号，比较所述参考时钟信号和所述输出时钟信号而得到控制信号，输送所述控制信号到所述可变数字振荡器使其产生输出时钟信号经过D次分频后与所述参考时钟信号经过M次分频后具有相同的频率和相位。实施本发明的数字频率合成器，具有以下有益效果：由于采用了基于可变延迟线技术的振荡器，不存在模拟器件，例如、电荷泵、压控振荡器等，其振荡器的体积可以大为缩小；而由于全部采用数字元件形成整个频率合成器，使得其功耗也较小。

Description

一种数字频率合成器

技术领域

本发明涉及集成电路领域，更具体地说，涉及一种数字频率合成器。

背景技术

时钟信号广泛地应用在板级电路系统以及集成电路中的数字电路部分，例如现场可编程门阵列逻辑和微控制器。而随着数字集成电路规模的扩大，系统时钟布局会变得越来越复杂，同一系统中可能需要多个不同频率的时钟驱动系统中不同模块。如果为每个时钟信号独立地配置一个时钟产生电路，就会消耗大量的芯片或者电路板的面积去实现多个时钟的产生。因此，绝大多数的数字系统都会利用一个参考时钟输入，对参考时钟进行分频或者倍频处理得到多个不同频率的时钟。而频率合成器就是实现时钟信号的分频功能和倍频功能的电路系统。

现有的频率合成器通常接受一个参考时钟输入，同时产生一个输出时钟信号。输出时钟的频率与参考时钟频率成一定的比例关系。一般来讲，频率合成器包括时钟分频器、鉴频鉴相器、电荷泵以及压控振荡器组成。时钟分频器对参考时钟进行分频并输出分频参考时钟。分频参考时钟的频率是参考时钟频率的D分之一。类似地，分频器也对反馈时钟进行M分频，产生分频反馈时钟。分频反馈时钟的频率为反馈时钟的M分之一。鉴频鉴相器比较分频参考时钟与分频反馈时钟的频率以及（相位）。当分频反馈时钟的频率高于分频参考频率，鉴频鉴相器就会控制电荷泵减小输入至压控振荡器的控制电压，从而减小输出时钟的频率；当分频反馈时钟的频率低于分频参考频率，鉴频鉴相器就会控制电荷泵增大输入至压控振荡器的控制电压，从而提高输出时钟的频率。直到分频反馈时钟的频率等于分频参考频率，频率合成器的控制环路锁定。此时，由于分频反馈时钟和分频参考时钟分别是输出时钟和输入参考时钟的M分频和D分频输出，因此频率合成器的输出时钟频率与参考时钟频率之比为M/D。但是现有的模拟频率合成器具有面积较大的模拟器件（如电荷泵、压控振荡器）、功耗高等缺陷。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述面积较大、功耗较高的缺陷，提供一种面积较小、功耗较低的数字频率合成器。

本发明解决其技术问题所采用的技术方案是：构造一种数字频率合成器，包括：

可变数字振荡单元：用于在控制信号的作用下产生输出时钟信号；

控制信号产生单元：用于接受外部输入的参考时钟信号，比较所述参考时钟信号和所述输出时钟信号而得到控制信号，输送所述控制信号到所述可变数字振荡器使其产生输出时钟信号经过M次分频后与所述参考时钟信号经过D次分频后具有相同的频率和相位。

在本发明所述的数字频率合成器中，所述可变数字振荡单元为采用可调节的延迟线调节其输出的输出时钟的频率和相位的延迟线振荡器。

在本发明所述的数字频率合成器中，所述延迟线振荡器包括双输入边沿触发的RS触发器、其输入端与所述RS触发器输出端连接的并将其输出作为所述RS触发器的输入的可变延迟线以及为所述可变延迟线供电的低压降稳压器；所述RS触发器包括R端第一输入、R端第二输入、S端第一输入和S端第二输入，其中所述S端第一输入的输入信号为参考时钟，S端第二输入的输入信号为通过反相器变换的所述可变延迟线输出信号，所述R端第一输入为所述可变延迟线输出信号，所述R端第二输入接地。

在本发明所述的数字频率合成器中，所述可变延迟线包括串接的低精度延迟线和修正电路，所述低精度延迟线和修正电路分别接受所述控制信号产生单元输出的控制信号的控制。

在本发明所述的数字频率合成器中，所述可配置低电压稳压器包括并接在其电压输出端与地之间的、受所述控制信号产生单元输出的控制信号控制以微调输出电压值的反馈电阻网络。

在本发明所述的数字频率合成器中，所述控制信号产生单元进一步包括：

频率变换模块：用于将接收到的时钟信号进行分频，并将分频后的时钟信号输出；

比较模块：用于比较所述频率变换模块输出的时钟信号，并将比较结果输出；

振荡器控制电路：用于依据所述比较模块的输出信号，产生用于控制所述可变数字振荡单元的输出时钟频率的控制信号；

控制时钟选择器：用于选择输入到所述比较模块和振荡控制电路的时钟来源。

在本发明所述的数字频率合成器中，所述频率变换模块进一步包括用于将所述输出时钟信号进行M分频的第一时钟分频器和用于将所述参考时钟信号进行D分频的第二时钟分频器；所述第一、第二时钟分频器的输出分别连接到所述比较模块。

在本发明所述的数字频率合成器中，所述比较模块包括用于比较所述第一、第二时钟分频器输出的频率，并将比较结果输出到所述振荡器控制电路产生控制信号控制所述振荡器输出时钟频率的初始化电路以及用于比较所述第一、第二时钟分频器输出的相位，并将比较结果输出到所述振荡器控制电路产生控制信号控制所述振荡器输出时钟频率的相位比较器。

在本发明所述的数字频率合成器中，所述比较模块还包括用于控制所述振荡器相位使得其输出的输出时钟与参考时钟的相位相同的停止/重启电路。

在本发明所述的数字频率合成器中，所述振荡控制电路包括延迟线微调控制器、延迟线寄存器和累加器；所述延迟线寄存器接受所述初始化电路的输出并在所述延迟线微调控制器输出的进位或借位信号控制下，产生输出信号到所述累加器；所述累加器还接受所述延迟线微调控制器输出的微调控制信号，并产生控制信号输出到所述可变数字振荡单元。

实施本发明的数字频率合成器，具有以下有益效果：由于采用了基于可变延迟线技术的振荡器，不存在模拟器件，例如、电荷泵、压控振荡器等，其振荡器的体积可以大为缩小；而由于全部采用数字元件形成整个频率合成器，使得其功耗也较小。

附图说明

图1是本发明一种数字频率合成器实施例中频率合成器的结构示意图；

图2是所述实施例中延迟线振荡器的结构示意图；

图3是所述实施例中低压降稳压器结构示意图；

图4是所述实施例中初始化电路结构示意图；

图5是所述实施例中振荡控制电路结构示意图；

图6是所述实施例中延迟线微调控制器结构示意图。

具体实施方式

下面将结合附图对本发明实施例作进一步说明。

如图1所示，在本发明的一种数字频率合成器的实施例中，该数字频率合成器包括可变数字振荡单元1和控制信号产生单元2，其中，上述可变数字振荡单元1用于在控制信号的作用下产生输出时钟信号，而控制信号产生单元2则用于接受外部输入的参考时钟信号，比较参考时钟信号和上述输出时钟信号而得到控制信号，输送所述控制信号到所述可变数字振荡器使其产生输出时钟信号经过M次分频后与所述参考时钟信号经过D次分频后具有相同的频率和相位，简言之，控制信号产生单元2为产生合格的输出时钟信号对上述参考时钟和输出时钟（反馈回来的）比较并得到控制信号，并将这些控制信号输送到上述可变数字振荡单元1。在本实施例中，上述控制信号产生单元2由频率变换模块21、比较模块22、振荡器控制电路23以及控制时钟选择器24组成，其中频率变换模块21用于将接收到的时钟信号进行分频，并将转换后的时钟信号输出；比较模块22用于比较频率变换模块21输出的时钟信号，并将比较结果输出；振荡器控制电路23用于依据比较模块22的输出信号，产生用于控制可变数字振荡单元1的输出时钟频率的控制信号；而控制时钟选择器24用于选择输入到比较模块22和振荡控制电路23的时钟来源。更进一步地，上述频率变换模块21包括将输出时钟信号进行M分频的第一时钟分频器211和用于将参考时钟信号进行D次分频的第二时钟分频器212；第一时钟分频器211和第二时钟分频器212的输出分别连接到比较模块22；上述比较模块22包括用于比较时第一钟分频器211输出和第二时钟分频器212输出的频率，并将比较结果输出到振荡器控制电路23、进而产生控制信号控制振荡器输出时钟频率的初始化电路221以及用于比较所述第一时钟分频器输出211和第二时钟分频器212输出的相位，并将比较结果输出到所述振荡器控制电路进而产生控制信号控制所述振荡器输出时钟频率的相位比较器222；此外比较模块21还包括用于控制所述振荡器输出相位使得其输出的输出时钟与参考时钟的相位相同的停止/重启电路223。停止/重启电路223在频率粗调阶段使能。为了在频率比较的过程中，FBK_CLK和D_REF_CLK能够同相位，每当初始化电路221完成一次延迟线寄存器的数值调整后（参见初始化电路221描述部分），停止/重启电路就会让延迟线振荡器重新进入对准过程；而初始化电路和振荡器控制电路也会暂停工作直到振荡器输出新的时钟再重启。

在本实施例中，可变数字振荡单元1为采用可调节的延迟线调节其输出的输出时钟的频率和相位的延迟线振荡器，也就是一种采用延迟线技术的数字振荡器。

一般而言，如图1所示，数字频率合成器的锁定过程依次分为三个步骤：频率粗调、频率微调以及频率保持。在本实施例中，频率粗调由初始化电路221实现，令输出时钟O_CLK的输出频率接近所设置的频率；频率微调由振荡器控制电路23中的微调控制器实现，令O_CLK的输出频率等于或者近似于所设置的频率；频率保持由相位比较器222以及振荡器控制电路23共同实现，纠正由于外部环境发生变化而导致的输出频率波动，输出接近于理想的时钟波形。时钟选择器24在REF_CLK和O_CLK之中选择其中之一作为上述电路的控制时钟CTRL_CLK。通常在频率粗调阶段，CTRL_CLK选为REF_CLK；而在频率微调以及相位微调阶段，O_CLK被选作CTRL_CLK。

在本实施例中，参见图1，频率合成器的工作原理如下：参考时钟REF_CLK和频率合成器的输出时钟O_CLK分别进行分频并得到分频时钟D_REF_CLK和FBK_CLK。这两个时钟同时送入初始化电路221和相位比较器222，依次进行频率比较和相位比较，并产生控制信号通过振荡器控制电路23和延迟线振荡器（即可变数字振荡单元1）调节O_CLK输出频率，最终使得D_REF_CLK和FBK_CLK同频率、同相位，实现环路锁定。

如图2所示，延迟线振荡器由双输入边沿触发的RS触发器、反相器、可变延迟线以及为可变延迟线供电的低压降稳压器组成。在本实施例中，所述RS触发器包括R端第一输入、R端第二输入、S端第一输入和S端第二输入，其中S端第一输入的输入信号为参考时钟REF_CLK，S端第二输入的输入信号为通过反相器变换的所述可变延迟线输出信号，R端第一输入为可变延迟线输出信号，R端第二输入接地。双输入边沿触发RS触发器的特性在于：当S端第一输入使能（S_EN1）或S端第二输入使能（S_EN2）有效时，对应的S端第一输入（S_IN1）和S端第二输入（S_IN2）只要出现有效触发沿，输出引脚OUT就输出‘1’；与此类似，当R端第一输入使能（R_EN1）或R端第二输入使能（R_EN2）有效时，对应的R端第一输入（R_IN1）和R端第二输入（R_IN2）只要出现有效触发沿，输出引脚OUT就输出‘0’。基于这种时序特性，当输出引脚OUT输出一个有效触发沿（如上升沿），并经过可变延迟线的延时到达R_IN1时，OUT就会从高电平翻转为低电平；经过延迟线和反相器的这个下降沿，当S_IN2的输入为上升沿，OUT就会从低电平翻转为高电平。如此反复，OUT的输出信号O_CLK就是一个周期为两倍于可变延迟线的延时的振荡信号。只要改变处于环路内的有效延迟单元个数，就能实现对延迟线振荡器输出时钟频率的控制。

在本实施例中，上述可变延迟线包括串接的低精度延迟线和修正电路，低精度延迟线和修正电路分别接受所述控制信号产生单元1输出的控制信号的控制。

另外，为了使输出时钟O_CLK的上升沿与参考时钟REF_CLK的上升沿对齐，在对准过程前， S_EN1置为有效，S_EN2置为无效，REF_CLK的上升沿驱动OUT翻转为高电平，对准过程开始；在对准过程中，S_EN1置为无效，OSC_EN2置为有效,O_CLK根据延迟线延时产生振荡。只要可变延迟线插入的延时合适，O_CLK 的平均频率符合配置要求。

如图3所示，可配置低压降稳压器包括误差放大器，功率传输管以及可配置的电阻反馈网络。电阻反馈网络并接在可配置低压降稳压器的电压输出端与地之间的、受外部配置信号控制以微调输出电压值；在本实施例中，通过外部配置信号LDO_SEL[2:0]控制稳压器中电阻反馈网络的配置，改变稳压器的输出电压与参考电压的比例关系，从而达到微调稳压器的输出电压的目的。

如图4所示，初始化电路221包括加/减法器、右移位器、频率比较器以及溢出存储器。频率比较器比较参考时钟和输出时钟的分频信号D_REF_CLK和FBK_CLK的频率：如果D_REF_CLK的频率小于FBK_CLK，则比较器输出“A”，加/减法器执行加法增加延迟线的延时；相反，比较器输出“!S”，减小延迟线的延时。增加/减小延时的总量由加/减法器计算。加数DV_FB[8:0]是来自振荡器控制电路；而增量由右移位器提供。加/减法器的运算结果为9位信号。低8位DV[8:0]作为控制信号送往振荡控制电路控制振荡器的输出频率；结果的最高位为溢出标志位，存储在溢出寄存器，当运算结果出现溢出，电路停止工作。为了迅速地调整输出时钟频率接近配置的频率，初始化电路采用折半的搜寻方法进行搜索。电路复位后，DV[8:0], DV_FB[8:0]以及移位器的初值都为“1000 0000”，每次运算完成后，右移位器进行移位，直到移位器中的数值为“0000 0001”。频率比较器除了产生加减法的控制信号外，也产生FC_REV信号，当FBK_CLK的频率与D_REF_CLK的频率不相等时，FC_REV有效。当FC_REV连续出现四个脉冲后，相位比较器就认为频率比较结束，开始进行相位比较。

如图5所示，振荡控制电路23由累加器，延迟线微调控制器，延迟线寄存器和一个或门组成。在本实施例中，延迟线寄存器接受初始化电路221的输出并在延迟线微调控制器输出的进位或借位信号控制下，产生输出信号到累加器；累加器还接受延迟线微调控制器输出的微调控制信号，并产生控制信号输出到可变数字振荡单元1。具体而言，在频率粗调阶段，微调控制器不使能。振荡控制器接收来自初始化电路的DV[8:0]，并以DV_FB[8:0]的方式反馈到初始化电路和发送到累加器，产生控制延迟线的DELAY_SEL[8:0]，以快速获得与参考时钟相近的频率。在频率微调阶段，微调控制器使能，根据来自频率比较器的A/!S产生微调控制信号FT_INC。当FT_INC有效，累加器增加延迟线寄存器中的计数。另外，微调控制器分别通过进位信号“CARRY”或借位信号“BORROW”对延迟线寄存器里面的DV[8:0]加1或者减1。在相位微调阶段，振荡控制电路由相位比较器控制，微调控制器选择性地使能。相位比较器输出的PC_CTRL信号驱动微调控制器中的??-∑运算单元，获得FT_INC。

如图6所示，在本实施例中，上述延迟线微调控制器包括加/减法计数器、??-∑电路、两个比较器、两个与门以及一个非门。输入信号M_m1[7:0]是加/减法器的配置信号，同时也是??-∑电路的配置信号，它的取值为倍频系数减1，即M-1。加/减法计数器在增加延时控制信号ADD_DELAY的控制下，进行M模的计数：在控制时钟CTRL_CLK触发沿到来时，当ADD_DELAY为高电平，计数器进行递增计数；当ADD_DELAY为低电平，进行计数器进行递减计数。加/减法器的OUT[7:0]输出当前时钟下的计数值，而NEXT[7:0]输出上一个时钟的计数值。另外，进位信号CARRY和借位信号BORROW使计数器实现M模计数：当OUT[7:0]等于M-1时，数值反馈至比较器并置比较器的输出信号OUT=M_m1为高电平，若此时ADD_DELAY同为高电平，与门的输出CARRY跳变为高电平，计数器输出OUT[7:0]清零；与此相反，当OUT[7:0]等于“00000000”时，数值反馈至比较器并置比较器的输出信号OUT=ZERO为高电平，若此时ADD_DELAY同为低电平，信号经过非门反转成高电平，使与门的输出BORROW跳变为高电平，同时计数器的输出OUT[7:0]为M-1。

在相位微调阶段，ADD_DELAY信号由相位比较器222的输出PC_CTRL控制，而每个对准过程相位比较器222只比较一次FBK_CLK和D_REF_CLK之间的相位差。在一个对准过程中，ADD_DELAY要么恒为“1”，要么恒为“0”，所以计数器的输出循环递增或者递减。PRE_CONC信号在FBK_CLK和D_REF_CLK对准过程的前一个时钟使能，使??-∑电路复位。??-∑电路把每个P_IN[7:0]的值与倍频系数累加，并不停地把累加后的值与M-1比较：当累加值大于M-1时，FT_INC置为“1”，增加延迟线的延时，同时在累加值中减去M；否则，FT_INC为“0”，延迟线的延时不变，累加值参与下一次运算。通过??-∑算法，延迟线微调电路把剩余的单位延时按一定规律分配到对准过程中的个别输出时钟，实现输出时钟的波形接近理想时钟。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种数字频率合成器，其特征在于，包括：

2.根据权利要求1所述的数字频率合成器，其特征在于，所述可变数字振荡单元为采用可调节的延迟线调节其输出的输出时钟的频率和相位的延迟线振荡器。

3.根据权利要求2所述的数字频率合成器，其特征在于，所述延迟线振荡器包括双输入边沿触发的RS触发器、其输入端与所述RS触发器输出端连接的并将其输出作为所述RS触发器的输入的可变延迟线以及为所述可变延迟线供电的低压降稳压器；所述RS触发器包括R端第一输入、R端第二输入、S端第一输入和S端第二输入，其中所述S端第一输入的输入信号为参考时钟，S端第二输入的输入信号为通过反相器变换的所述可变延迟线输出信号，所述R端第一输入为所述可变延迟线输出信号，所述R端第二输入接地。

4.根据权利要求3所述的数字频率合成器，其特征在于，所述可变延迟线包括串接的低精度延迟线和修正电路，所述低精度延迟线和修正电路分别接受所述控制信号产生单元输出的控制信号的控制。

5.根据权利要求4所述的数字频率合成器，其特征在于，所述可配置低电压稳压器包括并接在其电压输出端与地之间的、受所述控制信号产生单元输出的控制信号控制以微调输出电压值的反馈电阻网络。

6.根据权利要求1-5任意一项所述的数字频率合成器，其特征在于，所述控制信号产生单元进一步包括：

7.根据权利要求5所述的数字频率合成器，其特征在于，所述频率变换模块进一步包括用于将所述输出时钟信号进行M分频的第一时钟分频器和用于将所述参考时钟信号进行D次分频的第二时钟分频器；所述第一、第二时钟分频器的输出分别连接到所述比较模块。

8.根据权利要求7所述的数字频率合成器，其特征在于，所述比较模块包括用于比较所述第一、第二时钟分频器输出的频率，并将比较结果输出到所述振荡器控制电路产生控制信号控制所述振荡器输出时钟频率的初始化电路以及用于比较所述第一、第二时钟分频器输出的相位，并将比较结果输出到所述振荡器控制电路产生控制信号控制所述振荡器输出时钟频率的相位比较器。

9.根据权利要求8所述的数字频率合成器，其特征在于，所述比较模块还包括用于控制所述振荡器相位使得其输出的输出时钟与参考时钟的相位相同的停止/重启电路。

10.根据权利要求9所述的数字频率合成器，其特征在于，所述振荡控制电路包括延迟线微调控制器、延迟线寄存器和累加器；所述延迟线寄存器接受所述初始化电路的输出并在所述延迟线微调控制器输出的进位或借位信号控制下，产生输出信号到所述累加器；所述累加器还接受所述延迟线微调控制器输出的微调控制信号，并产生控制信号输出到所述可变数字振荡单元。