JPH021455B2 - - Google Patents
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- Publication number
- JPH021455B2 JPH021455B2 JP15616182A JP15616182A JPH021455B2 JP H021455 B2 JPH021455 B2 JP H021455B2 JP 15616182 A JP15616182 A JP 15616182A JP 15616182 A JP15616182 A JP 15616182A JP H021455 B2 JPH021455 B2 JP H021455B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flop
- flip
- pulse signal
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000013256 coordination polymer Substances 0.000 description 20
- 230000001360 synchronised effect Effects 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、各種デジタル回路に使用される同
期化回路方式に関する。
期化回路方式に関する。
一般に、デジタル回路において非同期信号を、
例えば一定の周期を有するクロツクパルス信号に
同期化させる場合がある。この場合、例えば第１
図に示すような同期化回路が多用されている。こ
の同期化回路は、Ｄ型フリツプフロツプ（以下単
にフリツプフロツプと称する）１ａ，１ｂを直列
に接続したもので、フリツプフロツプ１ａの入力
端子Ｄに非同期信号Ｉが入力される。フリツプフ
ロツプ１ａは、信号Ｉをセツトとすると第２図に
示すようなクロツクパルス信号（以下クロツク信
号と称する）CPに同期して出力信号F1をフリツ
プフロツプ１ｂに出力する。このフリツプフロツ
プ１ｂは、信号F1をセツト入力すると、セツト
入力後のクロツク信号CPに同期して出力信号F2
を出力する。したがつて、非同期信号Ｉをクロツ
ク信号CPに同期化した信号F2として出力するこ
とができる。
例えば一定の周期を有するクロツクパルス信号に
同期化させる場合がある。この場合、例えば第１
図に示すような同期化回路が多用されている。こ
の同期化回路は、Ｄ型フリツプフロツプ（以下単
にフリツプフロツプと称する）１ａ，１ｂを直列
に接続したもので、フリツプフロツプ１ａの入力
端子Ｄに非同期信号Ｉが入力される。フリツプフ
ロツプ１ａは、信号Ｉをセツトとすると第２図に
示すようなクロツクパルス信号（以下クロツク信
号と称する）CPに同期して出力信号F1をフリツ
プフロツプ１ｂに出力する。このフリツプフロツ
プ１ｂは、信号F1をセツト入力すると、セツト
入力後のクロツク信号CPに同期して出力信号F2
を出力する。したがつて、非同期信号Ｉをクロツ
ク信号CPに同期化した信号F2として出力するこ
とができる。
ところで、フリツプフロツプ１ａは通常信号Ｉ
が与えられると、次のクロツク信号CPの例えば
立上がりで読込み記憶することになる。しかしな
がら、第２図に示すようにクロツク信号CPの立
上がりと同時に信号Ｉが与えられると、フリツプ
フロツプ１ａのデータセツトアツプタイムまたは
データホールドタイムが十分取ることができない
ため、その出力信号F1が第２図に示すように不
定状態になることがある。フリツプフロツプ１ｂ
は、信号F1が安定した後にクロツク信号CPに同
期してラツチすることになる。したがつて、上記
のような同期化回路では、フリツプフロツプ１ａ
の出力信号F1が安定する時間を十分見込む必要
があるため、クロツク信号CPの周期を大きく設
定する必要がある。
が与えられると、次のクロツク信号CPの例えば
立上がりで読込み記憶することになる。しかしな
がら、第２図に示すようにクロツク信号CPの立
上がりと同時に信号Ｉが与えられると、フリツプ
フロツプ１ａのデータセツトアツプタイムまたは
データホールドタイムが十分取ることができない
ため、その出力信号F1が第２図に示すように不
定状態になることがある。フリツプフロツプ１ｂ
は、信号F1が安定した後にクロツク信号CPに同
期してラツチすることになる。したがつて、上記
のような同期化回路では、フリツプフロツプ１ａ
の出力信号F1が安定する時間を十分見込む必要
があるため、クロツク信号CPの周期を大きく設
定する必要がある。
しかしながら、上記のような出力信号F1の安
定化時間を正確に決定することは不可能であり、
そのためクロツク信号CPの周期を大きく設定し
てもフリツプフロツプ１ｂの出力信号F2である
同期信号が不安定になり、デジタル回路が誤動作
を起こすなどの欠点があつた。
定化時間を正確に決定することは不可能であり、
そのためクロツク信号CPの周期を大きく設定し
てもフリツプフロツプ１ｂの出力信号F2である
同期信号が不安定になり、デジタル回路が誤動作
を起こすなどの欠点があつた。
この発明は、上期の事情を鑑みてなされたもの
で、簡単な回路構成で非同期信号を短時間で確実
に同期化させ、デジタル回路の誤動作を防止でき
るようにした同期化回路方式を提供することを目
的とする。
で、簡単な回路構成で非同期信号を短時間で確実
に同期化させ、デジタル回路の誤動作を防止でき
るようにした同期化回路方式を提供することを目
的とする。
すなわち、この発明においては、非同期信号が
入力している期間にクロツク信号を積分して三角
波を出力する積分回路が設けられる。この積分回
路の出力波形に基づいて、例えばシユミツトトリ
ガ回路から所定のパルス幅を有するパルス信号が
出力される。このパルス信号をセツト入力としク
ロツク信号に同期してリセツトされる第１のフリ
ツプフロツプが設けられる。そして、この第１の
フリツプフロツプの出力信号をセツト入力とする
第２のフリツプフロツプから、クロツク信号に同
期する同期信号が出力される。したがつて、これ
により、クロツク信号と第１のフリツプフロツプ
のセツト入力とは同期することはなく、安定な同
期信号を得ることができるものである。
入力している期間にクロツク信号を積分して三角
波を出力する積分回路が設けられる。この積分回
路の出力波形に基づいて、例えばシユミツトトリ
ガ回路から所定のパルス幅を有するパルス信号が
出力される。このパルス信号をセツト入力としク
ロツク信号に同期してリセツトされる第１のフリ
ツプフロツプが設けられる。そして、この第１の
フリツプフロツプの出力信号をセツト入力とする
第２のフリツプフロツプから、クロツク信号に同
期する同期信号が出力される。したがつて、これ
により、クロツク信号と第１のフリツプフロツプ
のセツト入力とは同期することはなく、安定な同
期信号を得ることができるものである。
以下図面を参照してこの発明の一実施例につい
て説明する。第３図はこの発明に係る同期化回路
の構成を示すもので、１１は積分回路で非同期信
号Ｉが与えられる期間にクロツク信号CPを積分
する機能を有している。すなわち、この積分回路
１１は、例えばオペアンプの入出力端子間にコン
デンサと抵抗器の並列回路を有した回路構成で、
スイツチ信号S1で「１」状態のクロツク信号CP
をコンデンサに充電し、スイツチ信号S2で「０」
状態のクロツク信号CPでコンデンサを放電する
ように動作する。積分回路１１の出力信号V0で
ある三角波形は、シユミツトトリガ回路１２に与
えられる。このシユミツトトリガ回路１２は、
高、低二つのしきい値を設定する制御入力信号
Th1，Th2により、上記三角波形に基づいたパル
ス幅を有するパルス信号Ｐを出力する。このパル
ス信号Ｐは、Ｄ型フリツプフロツプ１３の直接セ
ツト入力端子Ｓに与えられる。このＤ型フリツプ
フロツプ１３は、そのデータセツト入力端子Ｄが
グランドレベルに設定され、その出力信号F1を
Ｄ型フリツプフロツプ１４のデータセツト入力端
子Ｄに出力する。このＤ型フリツプフロツプ１４
は、信号F1が与えられると次のクロツク信号CP
に同期した出力信号F2である同期化信号を出力
することになる。
て説明する。第３図はこの発明に係る同期化回路
の構成を示すもので、１１は積分回路で非同期信
号Ｉが与えられる期間にクロツク信号CPを積分
する機能を有している。すなわち、この積分回路
１１は、例えばオペアンプの入出力端子間にコン
デンサと抵抗器の並列回路を有した回路構成で、
スイツチ信号S1で「１」状態のクロツク信号CP
をコンデンサに充電し、スイツチ信号S2で「０」
状態のクロツク信号CPでコンデンサを放電する
ように動作する。積分回路１１の出力信号V0で
ある三角波形は、シユミツトトリガ回路１２に与
えられる。このシユミツトトリガ回路１２は、
高、低二つのしきい値を設定する制御入力信号
Th1，Th2により、上記三角波形に基づいたパル
ス幅を有するパルス信号Ｐを出力する。このパル
ス信号Ｐは、Ｄ型フリツプフロツプ１３の直接セ
ツト入力端子Ｓに与えられる。このＤ型フリツプ
フロツプ１３は、そのデータセツト入力端子Ｄが
グランドレベルに設定され、その出力信号F1を
Ｄ型フリツプフロツプ１４のデータセツト入力端
子Ｄに出力する。このＤ型フリツプフロツプ１４
は、信号F1が与えられると次のクロツク信号CP
に同期した出力信号F2である同期化信号を出力
することになる。
このような構成において、その動作を説明す
る。第４図に示すように、非同期信号Ｉが与えら
れると、積分回路１１はクロツク信号CPの積分
を行なつて、三角波形である出力信号V0を出力
する。すなわち、積分回路１１は、非同期信号Ｉ
が「１」の期間にクロツク信号CPに同期してス
イツチ信号S1，S2により設定される立上がり傾斜
および立下がり傾斜を有する三角波形の信号V0
を出力する。シユミツトトリガ回路１２は、信号
V0が与えられると制御入力信号Th1，Th2により
高、低のしきい値レベル（第４図のａ，ｂ）が設
定され、そのしきい値レベルおよび三角波形に基
づいたパルス幅のパルス信号Ｐを出力する。
る。第４図に示すように、非同期信号Ｉが与えら
れると、積分回路１１はクロツク信号CPの積分
を行なつて、三角波形である出力信号V0を出力
する。すなわち、積分回路１１は、非同期信号Ｉ
が「１」の期間にクロツク信号CPに同期してス
イツチ信号S1，S2により設定される立上がり傾斜
および立下がり傾斜を有する三角波形の信号V0
を出力する。シユミツトトリガ回路１２は、信号
V0が与えられると制御入力信号Th1，Th2により
高、低のしきい値レベル（第４図のａ，ｂ）が設
定され、そのしきい値レベルおよび三角波形に基
づいたパルス幅のパルス信号Ｐを出力する。
パルス信号Ｐは、Ｄ型フリツプフロツプ１３の
直接セツト入力端子Ｓに与えられるため、その出
力信号F1はパルス信号Ｐに同期して立上がるこ
とになる。すなわち、信号F1のタイミングはク
ロツク信号CPの立上がりエツジとは重なること
がない。そして、上記のようにＤ型フリツプフロ
ツプ１３のデータ入力端子Ｄはグランドレベルに
設定されているため、信号F1はクロツク信号CP
の立上がりに同期して立下がることになる。すな
わち、非同期信号Ｉが存在している期間、Ｄ型フ
リツプフロツプ１３は連続したパルス列を出力し
ている。そして、Ｄ型フリツプフロツプ１４は、
信号F1が与えられると次のクロツク信号CPに同
期して読込まれ、クロツク信号CPに同期した信
号F2を出力する。すなわち、１〜２クロツク分
遅れて、非同期信号Ｉをクロツク信号CPに同期
化した同期化信号F2として出力することになる。
直接セツト入力端子Ｓに与えられるため、その出
力信号F1はパルス信号Ｐに同期して立上がるこ
とになる。すなわち、信号F1のタイミングはク
ロツク信号CPの立上がりエツジとは重なること
がない。そして、上記のようにＤ型フリツプフロ
ツプ１３のデータ入力端子Ｄはグランドレベルに
設定されているため、信号F1はクロツク信号CP
の立上がりに同期して立下がることになる。すな
わち、非同期信号Ｉが存在している期間、Ｄ型フ
リツプフロツプ１３は連続したパルス列を出力し
ている。そして、Ｄ型フリツプフロツプ１４は、
信号F1が与えられると次のクロツク信号CPに同
期して読込まれ、クロツク信号CPに同期した信
号F2を出力する。すなわち、１〜２クロツク分
遅れて、非同期信号Ｉをクロツク信号CPに同期
化した同期化信号F2として出力することになる。
以上詳述したようにこの発明によれば、同期化
用のフリツプフロツプに対して、非同期信号とク
ロツク信号が同時に与えられることを防止できる
ため、フリツプフロツプの出力を安定化するため
の安定化時間を考慮する必要は全くない。したが
つて、クロツク信号の周期の設定とは関係なく、
常にフリツプフロツプの出力信号を安定にできる
ため、非周期化信号を短時間で確実に同期化でき
る。そのため、安定した同期化信号を使用するこ
とにより、デジタル回路の誤動作を大幅に防止で
きる。しかも、回路構成は簡単であるため、集積
回路化も容易であり、広い範囲のデジタル回路に
利用できる効果もある。
用のフリツプフロツプに対して、非同期信号とク
ロツク信号が同時に与えられることを防止できる
ため、フリツプフロツプの出力を安定化するため
の安定化時間を考慮する必要は全くない。したが
つて、クロツク信号の周期の設定とは関係なく、
常にフリツプフロツプの出力信号を安定にできる
ため、非周期化信号を短時間で確実に同期化でき
る。そのため、安定した同期化信号を使用するこ
とにより、デジタル回路の誤動作を大幅に防止で
きる。しかも、回路構成は簡単であるため、集積
回路化も容易であり、広い範囲のデジタル回路に
利用できる効果もある。
第１図は従来の同期化回路の構成図、第２図は
そのタイミングチヤート、第３図はこの発明の一
実施例に係る同期化回路の構成図、第４図はその
タイミングチヤートである。 １ａ，１ｂ，１３，１４……Ｄ型フリツプフロ
ツプ、１１……積分回路、１２……シユミツトト
リガ回路。
そのタイミングチヤート、第３図はこの発明の一
実施例に係る同期化回路の構成図、第４図はその
タイミングチヤートである。 １ａ，１ｂ，１３，１４……Ｄ型フリツプフロ
ツプ、１１……積分回路、１２……シユミツトト
リガ回路。
Claims (1)
- １ 一定の周期で発生するクロツクパルス信号を
そのクロツクパルス信号とは非同期の入力信号が
入力している期間に積分する積分回路と、この積
分回路の出力波形に基づいて所定のパルス幅を有
するパルス信号を作成するパルス信号作成回路
と、このパルス信号作成回路から出力する上記パ
ルス信号をセツト入力とし上記クロツクパルス信
号に同期してリセツトされる第１のフリツプフロ
ツプと、この第１のフリツプフロツプの出力信号
をセツト入力としそのセツト入力以後の上記クロ
ツクパルス信号に同期して上記第１のフリツプフ
ロツプの出力信号に相当する同期信号を出力する
第２のフリツプフロツプとからなることを特徴と
する同期化回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15616182A JPS5945714A (ja) | 1982-09-08 | 1982-09-08 | 同期化回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15616182A JPS5945714A (ja) | 1982-09-08 | 1982-09-08 | 同期化回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945714A JPS5945714A (ja) | 1984-03-14 |
| JPH021455B2 true JPH021455B2 (ja) | 1990-01-11 |
Family
ID=15621677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15616182A Granted JPS5945714A (ja) | 1982-09-08 | 1982-09-08 | 同期化回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945714A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0266682B1 (en) * | 1986-11-07 | 1993-07-14 | The Perkin-Elmer Corporation | Spectrophotometer with line frequency slaved voltage-to-frequency converter system |
-
1982
- 1982-09-08 JP JP15616182A patent/JPS5945714A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5945714A (ja) | 1984-03-14 |
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