JPS5945714A - 同期化回路方式 - Google Patents
同期化回路方式Info
- Publication number
- JPS5945714A JPS5945714A JP15616182A JP15616182A JPS5945714A JP S5945714 A JPS5945714 A JP S5945714A JP 15616182 A JP15616182 A JP 15616182A JP 15616182 A JP15616182 A JP 15616182A JP S5945714 A JPS5945714 A JP S5945714A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- flop
- flip
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、各イ１１１デジタル回路に使用される同期
化回路方式に関する。
化回路方式に関する。
一般に、デ・ゾタル回路において非同期信号を、例えば
一定の周期を有するクロ、り・ぐルスイＳ号に同期化さ
せる場合がある。この場合、例えば第１図に示すような
同期化回路が多用されている。この同期化回路は、Ｄ型
フリップフロツノ（以下単にフリップフロップと称する
）１Ｂ。
一定の周期を有するクロ、り・ぐルスイＳ号に同期化さ
せる場合がある。この場合、例えば第１図に示すような
同期化回路が多用されている。この同期化回路は、Ｄ型
フリップフロツノ（以下単にフリップフロップと称する
）１Ｂ。
１ｂを直列に接続したもので、フリップフロツプ１ａの
入力端子りに非同期信号Ｉが人力される。フリップフロ
ップ１ａは、信号■をセットとすると第２図に示すよう
なりロックパルスイバ号（以下クロック信号と称する）
ｃｐに同期して出力信号Ｆｌ をフリップフロップ０１
ｂに出力する。このフリッゾフｏツブｌｂｌ：Ｉ１、信
号Ｆ。
入力端子りに非同期信号Ｉが人力される。フリップフロ
ップ１ａは、信号■をセットとすると第２図に示すよう
なりロックパルスイバ号（以下クロック信号と称する）
ｃｐに同期して出力信号Ｆｌ をフリップフロップ０１
ｂに出力する。このフリッゾフｏツブｌｂｌ：Ｉ１、信
号Ｆ。
をセット入力すると、セット入力後のクロック信号ＣＰ
に同期して出力信号Ｆ２を出力する。
に同期して出力信号Ｆ２を出力する。
１−７だかつで、非同期信号■をクロ、２１５１号ＣＩ
）に回１１１１什し／こ信号Ｆ２とし２で出力すること
ができる。
）に回１１１１什し／こ信号Ｆ２とし２で出力すること
ができる。
ところで、ノリツノフロップ１ａは通常信号Ｉが−りえ
ｌっれる２、次のクロック信号ＣＩ）のＢ１１えは□立
上がりでｎ’）Ｙ ｉへみ記ｊ、ドするこ一：になる。
ｌっれる２、次のクロック信号ＣＩ）のＢ１１えは□立
上がりでｎ’）Ｙ ｉへみ記ｊ、ドするこ一：になる。
しかしながら、第２１’１１に示ずようにクロック信号
ｃｐの立−上がりと同時にイ乙刊Ｉが−りえらノすると
、フリップフロ、フ０１ａのデータセ、トアッグクイム
寸／とＱ；１、フ゛〜タホールドタイムが十分Ｊ１！る
ことができないため、その出カイｄ号［＋ ＋ が第２
図に示すよう（・（不定状態になることがある。ノリ７
］０フロツプ１ｂは、信号１・”ｌが安定し７′ト−伏
にクロック信号ＣＰに同期してう、チすることになる。
ｃｐの立−上がりと同時にイ乙刊Ｉが−りえらノすると
、フリップフロ、フ０１ａのデータセ、トアッグクイム
寸／とＱ；１、フ゛〜タホールドタイムが十分Ｊ１！る
ことができないため、その出カイｄ号［＋ ＋ が第２
図に示すよう（・（不定状態になることがある。ノリ７
］０フロツプ１ｂは、信号１・”ｌが安定し７′ト−伏
にクロック信号ＣＰに同期してう、チすることになる。
したがっで、上記のような同期化回路では、フリラフ０
フロツゾ１ａの出力信号Ｆｌが安定する時間を十分見込
む必要がある７′ζめ、クロ７り信号ＣＰの周期を大き
く設定する必要がある。
フロツゾ１ａの出力信号Ｆｌが安定する時間を十分見込
む必要がある７′ζめ、クロ７り信号ＣＰの周期を大き
く設定する必要がある。
しかしながら、上記のような出カイ菖月丁パ１の安定化
時間をｊに確に決定することは小１り能であり、そのた
めクロック信号ｃ ｐの周期を大きく設定し２てもフリ
ップフロ、ン°１ｂの出カイＲ弓Ｆ２である同期信号が
不安定にな（λ、デジタル回路が誤動作を起こすなどの
欠点があった。
時間をｊに確に決定することは小１り能であり、そのた
めクロック信号ｃ ｐの周期を大きく設定し２てもフリ
ップフロ、ン°１ｂの出カイＲ弓Ｆ２である同期信号が
不安定にな（λ、デジタル回路が誤動作を起こすなどの
欠点があった。
この発明は、上期の事情を鑑みてなされ／こもので、簡
単な回路構成て非同期信号を短時間で確実に同期化させ
、デジタル回路の誤動作を防１Ｆできるようにした同期
化回路方式をぜ伊、することを目的とする。
単な回路構成て非同期信号を短時間で確実に同期化させ
、デジタル回路の誤動作を防１Ｆできるようにした同期
化回路方式をぜ伊、することを目的とする。
すなわち、この発明においては、非同期信号が入力して
いる期間にクロック信号を積分し、て三角波を出力する
積分回路が設けＬ−、Ｊする。この積分回路の出力波形
に基づいて、例えばシーミツトトリガ回路から所定のパ
ルス幅をイ１する・Ｐルス信号が出力される。このノク
ルス信号をセット入力としクロック信号に同期！てリセ
ットされる第１のフリラフ０フロツプが設０らノ１．る
。そして、この第１のフリノゾフ「Ｊヮグの出力悄〜刊
ケセット人力とする第２のフリップフロップから、クロ
ック信号に同期する同期信号が出力される。しンｋがっ
で、これにより、クロック信号と第１のノリツノフロッ
プのセット入力とは同期することはなく、安定な同期イ
ｈ号を？４４ることかできるものである。
いる期間にクロック信号を積分し、て三角波を出力する
積分回路が設けＬ−、Ｊする。この積分回路の出力波形
に基づいて、例えばシーミツトトリガ回路から所定のパ
ルス幅をイ１する・Ｐルス信号が出力される。このノク
ルス信号をセット入力としクロック信号に同期！てリセ
ットされる第１のフリラフ０フロツプが設０らノ１．る
。そして、この第１のフリノゾフ「Ｊヮグの出力悄〜刊
ケセット人力とする第２のフリップフロップから、クロ
ック信号に同期する同期信号が出力される。しンｋがっ
で、これにより、クロック信号と第１のノリツノフロッ
プのセット入力とは同期することはなく、安定な同期イ
ｈ号を？４４ることかできるものである。
以下図面を参照してこの発明の一実施例について説明１
゛る。第３図はこの発明に係る同期化回路の第１°Ｃｆ
成を示すもので、１１は１ノ（分回路で非同期信号■が
−りえられる期間にクロ、り信号ｃｐをＵ（分する様態
を；１している。すなわち、この積分回路１〕は、例え
ば刊ペアンプの入出力端子間（（コンデンサと抵抗＋：
（：の並列回路をイｆし７／ζＮＦ７５ ＋７￥成で、
スイッチイ＋’＋ ”；ｊ’ Ｓ Ｉ で「１．」状態
（７） りｚツク信号ＣＰをコンデンサに充′重し、ス
イップ信−弓Ｓ２で［１月状態のクロック信号ＣＰでコ
ンデンサを放電するように動作する。積分回路１１の出
力信号Ｖ。である三角波形は、シーミツトトリガ回路１
２に力えられる。このシーミツ） ｌ−ＩＪガ回路１２
は、高、低二つのしきい値を設定する制（Ｉｌｌ 入力
信号Ｔｈｌ 、 ｉ’ｈ２ Ｋ Ｊ： リ、上記三角波
形に基ついた・やルス幅を有するパルス信号Ｐを出力す
る。この・？ルス（Ａ号Ｐｉ：、Ｄ型フリップフロップ
１３の直接セット入力端子ＳＫ力えら〕〕７／）。この
Ｄ型りリップフ１］ツブ１３は、そのデークセ、Ｉ・入
力端子りがグランドレベルに設定され、その出力（ｊ４
−′；ｊＦ’ Ｉ をＩ〕型フリノプフロッ７０１４の
データセット入力端子りに出力する。このＤ型フリップ
フロ、プ１４は、信号ＦＩが右えられると次のクロック
信号ｃｐに同期ｌ、た出力１ａ号Ｆ２である同期化（ｆ
ｉ号を出力することになる。
゛る。第３図はこの発明に係る同期化回路の第１°Ｃｆ
成を示すもので、１１は１ノ（分回路で非同期信号■が
−りえられる期間にクロ、り信号ｃｐをＵ（分する様態
を；１している。すなわち、この積分回路１〕は、例え
ば刊ペアンプの入出力端子間（（コンデンサと抵抗＋：
（：の並列回路をイｆし７／ζＮＦ７５ ＋７￥成で、
スイッチイ＋’＋ ”；ｊ’ Ｓ Ｉ で「１．」状態
（７） りｚツク信号ＣＰをコンデンサに充′重し、ス
イップ信−弓Ｓ２で［１月状態のクロック信号ＣＰでコ
ンデンサを放電するように動作する。積分回路１１の出
力信号Ｖ。である三角波形は、シーミツトトリガ回路１
２に力えられる。このシーミツ） ｌ−ＩＪガ回路１２
は、高、低二つのしきい値を設定する制（Ｉｌｌ 入力
信号Ｔｈｌ 、 ｉ’ｈ２ Ｋ Ｊ： リ、上記三角波
形に基ついた・やルス幅を有するパルス信号Ｐを出力す
る。この・？ルス（Ａ号Ｐｉ：、Ｄ型フリップフロップ
１３の直接セット入力端子ＳＫ力えら〕〕７／）。この
Ｄ型りリップフ１］ツブ１３は、そのデークセ、Ｉ・入
力端子りがグランドレベルに設定され、その出力（ｊ４
−′；ｊＦ’ Ｉ をＩ〕型フリノプフロッ７０１４の
データセット入力端子りに出力する。このＤ型フリップ
フロ、プ１４は、信号ＦＩが右えられると次のクロック
信号ｃｐに同期ｌ、た出力１ａ号Ｆ２である同期化（ｆ
ｉ号を出力することになる。
このような構成に二１、・いて、その動作を説、明−４
る。第４図に示′）゛ように、非同期ＩＦ５号Ｉが−り
えられると、積分回路１１はクロック信号ＣＩ）の積分
を行なって、三角波形である出カイ；）号■。
る。第４図に示′）゛ように、非同期ＩＦ５号Ｉが−り
えられると、積分回路１１はクロック信号ＣＩ）の積分
を行なって、三角波形である出カイ；）号■。
を出力する。すなわち、積分回路１１は、非同期信号■
が「−１」の期間にクロックイ：τけｃｐに同期してス
イッチ信号ｓ、、３．．により設定される立上がり傾斜
および立下がり傾斜を治する三角波形の信号Ｖ。を出力
する。シュミットトリガ回路１２は、信号ｖｏが力えら
れると制御人力信号ＴｈＩ ＋ Ｔｈ２により高、低の
しきい値ｌノベル（第４図のａ、ｌ））が設定され、そ
のしきいイ１へレベルおよび三角波形に基ついだ・９ル
ス幅の・にルス・信号Ｉ）を出力する。
が「−１」の期間にクロックイ：τけｃｐに同期してス
イッチ信号ｓ、、３．．により設定される立上がり傾斜
および立下がり傾斜を治する三角波形の信号Ｖ。を出力
する。シュミットトリガ回路１２は、信号ｖｏが力えら
れると制御人力信号ＴｈＩ ＋ Ｔｈ２により高、低の
しきい値ｌノベル（第４図のａ、ｌ））が設定され、そ
のしきいイ１へレベルおよび三角波形に基ついだ・９ル
ス幅の・にルス・信号Ｉ）を出力する。
・やルス信号Ｐは、Ｄ型フリッゾフロップ１３の直接セ
ット入力端子Ｓに与えられるため、その出力信号Ｆ、は
・やルス侶号Ｐに同期して立」二がることになる。すな
わち、信号Ｆ１のタイミングはクロック信号ＣＰの立上
がりエツゾどけ重なることがない。そして、上記のよう
にＩ）型ノリソゲ７０ツグ１３のデータ人力６ｊｒ＋ｔ
−Ｊｖわｊ−り゛ランドレベルに設定されているため、
信号Ｆ】はクロック信号ｃｐの立上が漫に同期して立下
がることになる。すなわち、非同期信−ｉｑ、 １が存
在している期間、Ｄ型フリップフロッフ０１３は連続し
たパルス列を出力している。そして、■〕型フリッグフ
ロッノ１４は、信号。１ｉｔＩが与えられると次のクロ
ック信号ｃｐに同期して読込−まれ、クロック信号ｃｐ
に同期した信号Ｆ２を出力する。すなわち、１〜２クロ
ック分遅れて、非同期信号■をクロック信号ｃｐに同期
化した一同期化信号Ｆ２として出力することになる。
ット入力端子Ｓに与えられるため、その出力信号Ｆ、は
・やルス侶号Ｐに同期して立」二がることになる。すな
わち、信号Ｆ１のタイミングはクロック信号ＣＰの立上
がりエツゾどけ重なることがない。そして、上記のよう
にＩ）型ノリソゲ７０ツグ１３のデータ人力６ｊｒ＋ｔ
−Ｊｖわｊ−り゛ランドレベルに設定されているため、
信号Ｆ】はクロック信号ｃｐの立上が漫に同期して立下
がることになる。すなわち、非同期信−ｉｑ、 １が存
在している期間、Ｄ型フリップフロッフ０１３は連続し
たパルス列を出力している。そして、■〕型フリッグフ
ロッノ１４は、信号。１ｉｔＩが与えられると次のクロ
ック信号ｃｐに同期して読込−まれ、クロック信号ｃｐ
に同期した信号Ｆ２を出力する。すなわち、１〜２クロ
ック分遅れて、非同期信号■をクロック信号ｃｐに同期
化した一同期化信号Ｆ２として出力することになる。
以上詳述し゛たようにこの発明によれは、同期化用の７
リツプフロ、ｆに対して、非同期１８号とクロック信号
が同時に力えもれることを防止できるため、フリノブフ
ロラ７°の出力を安定化するだめの安定化時間を考慮す
る必要は全くない。したがって、クロック信号の周期の
設定とは関係なく、常にフリップフロップの出力信号を
安定妬できるため、非周期化（Ｑ Ｍを知時間で確実に
同期化できる。その／ヒめ、安定した同期化信号を使用
することにより、デジタル回路の誤動作を大幅に防止で
きる。しかも、回路４１″〜成は簡単であるため、集積
回路化も容易であり、広い範囲のデジタル回路に利用で
きる効果もある。
リツプフロ、ｆに対して、非同期１８号とクロック信号
が同時に力えもれることを防止できるため、フリノブフ
ロラ７°の出力を安定化するだめの安定化時間を考慮す
る必要は全くない。したがって、クロック信号の周期の
設定とは関係なく、常にフリップフロップの出力信号を
安定妬できるため、非周期化（Ｑ Ｍを知時間で確実に
同期化できる。その／ヒめ、安定した同期化信号を使用
することにより、デジタル回路の誤動作を大幅に防止で
きる。しかも、回路４１″〜成は簡単であるため、集積
回路化も容易であり、広い範囲のデジタル回路に利用で
きる効果もある。
ｉｒ目図は従来の同期化回路の構成図、第２図はそのタ
イミングチャート、第３図はこの発明の一実施例に係る
同期化回路の４１４成図、第４図はそのタイミングチャ
ートである。 ｌ ａ＋７ｂ、 ） ３ 、 ノ ４ ・・・
Ｄ 型 フ リ ッ ノ０ フ ロッゾ、ｌＩ・・・稍
分回路、１２・・・シュミットトリガ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ２
イミングチャート、第３図はこの発明の一実施例に係る
同期化回路の４１４成図、第４図はそのタイミングチャ
ートである。 ｌ ａ＋７ｂ、 ） ３ 、 ノ ４ ・・・
Ｄ 型 フ リ ッ ノ０ フ ロッゾ、ｌＩ・・・稍
分回路、１２・・・シュミットトリガ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 ２
Claims (1)
- 一定の周期で発生ずるクロックパルス信号をそのクロッ
クパルス信号とは非同期の入力信号が入力している期間
に積分する積分回路と、この積分回路の出力波形に基づ
いて所定のパルス幅を有するパルス信号を作成するパル
ス信号作成回路と、このパルス信号作成回路から出力す
る上記／Ｐルス信号をセット入力表し上記クロックパル
ス信号に同期してリセットされる第１のフリップフロッ
プと、この第１のフリップフロップの出力信号をセット
入力としそのセット入力貝後の上ｄ己りロックパルス信
号に同期して上記第１のフリップ７０ツノの出力信号に
相当する同期信号を出力する第２の７リツプフロツノと
からなることを特徴とする同期化回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15616182A JPS5945714A (ja) | 1982-09-08 | 1982-09-08 | 同期化回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15616182A JPS5945714A (ja) | 1982-09-08 | 1982-09-08 | 同期化回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945714A true JPS5945714A (ja) | 1984-03-14 |
| JPH021455B2 JPH021455B2 (ja) | 1990-01-11 |
Family
ID=15621677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15616182A Granted JPS5945714A (ja) | 1982-09-08 | 1982-09-08 | 同期化回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63134925A (ja) * | 1986-11-07 | 1988-06-07 | ザ・パーキン−エルマー・コーポレイシヨン | 分光測光装置 |
-
1982
- 1982-09-08 JP JP15616182A patent/JPS5945714A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63134925A (ja) * | 1986-11-07 | 1988-06-07 | ザ・パーキン−エルマー・コーポレイシヨン | 分光測光装置 |
| JP2730577B2 (ja) * | 1986-11-07 | 1998-03-25 | ザ・パーキン−エルマー・コーポレイシヨン | 分光測光装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021455B2 (ja) | 1990-01-11 |
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