JPH03203406A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPH03203406A JPH03203406A JP1344577A JP34457789A JPH03203406A JP H03203406 A JPH03203406 A JP H03203406A JP 1344577 A JP1344577 A JP 1344577A JP 34457789 A JP34457789 A JP 34457789A JP H03203406 A JPH03203406 A JP H03203406A
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- JP
- Japan
- Prior art keywords
- signal
- delay line
- output
- pulse width
- terminal
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイミング発生回路に関し、特に制御用タイミ
ング発生回路に関する。
ング発生回路に関する。
従来この種の回路は、マイクロコンピュータの制御信号
として出力されるリード・ライト信号を、そのままゲー
ト回路又゛はディレーラインなどを介して、各種情報処
理用の制御部分に接続する構成になっていた。
として出力されるリード・ライト信号を、そのままゲー
ト回路又゛はディレーラインなどを介して、各種情報処
理用の制御部分に接続する構成になっていた。
上述した従来のタイミング発生回路は、マイクロコンピ
ュータの制御信号のパルス幅およびタイミングを基本と
して、情報を処理していたので、この信号線にノイズな
どの外乱が発生すると、情報を処理する制御部分に直接
影響を与え、これにより場合によっては部品破壊に至る
ことも考えられる槽底である。つまり外乱などによる影
響の少ない安定したタイミングパルス幅の戒生とマージ
ンのあるタイミングの設定ができないなどの欠点があっ
た。
ュータの制御信号のパルス幅およびタイミングを基本と
して、情報を処理していたので、この信号線にノイズな
どの外乱が発生すると、情報を処理する制御部分に直接
影響を与え、これにより場合によっては部品破壊に至る
ことも考えられる槽底である。つまり外乱などによる影
響の少ない安定したタイミングパルス幅の戒生とマージ
ンのあるタイミングの設定ができないなどの欠点があっ
た。
本発明のタイミング発生回路は、少なくとも２個の中間
端子を設けたディレーラインと、Ｄ型フリップフロップ
とを備え、前記ディレーラインの出力と前記り型フリッ
プフロップの出力との反転論理積信号を前記ディレーラ
インの入力に加え、前記ディレーラインの２個の前記中
間端子の出力の時間差から得られたトリガ出力で前記り
型フリップフロップをリセットして構成される。
端子を設けたディレーラインと、Ｄ型フリップフロップ
とを備え、前記ディレーラインの出力と前記り型フリッ
プフロップの出力との反転論理積信号を前記ディレーラ
インの入力に加え、前記ディレーラインの２個の前記中
間端子の出力の時間差から得られたトリガ出力で前記り
型フリップフロップをリセットして構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示す回路図、第２図
は第１図に示す本発明の一実施例の動作におけるタイミ
ングチャートである。
は第１図に示す本発明の一実施例の動作におけるタイミ
ングチャートである。
第１および第２図においてディレーラインＤＬ１は、パ
ルス幅及びタイミングを発生させる為のディレーライン
である。電源投入後、まずマイクロコンピュータがアク
セス可能となった情報がポート信号ＰＤ（すなわち第２
図の信号１〉によりＤ型のプリップフロップＦ１のデー
タ端子に入力され（アクセス可能状態をハイとする）。
ルス幅及びタイミングを発生させる為のディレーライン
である。電源投入後、まずマイクロコンピュータがアク
セス可能となった情報がポート信号ＰＤ（すなわち第２
図の信号１〉によりＤ型のプリップフロップＦ１のデー
タ端子に入力され（アクセス可能状態をハイとする）。
次にマイクロコンピュータのリードライト信号ＲＷ（す
なわち第２図の信号２）の立上りでプリップフロップＦ
１がセットされ、出力信号Ｑがハイとなる信号３が得ら
れる。
なわち第２図の信号２）の立上りでプリップフロップＦ
１がセットされ、出力信号Ｑがハイとなる信号３が得ら
れる。
この信号３とディレーラインＤＬＩの端子ｍの出力すな
わち信号４をナンド回路Ｎ１によりナンド処理すること
により、ディレーラインＤＬＩで設定した遅れ時間ｔｍ
（第２図の時間ｔｍ）に相当するパルス幅ｔｘ （第
２図の時間ｔ１〉の信号がナンド回１１ＮＩの出力つま
りディレーラインＤＬ１の端子ａに信号５として得られ
る。従ってディレーラインＤＬＩの各端子ｂ〜ｍには、
ｔｌのパルス幅を持ちしかもディレーラインＤＬＩの各
端子に応じた遅延時間を有する信号を発生させることが
できる。又、マイクロコンピュータのリード・ライト信
号でフリップフロップＦ１をセットした後は、ディレー
ラインＤＬ１の端子ｄおよびｊの信号（端子ｊの信号は
反転され信号６となり、端子ｄの信号７と共にナンド回
路Ｎ２を通過し信号８となる〉によりプリップフロップ
Ｆ１は、リセットされる。
わち信号４をナンド回路Ｎ１によりナンド処理すること
により、ディレーラインＤＬＩで設定した遅れ時間ｔｍ
（第２図の時間ｔｍ）に相当するパルス幅ｔｘ （第
２図の時間ｔ１〉の信号がナンド回１１ＮＩの出力つま
りディレーラインＤＬ１の端子ａに信号５として得られ
る。従ってディレーラインＤＬＩの各端子ｂ〜ｍには、
ｔｌのパルス幅を持ちしかもディレーラインＤＬＩの各
端子に応じた遅延時間を有する信号を発生させることが
できる。又、マイクロコンピュータのリード・ライト信
号でフリップフロップＦ１をセットした後は、ディレー
ラインＤＬ１の端子ｄおよびｊの信号（端子ｊの信号は
反転され信号６となり、端子ｄの信号７と共にナンド回
路Ｎ２を通過し信号８となる〉によりプリップフロップ
Ｆ１は、リセットされる。
かようにして、入力した信号に対し、パルス幅１１で遅
延時間が互いに異った信号を、デイレ−ランインそれぞ
れの端子ａ〜ｍからの取出しが可能となる。
延時間が互いに異った信号を、デイレ−ランインそれぞ
れの端子ａ〜ｍからの取出しが可能となる。
以上説明したように本発明は、タイミング発生回路にお
いてマイクロコンピュータのリード・ライト制御信号に
同期して情報を処理する場合、−定の遅延時間を利用し
てタイミング及びパルス幅を任意に設定することにより
情報の処理スピード及び動作マージンを可変することが
できる。又、マイクロコンピュータのリード・ライト制
御信号に同期してフリップフロップをセットすることに
より、この信号系に外乱などによるノイズが発生しても
、信号の立上りでフリップフロップをセットする為その
影響を受けにくい、つまり安定したパルス信号が出力す
るという効果がある。さらに、この回路方式により、信
号４および信号５のパルス信号を利用すれば最大ディレ
ーラインの全遅延時間の２倍のパルス幅を有した信号を
発生させることなどができるという効果がある。
いてマイクロコンピュータのリード・ライト制御信号に
同期して情報を処理する場合、−定の遅延時間を利用し
てタイミング及びパルス幅を任意に設定することにより
情報の処理スピード及び動作マージンを可変することが
できる。又、マイクロコンピュータのリード・ライト制
御信号に同期してフリップフロップをセットすることに
より、この信号系に外乱などによるノイズが発生しても
、信号の立上りでフリップフロップをセットする為その
影響を受けにくい、つまり安定したパルス信号が出力す
るという効果がある。さらに、この回路方式により、信
号４および信号５のパルス信号を利用すれば最大ディレ
ーラインの全遅延時間の２倍のパルス幅を有した信号を
発生させることなどができるという効果がある。
第１図は本発明の一実施例の構成を示す回路図、第２図
は本発明の一実施例の動作におけるタイミングチャート
。 Ｆｌ・・・・・・フリップフロップ、ＤＬｌ・・・・・
・ディレーライン、１〜８・・・・・・信号。
は本発明の一実施例の動作におけるタイミングチャート
。 Ｆｌ・・・・・・フリップフロップ、ＤＬｌ・・・・・
・ディレーライン、１〜８・・・・・・信号。
Claims (1)
- 少なくとも２個の中間端子を設けたディレーラインと、
Ｄ型フリップフロップとを備え、前記ディレーラインの
出力と前記Ｄ型フリップフロップの出力との反転論理積
信号を前記ディレーラインの入力に加え、前記ディレー
ラインの２個の前記中間端子の出力の時間差から得られ
たトリガ出力で前記Ｄ型フリップフロップをリセットし
て成ることを特徴とするタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344577A JPH03203406A (ja) | 1989-12-28 | 1989-12-28 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344577A JPH03203406A (ja) | 1989-12-28 | 1989-12-28 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203406A true JPH03203406A (ja) | 1991-09-05 |
Family
ID=18370349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344577A Pending JPH03203406A (ja) | 1989-12-28 | 1989-12-28 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203406A (ja) |
-
1989
- 1989-12-28 JP JP1344577A patent/JPH03203406A/ja active Pending
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