JPH01117423A - デジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分腎ン 本発明はデジタルアナログ変換器に係り、特にデジタル
オーディオ信号をアナログ音声信号に変換する際に用い
て好適なデジタルアナログ変換器に関する。

〈従来技術〉 コンパクトディスクプレーヤ（ＣＤプレーヤ）やデジタ
ルデーゴ録音・再生値＠　（ＤＡＴ装置りではデジタル
で表現された音楽信号をアナログ信号に変換して出力す
る必要がある。

−ａに使用されている音楽再生用のデジタルアナｐグ変
換ｌ　（ＤＡ変換器という）は第８図に示すように、サ
ンプリング周期で入力されろデジタルデータＤＴを直流
電流■。に変換するデジタル・電流＊換ｓ１と、サンゴ
リングパルスＰ、が発生する毎に電流■。を電圧Ｓ０（
第９図参照）に変換してホールドする電流・電圧変換器
２と、出力電圧Ｓ０を連続した清めらかなアナログ信号
Ｓ４に成形して出力するローパスフィルタ３を有して構
成されている。尚、電流・電圧変換ＩＪ２におけるスイ
ッチＳＷの可動接点はサンプリングパルスＰ９により切
り替わり、図示のａ接点状態で積分器を構成して電流Ｉ
０に応じた電圧Ｓ。を発生し、又す接点状態ではホール
ド回路を構成して該電圧を保持する。

かかる音楽再生用のＤＡ変換器で最も問題となるのはデ
ジタルデータを電流値に変換する変換精度とその変換ス
ピード及びローパスフィルタによる位相歪である。

このうち、変換精度と変換スピードはＬＳＩのハイスピ
ード化とトリミング技術の進歩により向上し問題はない
。しかし、ローパスフィルタによる位相歪に対してはデ
ジタルフィルタの採用により軽減できろとはいうものの
、構成上存在する以上これを無くすことができない。

第１０図は位相歪の説明図であり、第１０図（ａ）は原
オーディオ信号波形５ａと、１’ＫＨｚ成分波形５ｂと
、８ＫＨｚ成分波形５Ｃを示し、第１０図（ｂｌはロー
パスフィルタ３（第８図）から出力されろオーディオ信
号波形６ａと、ＩＫＨｚ成分波形６ｂと、８ＫＨｚ成分
波形６ｃを示している。

との波形図かられかるように８ＫＨｚ成分の位相の遅れ
が存在するため出力オーディオ信号６ａは原オーディオ
信号５ａに比べて異なったものとなり、特に高周波にお
いての位相ｉ１ｆ大きく、ローパスの存在は多大の音質
劣化を招来する。

又、パルス状信号が入力されに時のローパスフィルタ出
力は第１１図に示すように立ち上がり部７ａで緩慢にな
ると共にエンベロープ部７ｂ及び立ち下がり部７Ｃで振
動が発生する。このため、インパルス的な変化の多い音
楽信号が入力されると音質が大きく変化し、時としてリ
ズム感まで異なってしまう。

このなめ、本願の発明者等は、第１２図に示すように単
位パルス応答信号ＳＰ（第１３図参照）を発生する単位
パルス応答信号発生Ｎ１と、所定時間ΔＴ毎にデジタル
データを発生するデジタルデータ発゛生部２と、ある時
刻において発生する単位パルス応答信号に前記所定のデ
ジタルデータを乗算する乗算部３と、デジタルデータが
乗算された各単位パルス応答信号を合成してアナログ信
号を出力する合成部４を有するデジタルアナログ変換器
を提案している。

この提案されたデジタルアナログ変換器では、単位パル
ス応答信号発生Ｗ１は所定時間ΔＴ間隔で単位パルス応
答信号波形ＳＰを分割するとき（第１３図参照）、分割
された各部分信号波形Ｓ。

（Ｋ＝−４〜４）を第１４図に示すように時間ΔＴ毎に
繰り返し発生し、デジタルデータ発生部２は所定時間Δ
Ｔ毎に発生する最新のデジタルデータを内蔵のレフトレ
ジスタに順次シフトしながら記憶し、乗算部の各乗算型
ＤＡ変換器は部分波形信号Ｓ、と該部分波形信号に対応
するレフトレジスタに記憶されている所定のデジタル値
Ｖ、をそれぞれ乗算し、合成部４は各乗算回路から出力
される信号を合成してアナログ信号５Ａ（＝ΣＳ、・ｖ
ｖ（Ｋ＝−４〜４））を出力するようにしている。

〈発明が解決しようとしている問題点〉この提案されて
いるデジタルアナログ変換器によれば位相歪の無い連続
アナログ信号を発生することができろという利点がある
が、乗算型ＤＡ変換器に入力されろ部分信号波形ＳＫが
第１４図に示すようにΔＴ毎に不連続となるため、該乗
算型ＤＡ変換器のセトリング時間の制限から、合成部４
から出力されるアナログ信号ＳＡにΔＴ毎にスパイク状
のノイズが乗ってしまうという問題がある。

尚、第１５図に単位パルスＵＰを入力した時のアナログ
信号ＳＡの波形を示す。単位パルスＵＰを入力した場合
にはアナログ信号ＳＡは第１３図に示す波形とならなけ
ればならないが、前述の乗算型ＤＡ変換器のセトリング
タイムの制限に起因してΔＴ毎にスパイク状のノイズが
乗った波形となっている。

以上から、本発明の目的は位相歪の無い連続アナログ信
号を発生することができるＩ）Ａ変換器を提供すること
である。

本発明の更に別の目的はＤＡ変換により得られるアナロ
グ信号にスパイク状のノイズ等が乗ることのない精度の
良いアナログ信号が得られるＤＡ変換器を提供すること
である。

く問題点を解決するための手段〉 第１図は本発明の概略説明図である。

１０は所定時間間隔でデジタルデータを発生するデジタ
ルデータ発生部、１１はプレタルデータを順次循環的に
ラッチするラッチ部、１２は単位パルス応答信号発生器
、１３はラッチ部と単位パルス応答信号発生器とに接続
された乗算部、１４は乗算部から出力される複数の信号
を合成してアナログ信号ＳＡを出力する合成部である。

〈作用〉 デジタルデータ発生部１０から所定時間ΔＴ（＝１／ｆ
、）毎に発生するデジタルデータを順次循環的にｎ（た
とえば９）個のラッチ回路１ｊ４゜ｌｊ、、　　・・・
・１１３，１１４にラッチすると共に、単位パルス応答
信号発生器１２から所定時間ΔＴの時間遅れを持たせて
ｎ個の単位パルス応答信号ｓ　ｐ−４，ｓ　ｐ−、、・
・ｓｐ、、ｓ’ｐ４をそれぞれｎ・ΔＴの周期で繰り返
して発生する。ｎ個の乗算型ＤＡ変換器１３−４．１３
３．　　・・・１３３゜１３４はｎ個の単位パルス応答
信号ｓ　ｐ−４，ｓ　ｐ−３゜・・・ＳＦ３．ＳＰ４ニ
テシタルテータｖ−４，■−３゜・・・ｖ３．ｖ４をそ
れぞれａ−ｆ、の速度で（ΔＴの間にａ回）乗算し、合
成部１４は各乗算型ＡＤ変換器の出力を合成してアナロ
グ信号ＳＡを出力する。

〈実施例〉 第２図に示すように時間軸を所定時間ΔＴ毎に区分し、
各タイムスロットＴｋ（ｋ＝・・・Ｔ−４゜Ｔ−３ｍ　
’ｒ−２．’ｒ−，，’ｒ０．　’ｒ、、　’ｒ２．　
’ｒ、、　Ｔ４．　　・・・−・）における離散時間信
号値（デジタル値）を第３図に示すようにＶ、とすれば
離散時間信号ＲＴＳに対する連続時間信号は、時々刻々
と入力されるデジタルデータｖｋによって重み付けされ
たパルス応答信号を時間軸に沿って重ね合わせることに
よって得られろ。

第４（ａ）はタイムスロットＴ０におけろ単位パルス信
号であ秒、第４（ｂ）は単位パルス信号に対する単位パ
ルス返答信号波形で、１寒流例としてのスプライン信号
波形である。尚、注目すべきは単位パルス応答信号は時
間軸上−■から＋〇迄全全区間渡って存在し、かつ時刻
がタイムスロットＴ０から一ωあるいは＋■に向かうに
従って急激に減衰する点である。

以上から、第３図に示す離散時間信号ＲＴＳのうちタイ
ムスロット’ｊ、、Ｔ０．Ｔ、におけるデジタルデータ
Ｖ−，，Ｖ０．Ｖ、のみに着目すると、各デジタルデー
タＶ−，，Ｖｏ、　Ｖ、に対するパルス応答信号Ｍ−，
，Ｍｏ、　Ｍ、は第５図の点線、実線、−点鎖線で示す
ようになるから、これらを古いタイムスロットＴｋ（ｋ
＝−ω、・・−２，−１，０゜１．２．・・■）から時
間ΔＴ毎に順に合成して出力することにより３つのデジ
タルデータ　Ｖ−、。

Ｖｏ、　Ｖ、に対する連続時間信号が得られる。尚、第
５図におけろ各パルス応答信号Ｍ−，，Ｍｏ、　Ｍ。

はそれぞれ単位パルス応答信号ＳＰ（第４（ｂ）参照）
をｖ−、、ｖｏ、　ｖ、倍したものである。

以上はデジタルデータが３つの場合であるが、全タイム
スロットにおけるデジタルデータを考慮する場合も同様
に連続時間信号が得られる。尚、パルス応答信号が急激
に減衰することを考えると各タイムスロットで合成すべ
きパルス応答信号は高々９個程度で十分である。すなわ
ち、現時刻のタイムスロットをＴＫとすれば、タイムス
ロットＴ１−４〜Ｔｋ＋、における９つのデジタルデー
タに対するパルス応答信号を合成すればＴＫにおいて十
分に精度のよい連続時間信号が得られる。

第６図は本発明にかかるデジタルアナログ変換器のブロ
ック図であり、１チャンネル分（たとえばし−チャンネ
ル）を示している。図中、１０はデジタルデータ発生部
、１１はラッチ部、１２は単位パルス応答信号発生器、
１３はデジタルデータ発生部と単位パルス応答信号発生
器に接続された乗算部、１４は乗算部から出力される複
数の信号を合成してアナログ信号ＳＡを出力する合成部
である。

デジタルデータ発生部１０は各種クロック信号Ｃ，ｓ、
ＬＲＣＫを発生すると共に所定時間ΔＴ間隔でたとえば
１６ピツトのデジタルデータｖｋ（第３図参照）を発生
するデータ出力部１０ａと、ΔＴ毎に発生するクロック
信号ＬＲＣＫを入力されて順次、１１　ｊ−４，・−１
−、、Ｉｏ、”　１１・−ｊ、ニ５ｙチイネーブル信号
を発生するタイミング回路１゜ｂを有している。尚、Δ
Ｔはデジタルデータのサンプリング時間であり、サンプ
リング周波数をｆとすればΔＴ＝１／ｆ、である。又、
クロック信号ＣＦｓの周波数はたとえばサンプリング周
波数の６４倍（＝６４・ｆ、）である。

ラッチ部１１はｎ（＝９）個のラッチ回路１１−、、　
　・・１１−、、　１１ｏ、　　１１．、　　・・１１
４を有し、データ出力部１０ｍからΔＴ毎に発生するデ
ジタルデータＶ、をラッチイネーブル信号により順次循
環的に記憶するようになっている。すなわち、データ出
力部１０ａからΔＴ毎に発生するデジタルデータをまず
ラッチ回路１１−４に記憶し、ついで次のデジタルデー
タをラッチ回路１１−５に記偉し、以後同様に順次デジ
タルデータをラッチ回路１　ｊ２．１１−、、１１゜、
・・・１１４に格納し、ｎ＋１（＝１０）個目のデータ
から再びラッチ回１１８ｔ　３．、　　ｉ　１−３．　
　・・・に循環的にデジタルデータを格納し、ＪＪ、　
１！ｋ　ｎ個のデータ毎に同様の記憶サイクルを行う。

単位パルス応答信号発生器１２はｎ（＝９）個のタイム
スロッＩ−［（＝ｎ・ΔＴ）の単位パルス応答信号（第
４図（ｂ）参照）を、サンプリング時間ΔＴの時間遅れ
を持たせて順次＃　Ｌ、４．　　・・Ｌ−１゜Ｌｏ、　
Ｌ、、　　・・Ｌ４に繰り返し発生するものである。

すなわち、単位パルス応答信号発生器１２は、ｎ（＝９
）個の信号発生部１ｊ４．　・・１２−、。

１２゜、１２．、　　・・１２４を有し、各信号発生部
は第７図に示すように順次Δτづつ遅れた周期Ｔ（＝ｎ
・ΔＴ）の単位パルス応答信号５Ｐ−４，・・ｓｐ−、
、ｓｐｏ、ｓｐ、、　　・・ＳＦ３を繰り返し発生する
。

尚、各単位パルス応答信号ＳＰ、はデジタル的に発生さ
れる。すなわち、ｎ・Δτ幅の単位パルス応答信号ＳＰ
Ｋを１／（６４・ｆｓ）の間隔でデジタル化したデータ
をＲＯＭにアドレス順に記憶しておき、周波数６４・ｆ
Ｓのり四ツク信号ＣＦ９が発生する毎に順次データをア
ドレス順にＲＯＭから読み取ってＤＡ変換して単位パル
ス応答信号として出力する。ただし、各単位パルス゛応
答信号の終端は零に補正されている。

乗算部１３はｎ個（９個）の乗算型ＤＡ変換器（ＭＤＡ
Ｃ）１　ｊ４〜１３４を有し、乗算型［）Ａ変換器１３
−４はラッチ回路１１　ｃ−４に記憶されたデジタルデ
ータｖ−４と単位パルス応答信号５ｐ−４とを乗算して
アナログ信号Ｍ−４を出力し、乗算型ＤＡ変換器１３−
０はラッチ回路１１ｃｍ、に記憶されたデジタルデータ
■−３と単位パルス応答信号５Ｐ−３とを乗算してアナ
ログ信号Ｍ−，を出力し、以下同様に各乗算型ＤＡ変換
Ｗ１１３にはラッチ回路１１ｃｋに記憶されたデジタル
データｖＫと単位パルス応答信号ＳＰｋを乗算してアナ
ログ信号Ｍｋを出力する。尚、アナログ信号Ｍ−，，Ｍ
ｏ、　Ｍ、の波形はそれぞれ第５図における点線、実線
、−点鎖線で示すようになる。

合成部１４は周知のアナログ加算器の構成を有し、各乗
算型ＤＡ変換＠ｌｊ、〜１３４から出力されるアナログ
信号Ｍｋ（＝　Ｓ　Ｐ、　−Ｖ、）を合成して出力する
。従って、タイムス四ツ１−Ｔｏ（第７図参照）におい
て合成部１４から出力されるアナログ信号（連続時間信
号）ＳＡは ３Ａ＝ΣＶＫ−８Ｐ、　　（Ｋ＝−４〜４）となる。尚
、周期Ｔ（＝ｎ・ΔＴ）毎にｖ−４が更新サレ、以後Ａ
Ｔ毎に順次ｖ−３，ｖ−２，ｖ−、、ｖｏ。

ｖｔ、・・ｖ４が更新されてゆき、その結果ＳＡはデジ
タルデータに応じた連続アナログ信号となる。

〈発明の効果〉 以上本発明によれば、単位パルス応答信号発生＠１２か
ら連続的な清めらかな単位パルス応答信号ＳＰＫを発生
し、該単位パルス応答信号ＳＰよとデジタルデータｖＫ
を乗算型ＤＡ変換器１３つで乗算して合成出力するよう
に構成したから精度のよいスパイク状のノイズが乗るこ
とのないアナログ信号ＳＡが得られる。

【図面の簡単な説明】 第１図は本発明の概略説明図、 第２図乃至第５図は本発明の原理説明図であり、第２図
は時間軸をΔＴ毎に区分した場合のタイムスロット説明
図、 第３図は各タイムスロットにおけるデジタルデ−タ説明
図、 第４図は単位パルス応答であろ１実施例としての信号波
形図、 第５図は３つの連続したデジタル信号に対するパルス応
答信号波形図、 第６図は本発明にかかるデジタルアナログ変換器のブロ
ック図、 第７図は第６図における単位パルス応答信号発生器の出
力波形図、 第８図はけ従来のデジタルアナログ変換器のブロック図
、第９図はその各部波形図、 第１０図及び第１１図は従来のデジタルアナログ変換器
における位相歪、波形歪・説明図、第１２図乃至第１４
図は提案されているデジタルアナログ変換器の概略を説
明するための説明図、第１５図は従来の欠点を説明する
ための波形図である。 １０・・デジタルデータ発生部、 １１・・ラッチ部、 １１−４〜１１４・・ラッチ回路、 １２・・単位パルス応答信号発生器、 １３・・乗算部、 １３−４〜１３４・・乗算型ＤＡ変換器、１４・・合成
部 代理人　　　　　　　　　　弁理士　齋藤千幹第５図 一→−ｔ 第８図 第９図 第１０図 ｂ （ｂ） 第１１図 第１２図 第１４区

Claims (1)

1. 【特許請求の範囲】 単位パルス応答信号を所定時間ΔＴ毎に順次ｎ個繰り返
   して発生すると共に各単位パルス応答信号の時間幅をｎ
   ・ΔＴとする単位パルス応答信号発生器と、 前記所定時間毎にデジタルデータを発生するデジタルデ
   ータ発生部と、 デジタルデータ発生部から発生するデジタルデータを順
   次循環的に記憶するｎ個の記憶部と、各単位パルス応答
   信号に所定の記憶部に記憶されているデジタルデータを
   それぞれ乗算して出力するｎ個の乗算型ＤＡ変換器と、 各乗算型ＤＡ変換器の出力を合成してアナログ信号を出
   力する合成部を有することを特徴とするデジタルアナロ
   グ変換器。