JPH01117424A - デジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分舒〉 本発明はデジタルアナｐグ変換−に係り、特にデジタル
オーディオ信号をアナログ音声信号に変換する際に用い
て好適なデジタルアナログ変換器に関する。

〈従来技術〉 コンパクトディスクプレーヤ（ＣＤプし・−ヤ）やデジ
タルテープ録音・再生値＠　（ＤＡＴ装置ｔりではデジ
タルで表現された音楽信号をアナログ信号に変換して出
力する必要がある。

一般に使用されている音楽再生用のデジタルアナ四グ変
換＠　（ＤＡ変換−という）は第１０図に示すように、
サンプリング周期で入力されるデジタルデータＤＴを直
流電流！。に変換するデジタル・電流変換部１と、サン
プリングパルスＰ６が発生する毎に電流Ｉ。Ｉｅ電圧Ｓ
、　（第１１図参照）に変換してホールドする電流・電
圧変換器２と、出力電圧Ｓ０を連続した清めらかなアナ
ログ信号ＳＡに成形して出力するローパスフィルタ３を
有して構成されている。尚、電流・電圧変換Ｗｉ２にお
けろスイッチＳＷの可動接点はサンプリングパルスＰ８
により切り替わり、図示のａ接点状態で積分器を構成し
て電流Ｉ０に応じた電圧Ｓ０を発生し、又ｂ　′接点状
態ではホールド回路を構成して該電圧を保持する。

かかる音楽再生用のＤＡ変換器で最も問題となるのはデ
ジタルデータを電流値に変換する変換精度とその変換ス
ピード及びローパスフィルタによる位相歪である。

このうち、変換精度と変換スピードはＬＳＩのハイスピ
ード化とトリミング技術の進歩により向上し問題はない
。しかし、ローパスフィルタによる位相歪に対してはデ
ジタルフィルタの採用により＊！減できるとはいうもの
の、構成上存在する以上これを無くすことができない。

第１２図は位相歪の説明図であり、第１２図（ａＳは原
オーディオ信号波形５ａと、ＩＫＨｚ成分波形５ｂと、
８Ｋ）Ｉｚ成分波形５Ｃを示し、第１２図（ｂ３はロー
パスフィルタ３（第１０図）から出力されるオーディオ
信号波形６ａと、ＩＫＨｚ成分波形６ｂと、８ＫＨｚ成
分波形６ｃを示している。

この波形図かられかるように８　Ｋ　Ｈｚ成分の位相の
遅れが存在するため出力オーディオ信号６ａは原オーデ
ィオ信号５ａに比べて異なったものとなり、特に高周波
においての位相歪は大きく、ローパスの存在は多大の音
質劣化をを招来する。

又、パルス状信号が入力された時のローパスフィルタ出
力は第１３図に示すように立ち上がり部７ａで・緩慢に
なると共にエンベロープ部７ｂ及び立ち下がり部７Ｃで
振動が発生する。このため、インパルス的な変化の多い
音楽信号が入力されると音質が大きく変化し、時として
リズム感まで異なってしまう。

このため、本願の発明者等は、第１４図に示すように単
位バル一応答信号ｓｐ（第１５図参照）を発生する単位
パルス応答信号発生器１と、所定時間ΔＴ毎に発生する
１６ビツトのデジタルオーディオデータを発生するデジ
タルデータ発生部２と、ある時°刻において発生する単
位パルス応答信号に前記所定のデジタルデータを乗算す
る乗算部３と、デジタルデータが乗算された各単位パル
ス応答信号を合成してアナログ信号を出力する合成部４
を有するデジタルアナログ変換器を提案している。

この提案されたデジタルアナログ変換器では、単位パル
ス応答信号発生器１は所定時間ΔＴ間隔で単位パルス応
答信号波形ＳＰを分割するとき（第１５図参照）、分割
された各部分信号波形５Ｋ（Ｋ＝−４〜４）を第１６図
に示すように（ｓ−、。

Ｓｏ、　Ｓ、のみ示す）時間ΔＴ毎に繰り返し発生し、
デジタルデータ発生部２は所定時間ΔＴ毎に発生する最
新の１６ピツトデジタルオーデイオデータを内蔵のシフ
トレジスタに順次シフトしながら記憶し、乗算部の各乗
算型ＤＡ変換器は部分波形信号Ｓｋと該部分波形信号に
対応するシフトレジスタに記憶きれている所定の１６ピ
ツトデジタルオーデイオデータｖ、Ｃをそれぞれ乗算し
、合成部４は各乗算回路から出力される信号を合成して
アナログ信号５Ａ（＝Σ５Ｋ−ＶＫ（Ｋ＝−４〜４））
　を出力するようにしている。

〈発明が解決しようとしている問題点〉この提案されて
いるデジタルアナログ変換器によれば位相歪の無い連続
アナログ信号を発生することができるという利点がある
が、１６ビ・ソトの乗算型ＤＡ変換器が必要であるため
コス）・高となる問題がある。

又、この提案されているデジタルアナログ変換器では乗
算型ＤＡ変換器に入力される部分信号波形Ｓ１が第１６
図に示すようにΔＴ毎に不連続な波形となり、しかも該
乗算型ＤＡ変換器は１６ピツトを必要とするためセトリ
ング時間が長くなる。

そして、この信号の不連続性と比較的長いセトリング時
間に起因して合成部４から出力されるアナログ信号ＳＡ
にΔＴ毎にスパイク状のノイズが乗ってしまうという問
題がある。尚、提案されているデジタルアナログ変換器
に単位パルスＵＰを入力した時のアナログ信号ＳＡの波
形を第１７図に示す。

単位パルスＵＰを入力した場合にはアナログ信号Ｓいは
第１５図に示す波形とならなければならないが、前述の
乗算型１）Ａ変換器のセトリングタイムに起因してΔＴ
毎にスパイク状のノイズが乗った波形となっている。

以上から、本発明の目的は位相歪の無い連続アナログ信
号を発生することができるＤＡ変換器を提供することで
ある。

本発明の別の目的は乗算型ＤＡ変換器のビット数を少な
くでき、結果的に低コストで、しかもＤＡ変換により得
られるアナログ信号にスパイク状のノイズ等が乗ること
のない精度の良いアナログ信号が得られるＤＡ変換器を
提供することである。

く問題点を解決するための手段〉 第１図は本発明の概略説明図である。

１０は所定時間間隔でデジタルデータを発生するデジタ
ルデータ発生部、１１はデジタルデータを順次シフトし
ながら記憶するデジタルデータ記憶部、１２は単位パル
ス応答信号発垂器、１３はデジタルデータ記憶部と単位
パルス応答信号発生器とに接続された乗算部、１４は乗
算部から出力される複数の信号を合成してアナログ信号
ＳＡを出力する合成部である。

く作用〉 単位パルス応答信号発生器１２におけるＲＯＭ構成の部
分信号発生部１　ｊ４．１　ｊ、、　　・・・。

１２、．１２４より、単位パルス応答信号を所定時間間
隔で分割した時の各部分信号ｓ−４，Ｓ−、、・・・・
Ｓ、、Ｓ４をデジタルで繰り返し発生する。

又、デジタルデータ記憶部１１のシフトレジスタ構成の
記憶回路１１−、、１　ｊ、、　　・・・１１３，１１
４に所定時間毎に発生する１６ビツトのデジタルデータ
を順次シフトしながら記憶する。

各乗算回路１３．は記憶回路１１Ｋに記憶されている１
６ビツトのデジタルデータｖＫをアナログ信号に変換す
ると共に内蔵の乗算型ＤＡ変換器により該アナログ信号
に所定の部分信号発生器１２、から出力されるデジタル
の部分信号値を乗算して出力し、合成部１４は各乗算型
ＤＡ変換器１３Ｋから出力される信号Ｍ、、Ｃを合成し
てアナログ信号ＳＡを出力する。

部分信号発生部１２．から出力されるデジタルデータは
高々８ピツトあれば十分に精度良く単位パルス応答信号
の部分信号波形を表現できろ。従って、乗算回路１３．
、、の乗算型ＤＡ変換器のビット数を８ビツトにするこ
とができるため、従来の１６ビツト構成の乗算型ＤＡ変
換器に比べてコストを下げることができ、しかもセトリ
ング時開が短くなるため出力にスパイク状のノイズをな
くすことができる。

〈実施例〉 第２図に示すように時間軸を所定時間ΔＴ毎に区分し、
各タイムスロットＴｋ（ｋ＝・・・Ｔ−４゜Ｔ−３・Ｔ
−２・Ｔ−、、Ｔ、・Ｔ、、Ｔ２・Ｔ３・Ｔ４・　・・
・・）における離散時間信号値（デジタル値）を第３図
に示すようにＶ、とすれば離散時間信号ＲＴＳに対する
連続時間信号は、時々刻々と入力されるデジタルデータ
ｖｋによって重み付けされたパルス応答信号を時間軸に
沿って重ね合わせることによって得られる。

第４（ａ）はタイムスロットＴ０における単位パルス信
号であり、第４（ｂ）は単位パルス信号に対する単位パ
ルス応答信号波形で、１実施例としてのスプライン信号
波形である。尚、注目すべきは単位パルス応答信号は時
間軸上−のから＋ω迄全全区間渡って存在し、かつ時刻
がタイムスロットＴ０から一■あるいは＋ωに向かうに
従って急激に減衰する点である。

以上から、第３図に示す離散時間信号ＲＴＳのうちタイ
ムスロット’ｊ、、Ｔｏ、Ｔ、におけるデジタルデータ
Ｖ−，，Ｖｏ、　Ｖ、のみに着目すると、各デジタルデ
ータＶ−，，Ｖｏ、　Ｖ、に対するパルス応答信号ｓｐ
−，，ｓｐｏ、　ｓｐｌは第５図の点線、実線、−点鎖
線で示すようになるから、これらを古いタイムスロット
Ｔｋ（ｋ＝−ω、・・−２，−１゜０．１，２．　　・
・ω）から時間ΔＴ毎に順に合成して出力することによ
り３つのデジタルデータＶ−１、Ｖｏ、　Ｖ、に対する
連続時間信号が得られる。尚、第５図における各パルス
応答信号ｓ　ｐ−、、ｓ　ｐｏ。

ＳＰ、はそれぞれ単位パルス応答信号ＳＰ（第４（ｂ）
参照）をＶ、−、、Ｖｏ、　Ｖ、倍したものである。

以上はデジタルデータが３つの場合であるが、全タイム
スロットにおけるデジタルデータを考慮する場合も同様
に連続時間信号が得られる。尚、パルス応答信号が急激
に減衰することを考えると各タイムスロットで合成すべ
きパルス応答信号は高々９個程度で十分である。すなわ
ち、現時刻のタイムスロットをＴ５とすれば、タイムス
ロットＴ、−４〜Ｔ　ｋ＋４における９つのデジタルデ
ータに対するパルス応答信号を合成すればＴ７において
十分に精度のよい連続時間信号が得られる。

第６図は本発明にかかるデジタルアナログ変換晋のブロ
ック図であり、１チャンネル分（たとえばＬ−チャンネ
ル）を示している。図中、１０はデジタルデータ発生部
、１１はデジタルデータ記憶部、１２は単位パルス応答
信号発生器、１３はデジタルデータ記憶部と単位パルス
応答信号発生器に接続された乗算部、１４は乗算部から
出力される複数の信号を合成してアナログ信号ＳＡを出
力する合成部である。

デジタルデータ発生部１０はピットクａｙりＢＣＬＫ、
シフトクロックＢＣＬＫＬ、ラフチクロックＬＣＬＫ、
サンプリングクロック５ＨＣＬＫ等を発生すると共に所
定時間（サンプリング時間）ΔＴ間隔でたとえば１６ピ
ツトのデジタルデータＤＴＬ　（第３図参照）を発生す
る。

デジタルデータ記憶部１１はｎ段（第６図では９段）の
シフトレジスタ部１１ａとｎ段のラッチ部１１ｂで構成
されている。シフトレジスタ部１１ｍはデジタルデータ
を１６ビツトとすれば各段にビットシリアルにデータを
シフトする１６ビツトのシフトレジスタ１１　ａ−４〜
１１ａ４を有し、ラッチ部１１ｂは各段に１６ピツトの
ラッチ回路１１３４〜１１ｂ４を有している。デジタル
データ発生部１０はサンプリング時間ΔＴ間隔でデジタ
ルデータ（Ｌ−チャンネルデータ）ＤＴＬをビットシリ
アルに順次データｌ５Ｉ０に出力すると共に、ビットク
ロック信号ＢＣＬＫに同期して所定のタイミングでシフ
トクロックＢ　ＣＬ　ＫＬを発生して各段のシフトレジ
スタ１１　ａｋに記憶されているデジタルデータを順次
次段のシフトレジスタ１１　ａｋ、。

に転送させ、転送後ラッチクロックＬＣＬＫを発生して
各段のシフトレジスタｌｌａ″、の内容を対応するラッ
チ回路１　ｌ　ｂｋにラッチさせる。尚、現タイムスロ
ットを７０（第３図参照）とすれば、デジタルデータ発
生部１０から４サンプリング時間後のタイムスロットＴ
４におけるデジタルデータ　Ｖ４が出力されるようにな
っている。

従って、現タイムスロットをＴｏとすれば、シフトレジ
スタ１１　ｓ３４及びラッチ回路１１　ｂ−４にはデジ
タルデータｖ−４が記憶され、シフトレジスタ１１　ａ
−、及びラッチ回路１１　ｂ−、にはデジタルデータｖ
−３が記憶され、以下同様にシフトレジスタ１１ａ４及
びラッチ回路１１ｂ４にはデジタルデータｖ４が記憶さ
れる。

単位パルス応答信号発生器１２は単位パルス応答信号で
ある第４図（ｂ）に示した信号を発生するものであり、
サンプリング時間であるΔＴ間隔で単位パルス応答信号
波形を分割しｎ個（たとえば９個）の部分波形信号ｓ−
４，ｓ−、、Ｓ−２，ｓ−、、Ｓｏ。

ｓ、、　ｓ、、　ｓ３．　ｓ４（第４（ｂ）参照）をそ
れぞれサンプリング時間ΔＴ毎に繰り返し発生する部分
信号発生９１２ｋ（ｋ＝−４，−３，・・４）を有して
いる。尚、部分信号発生＠１２−．から発生される部分
信号Ｓ−１は第１６図（ａ）を、部分信号発生器１２゜
から発生される部分信号Ｓ０は第１６図（ｂ）を、部分
信号発生１１１２．から発生される部分信号Ｓ１は第１
６図（６）を参照されない。以上から、単位パルス応答
信号発生ｗｊ１２はサンプリング時間ΔＴ毎に部分信号
５ｋ（ｋ＝二４〜４）を発生し、換言すれば全体で１つ
の単位パルス応答信号ＳＰを発生して乗算部１３に入力
する。尚、９つの部分波形５ｋ（ｋ＝−４〜４）を用い
、それ以外の他の部分波形を用いない理由は他の部分で
は単位応答信号が急激に減衰して概略ゼロとなり、無視
できるからである。

第７図は部分信号発生器１２にのブロック図であり、１
２ａはカウンタ、１２ｂはＲＯＭ、１２ｃはラッチ回路
である。カウンタ１２ａはサンプリング周期ΔＴで発生
するリセットパルスＣＣＬＫにより計数値をクリアされ
ると共に、周波数ａ・ｆｓ（ｆｓはサンプリング周波数
）のビットクロック信号ＢＣＬＫを計数して次段のＲＯ
Ｍ１２ｂのアドレス信号ＡＳ　ｌｅ発生すや。ＲＯＭ１
２ｂには時間１／（ａ−ｆＳ）の間隔でデジタル化した
部分信号Ｓｋのデジタル値がアドレス順に連続して記憶
されている。従って、ＲＯＭ１２ｂはカウンタ１２ａか
ら出力されるアドレス信号Ａ、が指示する記憶域から順
次デジタル値を読み取って出力してラッチ回路１２ｃに
記憶する。これにより離散的な部分波形Ｓ、がラッチ回
＄　１２　ｃから得られて乗算部１３に入力される。尚
、デジタル値のビット数及びａを大きくする程精度の良
い部分波形信号Ｓｋが得られるが、実際にはビット数を
８ビツト、土を４０以上にすれば十分に精度良く単位パ
ルス応答信号の部分信号ＳＫを表現できる。

乗算部１３はｎ個（第６図では９個）の乗算回路（ＭＤ
Ａ（，４〜ＭＤＡＣ４）１３−４〜１３４を有している
。乗算回路１３−４はラッチ回路１１ｃｍ４に記憶され
たデジタルデータｖ−４をＤＡ変換（たアナログ信号と
デジタル表現された部分信号Ｓ−４とを乗算してアナロ
グ信号Ｍ−４を出力し、乗算回路１３−３はラッチ回路
１１　ａ−、に記憶されたデジタルデータｖ−３をＤＡ
変換したアナログ信号とデジタル表現された部分信号Ｓ
−３とを乗算してアナログ信号Ｍ−，を出力し、以下同
様に各乗算回路１３にはラッチ回路１１ｂｋに記憶され
たデジタルデータｖＫをＤＡ変換したアナログ信号とデ
ジタル表現された部分信号Ｓｋを乗算してアナログ信号
Ｍ。

を出力する。従って、現タイムスロットをＴｏとすれば
、各乗算回路１３．カらＭｋ＝ｓｋ−ｖｋ（ｋ＝−４，
−３，・・・、３．４）で示されるアナログ信号がそれ
ぞれ出力される。

第８図は乗算回１９９１３にのブロック図であり、１３
ａはラッチ回路１２　ｂＫに記憶されている１６ビツト
のデジタルデータｖ３をＤＡ変換するＤＡ変換器である
。このＤＡ変換器１３ａｌ：ｔ９１通のラダー抵抗型あ
るいは積分型等の低コストのものが使用可能である。１
３ｂはＤＡ変換ｉｌｌ　３　ａによりＤＡ変換されたア
ナログ信号ＡＫをクロック信号５ＨＣＬＫによゆサンプ
リング・ホールドするサンプリング・ホールド回路であ
る。このサンプリング・ホールド回路１３ｂは１６ビツ
トＤＡ変換器１３ａのセトリング時間を考慮し、グリッ
ジを除去するために設けられたものである。

１３ｃは８ビツトの乗算型ＤＡ変換器であり、基準電圧
端子Ｖ、Ｆ：、にはアナログ信号ＡＫに変換されたデジ
タルデータｖｖがサンプリング周波数ｆ９の速度で入力
され、デジタル入力端子にはデジタル表現された８ビツ
トの部分信号ＳＫがａ−ｆ、の速度で入力され、これら
を乗算してアナログ信号Ｍ、を出力する。

合成部１４は周知のアナログ加算器の構成を有し、各乗
算回路１３−４〜１３４から出力されるアナログ信号Ｍ
ｋ（＝Ｓヶ・ＡＫ）を合成して出力する。

従って、タイムスロットＴ。において合成部１４から出
力されるアナログ信号（連続時間信号）ＳＡは、該タイ
ムスロ・ソトにおけろデジタルデータＶ。

（アナログ信号Ａ。）と部分信号Ｓ。とを乗算した信号
（この信号は第５図のタイムスロッＩ−Ｔｏにおける実
線部分Ｍ。に対応する）と、タイムスロットＴ−４にお
けろデジタルデータＶ−１（アナログ信号Ａ−１）と部
分信号Ｓ−１とを乗算しｔ：信号（第５図のタイムスロ
ットＴ０における点線部分Ｍ−１に対応する）と、タイ
ムスロットＴ、におけるデジタルデータｖＩ（アナログ
信号Ａ１）と部分信号Ｓ、とを乗算した信号（第５図の
タイムスロットＴ０における一点鎖線部分ＭＬに対応す
る）等の合成信号となる。

第９図は連続時間信号である原アナログ信号５ｏＦｌと
、原アナログ信号Ｓ。８をサンプリング時間ΔＴ　（＝
１／ｆ８）毎にデジタル化した離散時間信号ＲＴＳと、
第６図に示す乗算回路１３−１から出力されるアナログ
信号ＭＩ、と、乗算回路１３゜から出力されるアナログ
信号Ｍ。と、乗算回路１３．から出力されるアナログ信
号Ｍ、と、合成部１４から出力される合成信号ＳＡの波
形図である。

〈発明の効果〉 以上本発明によれば、位相歪の無い連続アナログ信号を
発生することができるＤＡ変換器を提供できると共に、
各乗算回＃！１１３にの乗算型ＤＡ変換器のビット数を
８ピ、ットにすることができるため、従来の１６ピツト
構成の乗算型ＤＡ変換器に比べてコストを下げろことが
でき、しかもセトリング時間を短くできるため従来出力
に発生していたスパイク状のノイズをなくすことができ
ろ。

【図面の簡単な説明】

第１図は本発明の概略説明図、 第２図乃至第５図は本発明の原理説明図であり、第２図
は時間軸をΔＴ毎に区分した場合のタイムスロット説明
図、 第３図は各タイムスロットにおけるデジタルデータ説明
図、 第４図は単位パルス応答である１実施例としての信号波
形図、 第５図は３つのＷＡ続したデジタル信号に対するパルス
応答信号波形図、 第６図は本発明にかかるデジタルアナログ変換器のブｑ
ツク図、 第７図は部分信号発生器のブロック図、第８図は乗算回
路のブロック図、 第９図は第６図における各部波形図、 第１０図は従来のデジタルアナログ変１１［のブロック
図、第１１図はその各部波形図、第１２図及び第１３図
は従来のデジタルアナログ変換器における位相歪、波形
歪説明図、第１４図乃至第１６図は提案されているデジ
タルアナログ変換器の概略を説明するための説明図、第
１７図は従来の欠点を説明するための波形図である。 １０・・デジタルデータ発生部、 １１・・デジタルデータ記憶部、 １１−４〜１１４・・記憶回路、 １２・・単位パルス応答信号発生型、 １２〜１２４・・部分信号発生部、 １３・・乗算部、 １３−４〜１３４・・乗算回路、 １４・・合成部 第５図− 一−−Ｔ−ｓ　　Ｔ−３Ｔ−ｘ　Ｔ−ｔ　　Ｔｏ　　Ｔ
ｔ　　Ｔｘ　　Ｔｓ　Ｔ４−−−−−ｔ 第７図 第９図 Ｌ今 第１０図 第１１図 第１２図 Ｃｏ） べｈ （＆） 第１３図 第１４図 第１５図 シー７：４　　Ｔ−ｓ　Ｔ−ｚ　Ｔ−Ｉ　　ＴＯＴｒｔ
　　Ｔｌ　　Ｔｓ　　Ｔｌ　−−−−Ｔｍ−一一噛−Ｔ 第７６図

Claims (1)

1. 【特許請求の範囲】 単位パルス応答信号を所定時間間隔で分割した時の各部
   分信号をデジタルで繰り返し発生するＲＯＭ構成のｎ個
   の部分信号発生部を有する単位パルス応答信号発生器と
   、 前記所定時間毎に発生する最新のｎ個のデジタルデータ
   を順次シフトしながら記憶するシフトレジスタ構成のデ
   ジタルデータ記憶部と、 前記記憶部に記憶されているデジタルデータをアナログ
   信号に変換するＤＡ変換器と該ＤＡ変換器出力に所定の
   部分信号発生部から出力されるデジタルの部分信号を乗
   算して出力する乗算型ＤＡ変換器を備えたｎ個の乗算回
   路を有する乗算部と、各乗算型ＤＡ変換器から出力され
   る信号を合成してアナログ信号を出力する合成部を有す
   ることを特徴とするデジタルアナログ変換器。