JP3770219B2 - Ｄａ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換するＤＡ変換器（デジタル／アナログ変換器）に関し、特にデジタル信号のサンプリング点の信号レベルを滑らかに結んだアナログ信号をＤＡ変換信号として出力するＤＡ変換器に関する。
【０００２】
【従来の技術】
デジタルオーディオ機器においては、デジタル化された音響信号をアナログ信号に変換するＤＡ変換器として、例えばラダー抵抗型ＤＡ変換器や積分型ＤＡ変換器などが知られ、使用されている。これら周知のＤＡ変換器は、離散的にサンプリングされてデジタル化されたデジタル信号の各サンプリング値（デジタル値）を単純にアナログ値に変換するものであるため、その出力信号波形は階段状の波形となり、原信号にはない不要な高周波成分を含むものとなる。このため、一般に、ＤＡ変換器の後段にアナログローパスフィルタを設けて不要な高周波成分を除去して滑らかなアナログ信号を得るようにしている。
【０００３】
しかし、このＤＡ変換方式では、アナログローパスフィルタの位相特性により遅延が生じるとともに、オーバーシュートなどの波形歪が発生し、これによって再生音の音質を低下させるという問題があった。
【０００４】
そこで、従来、特許第３１３４４０３号に示されるように、リアルタイムでＤＡ変換した階段波状の第１のアナログ信号とこの第１のアナログ信号に対して１サンプリング時間だけ遅延させた階段波状の第２のアナログ信号とを生成し、各サンプリング期間において第１，第２のアナログ信号のレベル差を積分しながら第２のアナログ信号に加算することにより、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号として出力する新しいタイプのＤＡ変換器が提案されている。
【０００５】
図６は、従来の新タイプのＤＡ変換器の構成を示すブロック構成図である。
【０００６】
ＤＡ変換器１００は、デジタルフィルタ１０１、２個の遅延回路１０２，１０３、４個のマルチビットＤＡ変換器（以下、マルチビットＤＡＣという。）１０４〜１０７および２個のアナログ信号処理回路（以下、ＡＳＰ回路という。）１０８，１０９を備えている。
【０００７】
デジタルフィルタ１０１には、ＣＤ（Compact Disc）などのデジタル音源からデジタル化されたオーディオ信号が、例えばＩ２Ｓモードで伝送され、入力される。Ｉ２Ｓモードのオーディオ信号は、図７に示すように、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータを混合したオーディオデータＤＡＴＡ（以下、ＤＡＴＡ信号という。）と、このＤＡＴＡ信号のワードデータを識別するためのワードクロックＬＲＣＫ（以下、ＬＲＣＫ信号という。）と、オーディオデータＤＡＴＡのビットデータを識別するためのビットクロックＢＣＬＫ（以下、ＢＣＬＫ信号という。）とで構成されている。
【０００８】
なお、Ｉ２Ｓモードは一例であり、一般的には、他に図８に示すように、Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄ（右詰め）モード（同図（ａ））、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄ（左詰め）モード（同図（ｂ））、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄ ＤＳＰモード（同図（ｃ））、３２×Ｆｓ Ｐａｃｋｅｄモード（同図（ｄ））などの各種のモードが存在し、使用されている。これらのモードもＩ２Ｓモードと同様に、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとが混合されている。
【０００９】
ＤＡＴＡ信号は、同一のサンプリング位置ｉのＬチャンネルのデータＤＬｉ（ｎビットデータで１ワードデータに相当）とＲチャンネルのデータＤＲｉ（ｎビットデータで１ワードデータに相当）とをペアにし、各ペアをサンプリング順に配列したシリアルのデータ（ＤＬ１／ＤＲ１，ＤＬ２／ＤＲ２，…ＤＬｍ／ＤＲｍ）である。ＬＲＣＫ信号は、ＤＡＴＡ信号の１ワードデータＤＬｉ／ＤＲｉを１周期とするクロックで、図７では、ＬＲＣＫ信号のＬレベルの期間がＤＡＴＡ信号のＬチャンネルのワードデータＤＬｉに同期し、ＬＲＣＫ信号のＨレベルの期間がＤＡＴＡ信号のＲチャンネルのワードデータＤＲｉに同期している。ＢＣＬＫ信号は、ＤＡＴＡ信号のビットデータに同期したクロックである。
【００１０】
デジタルフィルタ１０１は、オーバーサンプリングデジタルフィルタからなり、入力されるＩ２Ｓモードのオーディオデータを実際のサンプリング周波数（例えば４４．１ｋＨｚ）の数倍（例えば８倍）のスピードでサンプリングするとともに、ＬチャネルのオーディオデータとＲチャンネルのオーディオデータとを分離し、Ｌ端子からＬチャンネルのオーディオデータＬ（Ｔ）（ワードデータ列の信号ＤＬ１，ＤＬ２，…ＤＬｍ）を出力し、Ｒ端子からＲチャンネルのオーディオデータＲ（Ｔ）（ワードデータ列の信号ＤＲ１，ＤＲ２，…ＤＲｍ）を出力する。
【００１１】
遅延回路１０２，１０３は、入力されるオーディオデータを１サンプリング時間だけ遅延させるものである。デジタルフィルタ１０１から出力されるＬチャンネルのオーディオデータＬ(T)は、マルチビットＤＡＣ１０４に入力されるとともに、遅延回路１０２で１サンプリング時間だけ遅延され、その遅延したオーディオデータＬ(-T)は、マルチビットＤＡＣ１０５に入力される。また、デジタルフィルタ１０１から出力されるＲチャンネルのオーディオデータＲ(T)は、マルチビットＤＡＣ１０６に入力されるとともに、遅延回路１０３で１サンプリング時間だけ遅延され、その遅延したオーディオデータＲ(-T)は、マルチビットＤＡＣ１０７に入力される。
【００１２】
マルチビットＤＡＣ１０４〜１０７は、オーディオデータをワードデータ単位でアナログ信号に変換するものである。マルチビットＤＡＣ１０４〜１０７は、ｎビットのワードデータの各ビット（各桁）を同時にアナログ値に変換し、それらのアナログ値を加算することによりアナログ信号を生成する。
【００１３】
マルチビットＤＡＣ１０４は、ＬチャンネルのオーディオデータＬ(T)をアナログ信号Ｌ(t)に変換し、マルチビットＤＡＣ１０５は、オーディオデータＬ(T)より１サンプリング時間だけ遅延したＬチャンネルのオーディオデータＬ(-T)をアナログ信号Ｌ(-t)に変換し、それぞれＬチャンネル用のＡＳＰ回路１０８に入力する。また、マルチビットＤＡＣ１０６は、ＲチャンネルのオーディオデータＲ(T)をアナログ信号Ｒ(t)に変換し、マルチビットＤＡＣ１０７は、オーディオデータＲ(T)より１サンプリング時間だけ遅延したＲチャンネルのオーディオデータＲ(-T)をアナログ信号Ｒ(-t)に変換し、それぞれＲチャンネル用のＡＳＰ回路１０９に入力する。
【００１４】
ＡＳＰ回路１０８，１０９は、入力される階段波状の波形を有する第１のアナログ信号Ｓ(t)とこのアナログ信号Ｓ(t)より１サンプリング時間だけ遅延した階段波状の波形を有する第２のアナログ信号Ｓ(-t)とのレベル差（差分電圧）を電流に変換し、この電流をコンデンサに充電し、その充電電圧を第２のアナログ信号Ｓ(-t)の信号レベルに加算することで、図９に示すように、各サンプリングレベルを滑らかに結んだアナログオーディオ信号Ｓ(t)’を生成し、ＤＡ変換信号として出力するものである。
【００１５】
ＡＳＰ回路１０８，１０９は、例えば図１０に示す回路で構成されている。同図に示すＡＳＰ回路は、オペアンプＯＰ１の−端子が抵抗ｒ１を介して第１のアナログ信号Ｓ(t)の入力端子ＩＮ１に接続され、オペアンプＯＰ１の＋端子がコンデンサＣ１および抵抗ｒ３の直列回路を介して第２のアナログ信号Ｓ(-t)の入力端子ＩＮ２に接続されている。また、オペアンプＯＰ１の出力端子は抵抗ｒ２を介して−端子に接続されるとともに、抵抗ｒ６を介してＡＳＰ回路の出力端子ＯＵＴに接続されている。オペアンプＯＰ１の＋端子とグランドとの間には抵抗ｒ４が接続され、出力端子ＯＵＴとグランドとの間にはコンデンサＣ２が接続されている。更に、抵抗ｒ３およびコンデンサＣ１の接続点と出力端子ＯＵＴとの間にオペアンプＯＰ２および抵抗ｒ５の直列回路が接続されている。
【００１６】
オペアンプＯＰ１は負帰還差動アンプとして動作し、オペアンプＯＰ２は、オペアンプＯＰ１の出力信号の一部を抵抗Ｒ５を介してオペアンプＯＰ１の＋端子に帰還させる際のバッファアンプとして動作するものである。コンデンサＣ１は、第１のアナログ信号Ｓ(t)と第２のアナログ信号Ｓ(-t)とが略同一となる定常時にオペアンプＯＰ１の＋端子への入力をカットし、ノイズの発生を抑制するものである。抵抗ｒ６およびコンデンサＣ２は積分回路ＳＣを構成し、オペアンプＯＰ１の出力（第１のアナログ信号Ｓ(t)と第２のアナログ信号Ｓ(-t)との差分）を積分した信号を生成するものである。
【００１７】
上記構成において、オペアンプＯＰ１の−端子と＋端子には、それぞれ各サンプリング点の第１のアナログ信号Ｓ(t)とこのアナログ信号Ｓ(t)より１サンプリング時間だけ遅延した第２のアナログ信号Ｓ(-t)とが入力され、オペアンプＯＰ１からは第２のアナログ信号Ｓ(-t)を基準電圧とした第１のアナログ信号Ｓ(t)の基準電圧に対する差分値の電圧が電流に変換されて出力される。そして、この電流により積分回路ＳＣのコンデンサＣ２が時定数Ｃ２・ｒ６で充電され、このコンデンサＣ２の充電電圧は、バッファアンプ（オペアンプＯＰ２）及び抵抗ｒ５を介して次に入力される第２のアナログ信号Ｓ(-t)に加算される。
【００１８】
コンデンサＣ２の充電電圧の変化はサンプリング期間における先のサンプリング点と後のサンプリング点とのレベル差を結ぶ電圧ベクトルを示すものとなるから、図９に示すように、各サンプリング点ｔ１，ｔ２，…ｔｉで、第１のアナログ信号Ｓ(t)及び第２のアナログ信号Ｓ(-t)が入力されると、サンプリング点ｔiのＡＳＰ回路の出力レベルは第１のアナログ信号Ｓ(ti)もしくは第２のアナログ信号Ｓ(-ti)となるが、ｔi＜ｔ＜ｔi+1の期間では、サンプリング点ｔiの出力レベルとサンプリング点ｔi+1の出力レベルとのレベル差を結ぶ電圧ベクトルがコンデンサＣ２の充電電圧によって生成される。従って、ＡＳＰ回路からは、各サンプリング点の電圧レベルを結んだアナログ信号Ｓ(t)’が出力される。
【００１９】
ＡＳＰ回路１０８は、Ｌチャンネルの第１のアナログ信号Ｌ(t)と第２のアナログ信号Ｌ(-t)とからＬチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号Ｌ(t)’を生成し、ＤＡ変換信号として出力する。また、ＡＳＰ回路１０９は、Ｒチャンネルの第１のアナログ信号Ｒ(t)と第２のアナログ信号Ｒ(-t)とからＲチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号Ｒ(t)’を生成し、ＤＡ変換信号として出力する。
【００２０】
【特許文献１】
特許第３１３４４０３号公報
【００２１】
【発明が解決しようとする課題】
ところで、従来のデジタルオーディオ機器に適用されるＤＡ変換器１００では、デジタルオーディオ信号が例えばＩ２Ｓモードで入力されるので、Ｉ２ＳモードのＤＡＴＡ信号からＬチャンネルのアナログ信号Ｌ(t)，Ｌ(-t)とＲチャンネルのアナログ信号Ｒ(t)，Ｒ(-t)とをデジタルフィルタ集積回路で比較的簡単に得るため、マルチビットＤＡＣ１０４〜１０７が用いられている。
【００２２】
すなわち、マルチビットＤＡＣ１０４〜１０７を用いる場合は、例えばＩ２Ｓモードであれば、そのＤＡＴＡ信号からＬチャンネルのワードデータ列ＤＬｉからなるオーディオデータＬ(T)とＲチャンネルのワードデータ列ＤＲｉからなるオーディオデータＲ(T)とを分離し、両チャンネルのオーディオデータＬ(T)，Ｒ(T)をそれぞれ１サンプリング時間だけ遅延させるだけで、Ｌ，Ｒの両チャンネルについて元のオーディオデータＬ(T)，Ｒ(T)とこれを１サンプリング時間だけ遅延させたオーディオデータＬ(-T)，Ｒ(-T)とが得られるから、これら４つのオーディオデータＬ(T)，Ｒ(T)，Ｌ(-T)，Ｒ(-T)をそれぞれマルチビットＤＡＣ１０４〜１０７でＤＡ変換すれば、ＤＡ変換器１００に必要な４つのアナログ信号Ｌ(t)，Ｒ(t)，Ｌ(-t)，Ｒ(-t)を容易に得ることができる。
【００２３】
しかし、従来のマルチビットＤＡＣを用いたＤＡ変換器は、例えば２チャンネルの場合、４つのオーディオデータＬ(T)，Ｒ(T)，Ｌ(-T)，Ｒ(-T)に対してそれぞれマルチビットＤＡＣを設ける必要があるので、ＤＡ変換器の個数が多くなり、しかもマルチビットＤＡＣは単価が高いため、回路構成やコストの面で不利となっていた。特に、オーディオ機器のチャンネル数が多くなると、そのチャンネル数の２倍のマルチビットＤＡＣが必要となり、回路が大型化するとともに、コストが増大することとなっていた。
【００２４】
本発明は、上記課題に鑑みてなされたもので、マルチビットＤＡＣより単価が安く、入手の容易なワンビットＤＡＣを用いることにより、小型、低コストが可能なＤＡ変換器を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明は、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなるデータと、前記データのワードデータを識別するためのワードクロックと、前記データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号のデータのフォーマットを、少なくとも一方のチャンネルについて、入力されたデータを１サンプリング時間だけ遅延した遅延データを生成し、前記入力データと遅延データとをワード単位で交互にシリアルに配列してなるオーディオデータのフォーマットに変換するオーディオデータ変換手段と、前記オーディオデータ変換手段によって変換されたオーディオデータを前記ワードクロックを用いて入力データと遅延データとに分離し、前記ビットクロックを用いて前記入力データをビット毎にシリアルにＤＡ変換して第１のアナログ信号を生成するとともに、前記ビットクロックを用いて前記遅延データをビット毎にシリアルにＤＡ変換して第２のアナログ信号を生成するワンビットＤＡ変換手段と、前記ワンビットＤＡ変換手段によって生成された第１のアナログ信号と第２のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、アナログオーディオ信号として出力するアナログ信号処理手段とを備えたＤＡ変換器である（請求項１）。
【００２６】
なお、前記オーディオデータ変換手段は、前記データと前記ワードクロックとの論理積を演算することにより一方のチャンネルの入力データを抽出するＡＮＤ回路と、前記ＡＮＤ回路により抽出された入力データから当該入力データを前記ワードクロックの１周期の１／２の時間だけ遅延させて前記遅延データを生成する遅延回路と、前記ＡＮＤ回路から出力される入力データと前記遅延回路から出力される遅延データとの前記ワンビットＤＡ変換手段への出力を、前記ワードクロックに基づいてワード単位で交互に切り換えるスイッチ回路とにより構成するとよい（請求項２）。また、前記遅延回路は、シフトレジスタで構成するとよい（請求項３）。
【００２７】
上記構成によれば、入力されるデジタルオーディオ信号のデータは、オーディオデータ変換手段によってＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとに分離され、少なくとも一方のチャンネルについて、分離した入力データを１サンプリング時間だけ遅延した遅延データが生成され、入力データと遅延データとをワード単位で交互にシリアルに配列してなるオーディオデータに変換される。
【００２８】
このオーディオデータは、ワンビットＤＡ変換手段によりワードクロックを用いて入力データと遅延データとに分離され、更に入力データおよび遅延データはビットクロックを用いてそれぞれビット毎にシリアルにＤＡ変換されて第１のアナログ信号とこの第１のアナログ信号より１サンプリング時間だけ遅延した第２のアナログ信号とが生成される。
【００２９】
そして、アナログ信号処理手段により第１のアナログ信号と第２のアナログ信号を用いて、サンプリング点間の信号レベルを結んだアナログオーディオ信号が生成されて出力される。
【００３０】
上記のように、オーディオデータ変換手段とワンビットＤＡ変換手段とによって第１のアナログ信号とこの第１のアナログ信号より１サンプリング時間だけ遅延した第２のアナログ信号とを生成するので、従来のマルチビットＤＡ変換器を用いたＤＡ変換器よりも回路構成が簡素になり、コストの低減化が可能になる。
【００３１】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について図面を参照して説明する。
【００３２】
図１は本発明に係るＤＡ変換器のブロック構成図である。
【００３３】
ＤＡ変換器１は、シリアルデータフォーマット変換回路２（以下、ＳＤＦ変換回路２と略称する。）、ワンビットＤＡ変換回路３およびアナログ信号処理（ＡＳＰ）回路４を備えている。ワンビットＤＡ変換回路３は、Ｌチャンネルのデジタル信号をアナログ信号に変換するワンビットＤＡＣ３１ＬとＲチャンネルのデジタル信号をアナログ信号に変換するワンビットＤＡＣ３１Ｒを備えている。ＡＳＰ回路４も、Ｌチャンネルの２種類のアナログ信号Ｌ(t)，Ｌ(-t)を処理して、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号（アナログオーディオ信号）として出力するＡＳＰ回路４１ＬとＲチャンネルの２種類のアナログ信号Ｒ(t)，Ｒ(-t)を処理して、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号（アナログオーディオ信号）として出力するＡＳＰ回路４１Ｒを備えている。
【００３４】
ＳＤＦ変換回路２は、シリアルデータフォーマットで入力されるデジタルオーディオ信号（図７参照）のＤＡＴＡ信号からＬチャンネルのオーディオデータＬ(T)とＲチャンネルのオーディオデータＲ(T)を分離し、各チャンネルのオーディオデータをワンビットＤＡＣ３でＤＡ変換可能なフォーマットのデータに変換するものである。
【００３５】
ＳＤＦ変換回路２は、ＬＲＣＫ信号によりＤＡＴＡ信号のＬチャンネルのワードデータＤＬｉ（ｉ＝１，２，…ｍ）とＲチャンネルのワードデータＤＲｉ（ｉ＝１，２，…ｍ）とを分離し、両チャンネルについて、ワードデータ毎にＬＲＣＫ信号の１周期Ｔ（デジタル信号のサンプリング周期Ｔに相当）の１／２の時間だけ遅延したワードデータＤＬｉ’，ＤＲｉ’を生成し、このワードデータＤＬｉ’をワードデータＤＬｉとワードデータＤＬi+1との間に挿入して順次出力し、ワードデータＤＲｉ’をワードデータＤＲｉとワードデータＤＲi+1との間に挿入して順次出力する。
【００３６】
すなわち、ＳＤＦ変換回路２は、ＬチャンネルのワードデータＤＬ１，ＤＬ２，…ＤＬｍを抽出する毎に、各ワードデータＤＬｉについてＴ／２だけ遅延したワードデータＤＬｉ’を生成し、このワードデータＤＬｉ’をワードデータＤＬｉの後に続けて出力する。ワードデータＤＬｉ’の内容はワードデータＤＬｉと同一であるから、ワードデータ列ＤＬ１’，ＤＬ２’，…ＤＬｍ’からなるデータは、元のワードデータ列ＤＬ１，ＤＬ２，…ＤＬｍからなるデータに対して位相がＴ／２だけ遅延したデータとなっている。従って、ＳＤＦ変換回路２のＬチャンネル出力端子からはワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…からなるＤＡＴＡ信号が出力される。同様に、ＳＤＦ変換回路２のＲチャンネル出力端子からはワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…からなるＤＡＴＡ信号が出力される。
【００３７】
図２は、ＳＤＦ変換回路２のＩ２Ｓモードの場合の具体的な回路構成を示すブロック図である。
【００３８】
ＳＤＦ変換回路２は、２個のＡＮＤ回路２０１，２０２、２個の反転回路２０３，２０４、３個の遅延回路２０５，２０６，２０７、２個のスイッチ回路２０８，２０９、３個のラッチ回路２１０，２１１，２１２で構成されている。
【００３９】
これらの回路は、以下のように接続されている。すなわち、ＡＮＤ回路２０１の一方の入力端とＡＮＤ回路２０２の一方の入力端とは、Ｉ２ＳモードのＤＡＴＡ入力端子ＩＮ１に接続され、ＡＮＤ回路２０１の他方の入力端は反転回路２０３を介してＩ２ＳモードのＬＲＣＫ入力端子ＩＮ２に接続され、ＡＮＤ回路２０２の他方の入力端は直接Ｉ２ＳモードのＬＲＣＫ入力端子ＩＮ２に接続されている。
【００４０】
ＡＮＤ回路２０１の出力端はスイッチ回路２０８の一方の接点ａに接続され、ＡＮＤ回路２０１の出力端とスイッチ回路２０８の他方の接点ｂとの間に遅延回路２０５が接続されている。また、ＡＮＤ回路２０２の出力端はスイッチ回路２０９の一方の接点ｅに接続され、ＡＮＤ回路２０２の出力端とスイッチ回路２０９の他方の接点ｄとの間に遅延回路２０６が接続されている。
【００４１】
遅延回路２０５はワードデータＤＬｉをＴ／２だけ遅延したワードデータＤＬｉ’を生成し、遅延回路２０６はワードデータＤＲｉをＴ／２だけ遅延したワードデータＤＲｉ’を生成するものである。遅延回路２０５，２０６は、具体的にはｎ／２ビットシフトレジスタで構成されている。例えばワードデータＤＬｉが６４ビットデータの場合、遅延回路２０５，２０６は、３２ビットシフトレジスタで構成される。遅延回路２０５，２０６にはそれぞれＩ２ＳモードのＢＣＬＫ信号が入力され、遅延回路２０５はＢＣＬＫ信号を用いてワードデータＤＬｉを構成する各ビットデータをシフトさせることによってＴ／２だけ遅延したワードデータＤＬｉ’を生成し、遅延回路２０６はＢＣＬＫ信号を用いてワードデータＤＲｉを構成する各ビットデータをシフトさせることによってＴ／２だけ遅延したワードデータＤＲｉ’を生成する。
【００４２】
スイッチ回路２０８のコモン端子ｃとラッチ回路２１０との間に遅延回路２０７が接続され、ラッチ回路２１０の出力端はＬチャンネルのＤＡＴＡ出力端子ＯＵＴ１に接続されている。遅延回路２０７は、ＬチャンネルのワードデータをＴ／２だけ遅延させることによりＬチャンネルのワードデータの位相をＲチャンネルのワードデータの位相に合わせるものである。遅延回路２０７も遅延回路２０５，２０６と同様に、ｎ／２ビットシフトレジスタで構成され、例えばワードデータＤＬｉが６４ビットデータの場合、３２ビットシフトレジスタで構成される。遅延回路２０７にもＢＣＬＫ信号が入力され、遅延回路２０７はＢＣＬＫ信号を用いてワードデータの各ビットデータをシフトさせることによってＬチャンネルのワードデータＤＬｉ，ＤＬｉ’をＴ／２だけ遅延させる。
【００４３】
スイッチ回路２０９のコモン端子ｆにラッチ回路２１１の入力端が接続され、ラッチ回路２１１の出力端はＲチャンネルのＤＡＴＡ出力端子ＯＵＴ２に接続されている。スイッチ回路２０８，２０９にはそれぞれＬＲＣＫ信号が入力され、スイッチ回路２０８，２０９はこのＬＲＣＫ信号を用いて接点の切換え処理を行う。
【００４４】
ラッチ回路２１２はＬＲＣＫ信号の入力端子ＩＮ２と出力端子ＯＵＴ３との間に接続され、反転回路２０４はＢＣＬＫ信号の入力端子ＩＮ３と出力端子ＯＵＴ４との間に接続されている。ラッチ回路２１０，２１１，２１２は、遅延回路２０７を介してスイッチ回路２０８から出力されるＬチャンネルのデータとスイッチ回路２０９から出力されるＲチャンネルのデータとＬＲＣＫ信号とを同期させてそれぞれＬチャンネル出力端子ＯＵＴ１、Ｒチャンネル出力端子ＯＵＴ２、ＬＲＣＫ出力端子ＯＵＴ３から出力させるものである。ラッチ回路２１０，２１１，２１２にはそれぞれＢＣＬＫ信号が入力され、ラッチ回路２１０，２１１はＢＣＬＫ信号を用いてデータを構成する各ビットのラッチ処理を行い、ラッチ回路２１２はＢＣＬＫ信号を用いてＬＲＣＫ信号のラッチ処理を行う。
【００４５】
反転回路２０４は、ＢＣＬＫ信号を反転させてＢＣＬＫ出力端子ＯＵＴ４から出力させることにより、Ｌチャンネル出力端子ＯＵＴ１、Ｒチャンネル出力端子ＯＵＴ２及びＬＲＣＫ出力端子ＯＵＴ３からそれぞれ出力されるＬチャンネルデータ、Ｒチャンネルデータ及びＬＲＣＫ信号に対するＢＣＬＫ信号のタイミングを調整するものである。
【００４６】
次に、図３，図４を参照しつつ、ＳＤＦ変換回路２の動作を説明する。
【００４７】
図３，図４は、ＳＤＦ変換回路２でのＬＲＣＫ信号に基づく信号処理におけるスイッチ回路２０８，２０９の入出力データと出力端子から出力されるデータとの関係を示す図である。図３は、Ｌチャンネルのデータに関するものであり、図４は、Ｒチャンネルのデータに関するものである。
【００４８】
図３，図４において、「Ｎｏ」は、ＬＲＣＫ信号の１サイクル毎に付した連続番号である。「ＬＲＣＫ」はＬＲＣＫ信号を示し、「Ｌｏｗ」はＬレベル状態を示し、「Ｈｉｇｈ」はＨレベル状態を示している。「ＤＡＴＡ」はＤＡＴＡ信号を示し、ＤＬ１，ＤＬ２，…ＤＬｉ、ＤＲ１，ＤＲ２，…ＤＲｉはワードデータを示している。また、図３の「Ｌａ」、「Ｌｂ」、「Ｌｃ」は、それぞれスイッチ回路２０８の接点ａ、接点ｂ、コモン端子ｃにおけるＬチャンネルの信号を示し、「Ｌout」はＬチャンネル出力端子ＯＵＴ１から出力されるＬチャンネルの信号を示している。図４の「Ｒｅ」、「Ｒｄ」、「Ｒｆ」は、それぞれスイッチ回路２０９の接点ｅ、接点ｄ、コモン端子ｆにおけるＲチャンネルの信号を示し、「Ｒout」はＲチャンネル出力端子ＯＵＴ２から出力されるＲチャンネルの信号を示している。
【００４９】
ＡＮＤ回路２０１は、ＬＲＣＫ信号がＬレベルのとき、ＤＡＴＡ入力端子ＩＮ１からＩ２Ｓモードで入力されるＤＡＴＡ信号を出力し、ＡＮＤ回路２０２は、ＬＲＣＫ信号がＨレベルのとき、ＤＡＴＡ入力端子ＩＮ１からＩ２Ｓモードで入力されるＤＡＴＡ信号を出力するから、図７に示す信号波形より、ＡＮＤ回路２０１からはＬチャンネルのワードデータＤＬｉ（ｉ＝１，２，…ｍ）が出力され、ＡＮＤ回路２０２からはＲチャンネルのワードデータＤＲｉ（ｉ＝１，２，…ｍ）が出力される。
【００５０】
ＡＮＤ回路２０１から出力されるＬチャンネルのワードデータＤＬｉは、スイッチ回路２０８の接点ａに入力される一方、遅延回路２０５によってサンプリング周期Ｔの１／２だけ遅延されてスイッチ回路２０８の接点ｂに入力される。スイッチ回路２０８は、ＬＲＣＫ信号がＬレベルのとき、コモン端子ｃを接点ａに接続し、ＬＲＣＫ信号がＨレベルのとき、コモン端子ｃを接点ｂに接続する。
【００５１】
従って、スイッチ回路２０８からはＬチャンネルのワードデータＤＬｉとこのワードデータＤＬｉよりＴ／２だけ遅延したワードデータＤＬｉ’が交互に出力される。すなわち、スイッチ回路２０８からＬチャンネルのワードデータ列ＤＬ１，ＤＬ１’，ＤＬ２，ＤＬ２’，…ＤＬｉ，ＤＬｉ’，ＤＬi+1，ＤＬi+1’，…が出力される。なお、ワードデータＤＬｉとワードデータＤＬｉ’の内容は同一であるから、データ内容でワードデータ列を表すと、スイッチ回路２０８からはＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…が出力される（図３のＬｃ参照）。
【００５２】
スイッチ回路２０９は、ＬＲＣＫ信号がＬレベルのとき、コモン端子ｆを接点ｄに接続し、ＬＲＣＫ信号がＨレベルのとき、コモン端子ｆを接点ｅに接続する。従って、スイッチ回路２０９からはＲチャンネルのワードデータＤＲｉとこのワードデータＤＲｉよりＴ／２だけ遅延したワードデータＤＲｉ’が交互に出力される。すなわち、スイッチ回路２０９からＲチャンネルのワードデータ列ＤＲ１，ＤＲ１’，ＤＲ２，ＤＲ２’，…ＤＲｉ，ＤＲｉ’，ＤＲi+1，ＤＲi+1’，…が出力される。データ内容でワードデータ列を表すと、スイッチ回路２０９からはＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…が出力される（図４のＲｆ参照）。
【００５３】
スイッチ回路２０８から出力されるＬチャンネルのワードデータＤＬｉとスイッチ回路２０９から出力されるＲチャンネルのワードデータＤＲｉとは同一サインプリング位置のデータであるが、Ｉ２ＳモードによるＤＡＴＡ入力のフォーマットによりＬチャンネルのワードデータＤＬｉがＲチャンネルのワードデータＤＲｉよりもＴ／２だけ早く出力される。ＳＤＦ変換回路２からはＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…のシリアル信号とＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…のシリアル信号とは同相で出力させる必要があるため、スイッチ回路２０８から出力されるＬチャンネルのワードデータＤＬｉは遅延回路２０７によりＴ／２だけ遅延されてＲチャンネルのワードデータＤＲｉの出力タイミングに調整される。
【００５４】
そして、スイッチ回路２０８から遅延回路２０７を介して出力されるＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…からなるシリアルデータ、スイッチ回路２０９から出力されるＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…からなるシリアルデータ、およびＬＲＣＫ信号はそれぞれラッチ回路２１０，２１１，２１２によりビット単位で同期調整が行われた後、それぞれＬチャンネル出力端子ＯＵＴ１、Ｒチャンネル出力端子ＯＵＴ２およびＬＲＣＫ出力端子ＯＵＴ３から出力される（図３，図４のＬＲＣＫ、Ｌout、Ｒout参照）。また、ＢＣＬＫ信号は反転回路２０４を介してＢＣＬＫ出力端子ＯＵＴ４から出力される。
【００５５】
以上の動作により、ＳＤＦ変換回路２では、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとを混合したＤＡＴＡ信号（デジタルコンポジット信号）とＬＲＣＫ信号とＢＣＬＫ信号とからなるＩ２Ｓモードのデジタルオーディオ信号が、Ｌチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…，ＤＬｉ，ＤＬｉ，…からなるＤＡＴＡ’信号とＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…，ＤＲｉ，ＤＲｉ，…からなるＤＡＴＡ’信号とＬＲＣＫ信号とＢＣＬＫ信号とからなるデジタルオーディオ信号に変換されて出力される。
【００５６】
図１に戻り、ワンビットＤＡ変換回路３は、入力されるデジタル信号をビット毎にシリアルにアナログ信号に変換して出力するものである。ワンビットＤＡ変換回路３が備えるワンビットＤＡＣ３１Ｌには、ＳＤＦ変換回路２からＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…，ＤＬｉ，ＤＬｉ，…からなるＤＡＴＡ’信号とＬＲＣＫ信号とＢＣＬＫ信号とが入力され、ワンビットＤＡＣ３１Ｒには、ＳＤＦ変換回路２からＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…，ＤＲｉ，ＤＲｉ，…からなるＤＡＴＡ’信号とＬＲＣＫ信号とＢＣＬＫ信号とが入力される。
【００５７】
ワンビットＤＡＣ３１Ｌは、図５に示すように、ＤＡＴＡ’信号から元のワードデータＤＬｉ列からなるオーディオデータＬ(T)とこのオーディオデータＬ(T)よりＴ／２だけ遅延したワードデータＤＬｉ’列からなるオーディオデータＬ(-T)とを分離するデジタルフィルタ３１１と、各オーディオデータＬ(T)，Ｌ(-T)をビット毎にシリアルにアナログ信号に変換するＤＡ変換回路３１２，３１３とから構成されている。ワンビットＤＡＣ３１ＲもワンビットＤＡＣ３１Ｌと同様の構成を成している。
【００５８】
従って、ワンビットＤＡＣ３１Ｌからは、ＬチャンネルのオーディオデータＬ(T)をＤＡ変換回路３１２でＤＡ変換したアナログ信号Ｌ(t)と、ＬチャンネルのオーディオデータＬ(-T)をＤＡ変換回路３１３でＤＡ変換したアナログ信号Ｌ(-t)とが出力され、ワンビットＤＡＣ３１Ｒからは、ＲチャンネルのオーディオデータＲ(T)をＤＡ変換回路３１２でＤＡ変換したアナログ信号Ｒ(t)と、ＲチャンネルのオーディオデータＲ(-T)をＤＡ変換回路３１３でＤＡ変換したアナログ信号Ｒ(-t)とが出力される。
【００５９】
ＡＳＰ回路４は、上述した従来のＤＡ変換器１００のＡＳＰ回路１０８，１０９と同様の機能を果たすものである。ＡＳＰ回路４内のＡＳＰ回路４１ＬはＡＳＰ回路１０８に相当し、ＡＳＰ回路４１ＲはＡＳＰ回路１０９に相当し、本実施形態ではいずれもＡＳＰ回路１０８，１０９と同一の回路構成（図１０に示す回路構成）を有している。
【００６０】
従って、ここではＡＳＰ回路４１Ｌ，４１Ｒの詳細説明は省略するが、ＡＳＰ回路４１ＬからはＬチャンネルのオーディオ信号Ｌ(T)のサンプリング点間の信号レベルを結んだアナログ信号がオーディオアナログ信号として出力され、ＡＳＰ回路４１ＲからはＲチャンネルのオーディオ信号Ｒ(T)のサンプリング点間の信号レベルを結んだアナログ信号がオーディオアナログ信号として出力される。
【００６１】
上記のように、本実施形態に係るＤＡ変換器１は、ＳＤＦ変換回路２、ワンビットＤＡ変換回路３及びＡＳＰ回路４とで構成され、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなるＤＡＴＡ信号と、ＤＡＴＡ信号のワードデータを識別するためのワードクロックと、ＤＡＴＡ信号のビットデータを識別するためのビットクロックとで構成されるＩ２Ｓモードのデジタルオーディオ信号を、ＳＤＦ変換回路２によってＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとに分離し、両チャンネルについて、入力データを１サンプリング時間だけ遅延した遅延データを生成し、入力データと遅延データとをワード単位で交互にシリアルに配列してなるオーディオデータに変換し、ワンビットＤＡ変換回路３によってこのオーディオデータとワードクロックとビットクロックとを用いて入力データに対応する第１のアナログ信号Ｓ(t)と遅延データに対応する第２のアナログ信号Ｓ(-t)とを生成し、これらのアナログ信号Ｓ(t)，Ｓ(-t)を用いてＡＳＰ回路４によりサンプリング点間の信号レベルを結んだオーディオアナログ信号を生成して出力するようにしているので、従来のマルチビットＤＡＣを用いてＤＡ変換器を構成したものより、回路構成が簡素になり、コストの低減も可能になる。
【００６２】
すなわち、従来のマルチビットＤＡＣを用いたＤＡ変換器は、例えば２チャンネルの場合、第１のアナログ信号Ｓ(t)と第２のアナログ信号Ｓ(-t)を生成するためにマルチビットＤＡＣが４個必要であったが、本実施形態ではワンビットＤＡＣが２個ですみ、しかもワンビットＤＡＣの部品単価がマルチビットＤＡＣよりも廉価であることから、回路構成の簡素化とコストの低減化が可能になる。
【００６３】
なお、上記実施形態では、ＬチャンネルとＲチャンネルの両方について、新タイプのＤＡ変換器を構成する場合について説明したが、いずれか一方のチャンネルについて新タイプのＤＡ変換器を構成する場合にも本発明を適用することができる。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、各種モードにより入力されるデジタルオーディオ信号のデータのフォーマットを、入力されたデータとこの入力データに対して１サンプリング時間だけ遅延した遅延データとをワード単位で交互にシリアルに配列してなるデータのフォーマットに変換し、フォーマット変換後のデータを用いてワンビットＤＡ変換手段により元のオーディオデータをＤＡ変換した第１のアナログ信号とこの第１のアナログ信号を１サンプリング時間だけ遅延した第２のアナログ信号とを生成し、両アナログ信号を用いてサンプリング点間の信号レベルを結んだアナログ信号を生成してアナログオーディオ信号として出力するようにしたので、マルチビットＤＡＣを用いた従来のＤＡ変換器に比して回路構成の簡素な低コストのＤＡ変換器を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るＤＡ変換器のブロック構成図である。
【図２】ＳＤＦ変換回路の回路構成を示すブロック図である。
【図３】ＳＤＦ変換回路でのＬＲＣＫ信号に基づく信号処理におけるＬチャンネル側のスイッチ回路の入出力データと出力端子から出力されるデータとの関係を示す図である。
【図４】ＳＤＦ変換回路でのＬＲＣＫ信号に基づく信号処理におけるＲチャンネル側のスイッチ回路の入出力データと出力端子から出力されるデータとの関係を示す図である。
【図５】ワンビットＤＡＣの機能ブロック図である。
【図６】従来の新タイプのＤＡ変換器の構成を示すブロック構成図である。
【図７】Ｉ２Ｓモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図８】他のモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図９】ＡＳＰ回路におけるアナログ信号処理により生成されるアナログ信号を説明するための波形図である。
【図１０】ＡＳＰ回路の回路構成の一例を示す図である。
【符号の説明】
１ ＤＡ変換器
２ シリアルデータフォーマット変換回路（フォーマット変換手段）
ＩＮ１，ＩＮ２，ＩＮ３ 入力端子（入力手段）
ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４ 出力端子
２０１，２０２ ＡＮＤ回路
２０３，２０４ 反転回路
２０５，２０６，２０７ 遅延回路
２０８，２０９ スイッチ回路
２１０，２１１，２１２ ラッチ回路
３ ワンビットＤＡ変換回路（ワンビットＤＡ変換手段）
４ アナログ信号処理回路（アナログ信号処理手段）
【発明の属する技術分野】
本発明は、デジタル信号をアナログ信号に変換するＤＡ変換器（デジタル／アナログ変換器）に関し、特にデジタル信号のサンプリング点の信号レベルを滑らかに結んだアナログ信号をＤＡ変換信号として出力するＤＡ変換器に関する。
【０００２】
【従来の技術】
デジタルオーディオ機器においては、デジタル化された音響信号をアナログ信号に変換するＤＡ変換器として、例えばラダー抵抗型ＤＡ変換器や積分型ＤＡ変換器などが知られ、使用されている。これら周知のＤＡ変換器は、離散的にサンプリングされてデジタル化されたデジタル信号の各サンプリング値（デジタル値）を単純にアナログ値に変換するものであるため、その出力信号波形は階段状の波形となり、原信号にはない不要な高周波成分を含むものとなる。このため、一般に、ＤＡ変換器の後段にアナログローパスフィルタを設けて不要な高周波成分を除去して滑らかなアナログ信号を得るようにしている。
【０００３】
しかし、このＤＡ変換方式では、アナログローパスフィルタの位相特性により遅延が生じるとともに、オーバーシュートなどの波形歪が発生し、これによって再生音の音質を低下させるという問題があった。
【０００４】
そこで、従来、特許第３１３４４０３号に示されるように、リアルタイムでＤＡ変換した階段波状の第１のアナログ信号とこの第１のアナログ信号に対して１サンプリング時間だけ遅延させた階段波状の第２のアナログ信号とを生成し、各サンプリング期間において第１，第２のアナログ信号のレベル差を積分しながら第２のアナログ信号に加算することにより、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号として出力する新しいタイプのＤＡ変換器が提案されている。
【０００５】
図６は、従来の新タイプのＤＡ変換器の構成を示すブロック構成図である。
【０００６】
ＤＡ変換器１００は、デジタルフィルタ１０１、２個の遅延回路１０２，１０３、４個のマルチビットＤＡ変換器（以下、マルチビットＤＡＣという。）１０４〜１０７および２個のアナログ信号処理回路（以下、ＡＳＰ回路という。）１０８，１０９を備えている。
【０００７】
デジタルフィルタ１０１には、ＣＤ（Compact Disc）などのデジタル音源からデジタル化されたオーディオ信号が、例えばＩ２Ｓモードで伝送され、入力される。Ｉ２Ｓモードのオーディオ信号は、図７に示すように、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータを混合したオーディオデータＤＡＴＡ（以下、ＤＡＴＡ信号という。）と、このＤＡＴＡ信号のワードデータを識別するためのワードクロックＬＲＣＫ（以下、ＬＲＣＫ信号という。）と、オーディオデータＤＡＴＡのビットデータを識別するためのビットクロックＢＣＬＫ（以下、ＢＣＬＫ信号という。）とで構成されている。
【０００８】
なお、Ｉ２Ｓモードは一例であり、一般的には、他に図８に示すように、Ｒｉｇｈｔ−Ｊｕｓｔｉｆｉｅｄ（右詰め）モード（同図（ａ））、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄ（左詰め）モード（同図（ｂ））、Ｌｅｆｔ−Ｊｕｓｔｉｆｉｅｄ ＤＳＰモード（同図（ｃ））、３２×Ｆｓ Ｐａｃｋｅｄモード（同図（ｄ））などの各種のモードが存在し、使用されている。これらのモードもＩ２Ｓモードと同様に、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとが混合されている。
【０００９】
ＤＡＴＡ信号は、同一のサンプリング位置ｉのＬチャンネルのデータＤＬｉ（ｎビットデータで１ワードデータに相当）とＲチャンネルのデータＤＲｉ（ｎビットデータで１ワードデータに相当）とをペアにし、各ペアをサンプリング順に配列したシリアルのデータ（ＤＬ１／ＤＲ１，ＤＬ２／ＤＲ２，…ＤＬｍ／ＤＲｍ）である。ＬＲＣＫ信号は、ＤＡＴＡ信号の１ワードデータＤＬｉ／ＤＲｉを１周期とするクロックで、図７では、ＬＲＣＫ信号のＬレベルの期間がＤＡＴＡ信号のＬチャンネルのワードデータＤＬｉに同期し、ＬＲＣＫ信号のＨレベルの期間がＤＡＴＡ信号のＲチャンネルのワードデータＤＲｉに同期している。ＢＣＬＫ信号は、ＤＡＴＡ信号のビットデータに同期したクロックである。
【００１０】
デジタルフィルタ１０１は、オーバーサンプリングデジタルフィルタからなり、入力されるＩ２Ｓモードのオーディオデータを実際のサンプリング周波数（例えば４４．１ｋＨｚ）の数倍（例えば８倍）のスピードでサンプリングするとともに、ＬチャネルのオーディオデータとＲチャンネルのオーディオデータとを分離し、Ｌ端子からＬチャンネルのオーディオデータＬ（Ｔ）（ワードデータ列の信号ＤＬ１，ＤＬ２，…ＤＬｍ）を出力し、Ｒ端子からＲチャンネルのオーディオデータＲ（Ｔ）（ワードデータ列の信号ＤＲ１，ＤＲ２，…ＤＲｍ）を出力する。
【００１１】
遅延回路１０２，１０３は、入力されるオーディオデータを１サンプリング時間だけ遅延させるものである。デジタルフィルタ１０１から出力されるＬチャンネルのオーディオデータＬ(T)は、マルチビットＤＡＣ１０４に入力されるとともに、遅延回路１０２で１サンプリング時間だけ遅延され、その遅延したオーディオデータＬ(-T)は、マルチビットＤＡＣ１０５に入力される。また、デジタルフィルタ１０１から出力されるＲチャンネルのオーディオデータＲ(T)は、マルチビットＤＡＣ１０６に入力されるとともに、遅延回路１０３で１サンプリング時間だけ遅延され、その遅延したオーディオデータＲ(-T)は、マルチビットＤＡＣ１０７に入力される。
【００１２】
マルチビットＤＡＣ１０４〜１０７は、オーディオデータをワードデータ単位でアナログ信号に変換するものである。マルチビットＤＡＣ１０４〜１０７は、ｎビットのワードデータの各ビット（各桁）を同時にアナログ値に変換し、それらのアナログ値を加算することによりアナログ信号を生成する。
【００１３】
マルチビットＤＡＣ１０４は、ＬチャンネルのオーディオデータＬ(T)をアナログ信号Ｌ(t)に変換し、マルチビットＤＡＣ１０５は、オーディオデータＬ(T)より１サンプリング時間だけ遅延したＬチャンネルのオーディオデータＬ(-T)をアナログ信号Ｌ(-t)に変換し、それぞれＬチャンネル用のＡＳＰ回路１０８に入力する。また、マルチビットＤＡＣ１０６は、ＲチャンネルのオーディオデータＲ(T)をアナログ信号Ｒ(t)に変換し、マルチビットＤＡＣ１０７は、オーディオデータＲ(T)より１サンプリング時間だけ遅延したＲチャンネルのオーディオデータＲ(-T)をアナログ信号Ｒ(-t)に変換し、それぞれＲチャンネル用のＡＳＰ回路１０９に入力する。
【００１４】
ＡＳＰ回路１０８，１０９は、入力される階段波状の波形を有する第１のアナログ信号Ｓ(t)とこのアナログ信号Ｓ(t)より１サンプリング時間だけ遅延した階段波状の波形を有する第２のアナログ信号Ｓ(-t)とのレベル差（差分電圧）を電流に変換し、この電流をコンデンサに充電し、その充電電圧を第２のアナログ信号Ｓ(-t)の信号レベルに加算することで、図９に示すように、各サンプリングレベルを滑らかに結んだアナログオーディオ信号Ｓ(t)’を生成し、ＤＡ変換信号として出力するものである。
【００１５】
ＡＳＰ回路１０８，１０９は、例えば図１０に示す回路で構成されている。同図に示すＡＳＰ回路は、オペアンプＯＰ１の−端子が抵抗ｒ１を介して第１のアナログ信号Ｓ(t)の入力端子ＩＮ１に接続され、オペアンプＯＰ１の＋端子がコンデンサＣ１および抵抗ｒ３の直列回路を介して第２のアナログ信号Ｓ(-t)の入力端子ＩＮ２に接続されている。また、オペアンプＯＰ１の出力端子は抵抗ｒ２を介して−端子に接続されるとともに、抵抗ｒ６を介してＡＳＰ回路の出力端子ＯＵＴに接続されている。オペアンプＯＰ１の＋端子とグランドとの間には抵抗ｒ４が接続され、出力端子ＯＵＴとグランドとの間にはコンデンサＣ２が接続されている。更に、抵抗ｒ３およびコンデンサＣ１の接続点と出力端子ＯＵＴとの間にオペアンプＯＰ２および抵抗ｒ５の直列回路が接続されている。
【００１６】
オペアンプＯＰ１は負帰還差動アンプとして動作し、オペアンプＯＰ２は、オペアンプＯＰ１の出力信号の一部を抵抗Ｒ５を介してオペアンプＯＰ１の＋端子に帰還させる際のバッファアンプとして動作するものである。コンデンサＣ１は、第１のアナログ信号Ｓ(t)と第２のアナログ信号Ｓ(-t)とが略同一となる定常時にオペアンプＯＰ１の＋端子への入力をカットし、ノイズの発生を抑制するものである。抵抗ｒ６およびコンデンサＣ２は積分回路ＳＣを構成し、オペアンプＯＰ１の出力（第１のアナログ信号Ｓ(t)と第２のアナログ信号Ｓ(-t)との差分）を積分した信号を生成するものである。
【００１７】
上記構成において、オペアンプＯＰ１の−端子と＋端子には、それぞれ各サンプリング点の第１のアナログ信号Ｓ(t)とこのアナログ信号Ｓ(t)より１サンプリング時間だけ遅延した第２のアナログ信号Ｓ(-t)とが入力され、オペアンプＯＰ１からは第２のアナログ信号Ｓ(-t)を基準電圧とした第１のアナログ信号Ｓ(t)の基準電圧に対する差分値の電圧が電流に変換されて出力される。そして、この電流により積分回路ＳＣのコンデンサＣ２が時定数Ｃ２・ｒ６で充電され、このコンデンサＣ２の充電電圧は、バッファアンプ（オペアンプＯＰ２）及び抵抗ｒ５を介して次に入力される第２のアナログ信号Ｓ(-t)に加算される。
【００１８】
コンデンサＣ２の充電電圧の変化はサンプリング期間における先のサンプリング点と後のサンプリング点とのレベル差を結ぶ電圧ベクトルを示すものとなるから、図９に示すように、各サンプリング点ｔ１，ｔ２，…ｔｉで、第１のアナログ信号Ｓ(t)及び第２のアナログ信号Ｓ(-t)が入力されると、サンプリング点ｔiのＡＳＰ回路の出力レベルは第１のアナログ信号Ｓ(ti)もしくは第２のアナログ信号Ｓ(-ti)となるが、ｔi＜ｔ＜ｔi+1の期間では、サンプリング点ｔiの出力レベルとサンプリング点ｔi+1の出力レベルとのレベル差を結ぶ電圧ベクトルがコンデンサＣ２の充電電圧によって生成される。従って、ＡＳＰ回路からは、各サンプリング点の電圧レベルを結んだアナログ信号Ｓ(t)’が出力される。
【００１９】
ＡＳＰ回路１０８は、Ｌチャンネルの第１のアナログ信号Ｌ(t)と第２のアナログ信号Ｌ(-t)とからＬチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号Ｌ(t)’を生成し、ＤＡ変換信号として出力する。また、ＡＳＰ回路１０９は、Ｒチャンネルの第１のアナログ信号Ｒ(t)と第２のアナログ信号Ｒ(-t)とからＲチャンネルのデジタル信号の各サンプリング値を滑らかに結んだアナログ信号Ｒ(t)’を生成し、ＤＡ変換信号として出力する。
【００２０】
【特許文献１】
特許第３１３４４０３号公報
【００２１】
【発明が解決しようとする課題】
ところで、従来のデジタルオーディオ機器に適用されるＤＡ変換器１００では、デジタルオーディオ信号が例えばＩ２Ｓモードで入力されるので、Ｉ２ＳモードのＤＡＴＡ信号からＬチャンネルのアナログ信号Ｌ(t)，Ｌ(-t)とＲチャンネルのアナログ信号Ｒ(t)，Ｒ(-t)とをデジタルフィルタ集積回路で比較的簡単に得るため、マルチビットＤＡＣ１０４〜１０７が用いられている。
【００２２】
すなわち、マルチビットＤＡＣ１０４〜１０７を用いる場合は、例えばＩ２Ｓモードであれば、そのＤＡＴＡ信号からＬチャンネルのワードデータ列ＤＬｉからなるオーディオデータＬ(T)とＲチャンネルのワードデータ列ＤＲｉからなるオーディオデータＲ(T)とを分離し、両チャンネルのオーディオデータＬ(T)，Ｒ(T)をそれぞれ１サンプリング時間だけ遅延させるだけで、Ｌ，Ｒの両チャンネルについて元のオーディオデータＬ(T)，Ｒ(T)とこれを１サンプリング時間だけ遅延させたオーディオデータＬ(-T)，Ｒ(-T)とが得られるから、これら４つのオーディオデータＬ(T)，Ｒ(T)，Ｌ(-T)，Ｒ(-T)をそれぞれマルチビットＤＡＣ１０４〜１０７でＤＡ変換すれば、ＤＡ変換器１００に必要な４つのアナログ信号Ｌ(t)，Ｒ(t)，Ｌ(-t)，Ｒ(-t)を容易に得ることができる。
【００２３】
しかし、従来のマルチビットＤＡＣを用いたＤＡ変換器は、例えば２チャンネルの場合、４つのオーディオデータＬ(T)，Ｒ(T)，Ｌ(-T)，Ｒ(-T)に対してそれぞれマルチビットＤＡＣを設ける必要があるので、ＤＡ変換器の個数が多くなり、しかもマルチビットＤＡＣは単価が高いため、回路構成やコストの面で不利となっていた。特に、オーディオ機器のチャンネル数が多くなると、そのチャンネル数の２倍のマルチビットＤＡＣが必要となり、回路が大型化するとともに、コストが増大することとなっていた。
【００２４】
本発明は、上記課題に鑑みてなされたもので、マルチビットＤＡＣより単価が安く、入手の容易なワンビットＤＡＣを用いることにより、小型、低コストが可能なＤＡ変換器を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明は、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなるデータと、前記データのワードデータを識別するためのワードクロックと、前記データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号のデータのフォーマットを、少なくとも一方のチャンネルについて、入力されたデータを１サンプリング時間だけ遅延した遅延データを生成し、前記入力データと遅延データとをワード単位で交互にシリアルに配列してなるオーディオデータのフォーマットに変換するオーディオデータ変換手段と、前記オーディオデータ変換手段によって変換されたオーディオデータを前記ワードクロックを用いて入力データと遅延データとに分離し、前記ビットクロックを用いて前記入力データをビット毎にシリアルにＤＡ変換して第１のアナログ信号を生成するとともに、前記ビットクロックを用いて前記遅延データをビット毎にシリアルにＤＡ変換して第２のアナログ信号を生成するワンビットＤＡ変換手段と、前記ワンビットＤＡ変換手段によって生成された第１のアナログ信号と第２のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、アナログオーディオ信号として出力するアナログ信号処理手段とを備えたＤＡ変換器である（請求項１）。
【００２６】
なお、前記オーディオデータ変換手段は、前記データと前記ワードクロックとの論理積を演算することにより一方のチャンネルの入力データを抽出するＡＮＤ回路と、前記ＡＮＤ回路により抽出された入力データから当該入力データを前記ワードクロックの１周期の１／２の時間だけ遅延させて前記遅延データを生成する遅延回路と、前記ＡＮＤ回路から出力される入力データと前記遅延回路から出力される遅延データとの前記ワンビットＤＡ変換手段への出力を、前記ワードクロックに基づいてワード単位で交互に切り換えるスイッチ回路とにより構成するとよい（請求項２）。また、前記遅延回路は、シフトレジスタで構成するとよい（請求項３）。
【００２７】
上記構成によれば、入力されるデジタルオーディオ信号のデータは、オーディオデータ変換手段によってＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとに分離され、少なくとも一方のチャンネルについて、分離した入力データを１サンプリング時間だけ遅延した遅延データが生成され、入力データと遅延データとをワード単位で交互にシリアルに配列してなるオーディオデータに変換される。
【００２８】
このオーディオデータは、ワンビットＤＡ変換手段によりワードクロックを用いて入力データと遅延データとに分離され、更に入力データおよび遅延データはビットクロックを用いてそれぞれビット毎にシリアルにＤＡ変換されて第１のアナログ信号とこの第１のアナログ信号より１サンプリング時間だけ遅延した第２のアナログ信号とが生成される。
【００２９】
そして、アナログ信号処理手段により第１のアナログ信号と第２のアナログ信号を用いて、サンプリング点間の信号レベルを結んだアナログオーディオ信号が生成されて出力される。
【００３０】
上記のように、オーディオデータ変換手段とワンビットＤＡ変換手段とによって第１のアナログ信号とこの第１のアナログ信号より１サンプリング時間だけ遅延した第２のアナログ信号とを生成するので、従来のマルチビットＤＡ変換器を用いたＤＡ変換器よりも回路構成が簡素になり、コストの低減化が可能になる。
【００３１】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について図面を参照して説明する。
【００３２】
図１は本発明に係るＤＡ変換器のブロック構成図である。
【００３３】
ＤＡ変換器１は、シリアルデータフォーマット変換回路２（以下、ＳＤＦ変換回路２と略称する。）、ワンビットＤＡ変換回路３およびアナログ信号処理（ＡＳＰ）回路４を備えている。ワンビットＤＡ変換回路３は、Ｌチャンネルのデジタル信号をアナログ信号に変換するワンビットＤＡＣ３１ＬとＲチャンネルのデジタル信号をアナログ信号に変換するワンビットＤＡＣ３１Ｒを備えている。ＡＳＰ回路４も、Ｌチャンネルの２種類のアナログ信号Ｌ(t)，Ｌ(-t)を処理して、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号（アナログオーディオ信号）として出力するＡＳＰ回路４１ＬとＲチャンネルの２種類のアナログ信号Ｒ(t)，Ｒ(-t)を処理して、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤＡ変換信号（アナログオーディオ信号）として出力するＡＳＰ回路４１Ｒを備えている。
【００３４】
ＳＤＦ変換回路２は、シリアルデータフォーマットで入力されるデジタルオーディオ信号（図７参照）のＤＡＴＡ信号からＬチャンネルのオーディオデータＬ(T)とＲチャンネルのオーディオデータＲ(T)を分離し、各チャンネルのオーディオデータをワンビットＤＡＣ３でＤＡ変換可能なフォーマットのデータに変換するものである。
【００３５】
ＳＤＦ変換回路２は、ＬＲＣＫ信号によりＤＡＴＡ信号のＬチャンネルのワードデータＤＬｉ（ｉ＝１，２，…ｍ）とＲチャンネルのワードデータＤＲｉ（ｉ＝１，２，…ｍ）とを分離し、両チャンネルについて、ワードデータ毎にＬＲＣＫ信号の１周期Ｔ（デジタル信号のサンプリング周期Ｔに相当）の１／２の時間だけ遅延したワードデータＤＬｉ’，ＤＲｉ’を生成し、このワードデータＤＬｉ’をワードデータＤＬｉとワードデータＤＬi+1との間に挿入して順次出力し、ワードデータＤＲｉ’をワードデータＤＲｉとワードデータＤＲi+1との間に挿入して順次出力する。
【００３６】
すなわち、ＳＤＦ変換回路２は、ＬチャンネルのワードデータＤＬ１，ＤＬ２，…ＤＬｍを抽出する毎に、各ワードデータＤＬｉについてＴ／２だけ遅延したワードデータＤＬｉ’を生成し、このワードデータＤＬｉ’をワードデータＤＬｉの後に続けて出力する。ワードデータＤＬｉ’の内容はワードデータＤＬｉと同一であるから、ワードデータ列ＤＬ１’，ＤＬ２’，…ＤＬｍ’からなるデータは、元のワードデータ列ＤＬ１，ＤＬ２，…ＤＬｍからなるデータに対して位相がＴ／２だけ遅延したデータとなっている。従って、ＳＤＦ変換回路２のＬチャンネル出力端子からはワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…からなるＤＡＴＡ信号が出力される。同様に、ＳＤＦ変換回路２のＲチャンネル出力端子からはワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…からなるＤＡＴＡ信号が出力される。
【００３７】
図２は、ＳＤＦ変換回路２のＩ２Ｓモードの場合の具体的な回路構成を示すブロック図である。
【００３８】
ＳＤＦ変換回路２は、２個のＡＮＤ回路２０１，２０２、２個の反転回路２０３，２０４、３個の遅延回路２０５，２０６，２０７、２個のスイッチ回路２０８，２０９、３個のラッチ回路２１０，２１１，２１２で構成されている。
【００３９】
これらの回路は、以下のように接続されている。すなわち、ＡＮＤ回路２０１の一方の入力端とＡＮＤ回路２０２の一方の入力端とは、Ｉ２ＳモードのＤＡＴＡ入力端子ＩＮ１に接続され、ＡＮＤ回路２０１の他方の入力端は反転回路２０３を介してＩ２ＳモードのＬＲＣＫ入力端子ＩＮ２に接続され、ＡＮＤ回路２０２の他方の入力端は直接Ｉ２ＳモードのＬＲＣＫ入力端子ＩＮ２に接続されている。
【００４０】
ＡＮＤ回路２０１の出力端はスイッチ回路２０８の一方の接点ａに接続され、ＡＮＤ回路２０１の出力端とスイッチ回路２０８の他方の接点ｂとの間に遅延回路２０５が接続されている。また、ＡＮＤ回路２０２の出力端はスイッチ回路２０９の一方の接点ｅに接続され、ＡＮＤ回路２０２の出力端とスイッチ回路２０９の他方の接点ｄとの間に遅延回路２０６が接続されている。
【００４１】
遅延回路２０５はワードデータＤＬｉをＴ／２だけ遅延したワードデータＤＬｉ’を生成し、遅延回路２０６はワードデータＤＲｉをＴ／２だけ遅延したワードデータＤＲｉ’を生成するものである。遅延回路２０５，２０６は、具体的にはｎ／２ビットシフトレジスタで構成されている。例えばワードデータＤＬｉが６４ビットデータの場合、遅延回路２０５，２０６は、３２ビットシフトレジスタで構成される。遅延回路２０５，２０６にはそれぞれＩ２ＳモードのＢＣＬＫ信号が入力され、遅延回路２０５はＢＣＬＫ信号を用いてワードデータＤＬｉを構成する各ビットデータをシフトさせることによってＴ／２だけ遅延したワードデータＤＬｉ’を生成し、遅延回路２０６はＢＣＬＫ信号を用いてワードデータＤＲｉを構成する各ビットデータをシフトさせることによってＴ／２だけ遅延したワードデータＤＲｉ’を生成する。
【００４２】
スイッチ回路２０８のコモン端子ｃとラッチ回路２１０との間に遅延回路２０７が接続され、ラッチ回路２１０の出力端はＬチャンネルのＤＡＴＡ出力端子ＯＵＴ１に接続されている。遅延回路２０７は、ＬチャンネルのワードデータをＴ／２だけ遅延させることによりＬチャンネルのワードデータの位相をＲチャンネルのワードデータの位相に合わせるものである。遅延回路２０７も遅延回路２０５，２０６と同様に、ｎ／２ビットシフトレジスタで構成され、例えばワードデータＤＬｉが６４ビットデータの場合、３２ビットシフトレジスタで構成される。遅延回路２０７にもＢＣＬＫ信号が入力され、遅延回路２０７はＢＣＬＫ信号を用いてワードデータの各ビットデータをシフトさせることによってＬチャンネルのワードデータＤＬｉ，ＤＬｉ’をＴ／２だけ遅延させる。
【００４３】
スイッチ回路２０９のコモン端子ｆにラッチ回路２１１の入力端が接続され、ラッチ回路２１１の出力端はＲチャンネルのＤＡＴＡ出力端子ＯＵＴ２に接続されている。スイッチ回路２０８，２０９にはそれぞれＬＲＣＫ信号が入力され、スイッチ回路２０８，２０９はこのＬＲＣＫ信号を用いて接点の切換え処理を行う。
【００４４】
ラッチ回路２１２はＬＲＣＫ信号の入力端子ＩＮ２と出力端子ＯＵＴ３との間に接続され、反転回路２０４はＢＣＬＫ信号の入力端子ＩＮ３と出力端子ＯＵＴ４との間に接続されている。ラッチ回路２１０，２１１，２１２は、遅延回路２０７を介してスイッチ回路２０８から出力されるＬチャンネルのデータとスイッチ回路２０９から出力されるＲチャンネルのデータとＬＲＣＫ信号とを同期させてそれぞれＬチャンネル出力端子ＯＵＴ１、Ｒチャンネル出力端子ＯＵＴ２、ＬＲＣＫ出力端子ＯＵＴ３から出力させるものである。ラッチ回路２１０，２１１，２１２にはそれぞれＢＣＬＫ信号が入力され、ラッチ回路２１０，２１１はＢＣＬＫ信号を用いてデータを構成する各ビットのラッチ処理を行い、ラッチ回路２１２はＢＣＬＫ信号を用いてＬＲＣＫ信号のラッチ処理を行う。
【００４５】
反転回路２０４は、ＢＣＬＫ信号を反転させてＢＣＬＫ出力端子ＯＵＴ４から出力させることにより、Ｌチャンネル出力端子ＯＵＴ１、Ｒチャンネル出力端子ＯＵＴ２及びＬＲＣＫ出力端子ＯＵＴ３からそれぞれ出力されるＬチャンネルデータ、Ｒチャンネルデータ及びＬＲＣＫ信号に対するＢＣＬＫ信号のタイミングを調整するものである。
【００４６】
次に、図３，図４を参照しつつ、ＳＤＦ変換回路２の動作を説明する。
【００４７】
図３，図４は、ＳＤＦ変換回路２でのＬＲＣＫ信号に基づく信号処理におけるスイッチ回路２０８，２０９の入出力データと出力端子から出力されるデータとの関係を示す図である。図３は、Ｌチャンネルのデータに関するものであり、図４は、Ｒチャンネルのデータに関するものである。
【００４８】
図３，図４において、「Ｎｏ」は、ＬＲＣＫ信号の１サイクル毎に付した連続番号である。「ＬＲＣＫ」はＬＲＣＫ信号を示し、「Ｌｏｗ」はＬレベル状態を示し、「Ｈｉｇｈ」はＨレベル状態を示している。「ＤＡＴＡ」はＤＡＴＡ信号を示し、ＤＬ１，ＤＬ２，…ＤＬｉ、ＤＲ１，ＤＲ２，…ＤＲｉはワードデータを示している。また、図３の「Ｌａ」、「Ｌｂ」、「Ｌｃ」は、それぞれスイッチ回路２０８の接点ａ、接点ｂ、コモン端子ｃにおけるＬチャンネルの信号を示し、「Ｌout」はＬチャンネル出力端子ＯＵＴ１から出力されるＬチャンネルの信号を示している。図４の「Ｒｅ」、「Ｒｄ」、「Ｒｆ」は、それぞれスイッチ回路２０９の接点ｅ、接点ｄ、コモン端子ｆにおけるＲチャンネルの信号を示し、「Ｒout」はＲチャンネル出力端子ＯＵＴ２から出力されるＲチャンネルの信号を示している。
【００４９】
ＡＮＤ回路２０１は、ＬＲＣＫ信号がＬレベルのとき、ＤＡＴＡ入力端子ＩＮ１からＩ２Ｓモードで入力されるＤＡＴＡ信号を出力し、ＡＮＤ回路２０２は、ＬＲＣＫ信号がＨレベルのとき、ＤＡＴＡ入力端子ＩＮ１からＩ２Ｓモードで入力されるＤＡＴＡ信号を出力するから、図７に示す信号波形より、ＡＮＤ回路２０１からはＬチャンネルのワードデータＤＬｉ（ｉ＝１，２，…ｍ）が出力され、ＡＮＤ回路２０２からはＲチャンネルのワードデータＤＲｉ（ｉ＝１，２，…ｍ）が出力される。
【００５０】
ＡＮＤ回路２０１から出力されるＬチャンネルのワードデータＤＬｉは、スイッチ回路２０８の接点ａに入力される一方、遅延回路２０５によってサンプリング周期Ｔの１／２だけ遅延されてスイッチ回路２０８の接点ｂに入力される。スイッチ回路２０８は、ＬＲＣＫ信号がＬレベルのとき、コモン端子ｃを接点ａに接続し、ＬＲＣＫ信号がＨレベルのとき、コモン端子ｃを接点ｂに接続する。
【００５１】
従って、スイッチ回路２０８からはＬチャンネルのワードデータＤＬｉとこのワードデータＤＬｉよりＴ／２だけ遅延したワードデータＤＬｉ’が交互に出力される。すなわち、スイッチ回路２０８からＬチャンネルのワードデータ列ＤＬ１，ＤＬ１’，ＤＬ２，ＤＬ２’，…ＤＬｉ，ＤＬｉ’，ＤＬi+1，ＤＬi+1’，…が出力される。なお、ワードデータＤＬｉとワードデータＤＬｉ’の内容は同一であるから、データ内容でワードデータ列を表すと、スイッチ回路２０８からはＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…が出力される（図３のＬｃ参照）。
【００５２】
スイッチ回路２０９は、ＬＲＣＫ信号がＬレベルのとき、コモン端子ｆを接点ｄに接続し、ＬＲＣＫ信号がＨレベルのとき、コモン端子ｆを接点ｅに接続する。従って、スイッチ回路２０９からはＲチャンネルのワードデータＤＲｉとこのワードデータＤＲｉよりＴ／２だけ遅延したワードデータＤＲｉ’が交互に出力される。すなわち、スイッチ回路２０９からＲチャンネルのワードデータ列ＤＲ１，ＤＲ１’，ＤＲ２，ＤＲ２’，…ＤＲｉ，ＤＲｉ’，ＤＲi+1，ＤＲi+1’，…が出力される。データ内容でワードデータ列を表すと、スイッチ回路２０９からはＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…が出力される（図４のＲｆ参照）。
【００５３】
スイッチ回路２０８から出力されるＬチャンネルのワードデータＤＬｉとスイッチ回路２０９から出力されるＲチャンネルのワードデータＤＲｉとは同一サインプリング位置のデータであるが、Ｉ２ＳモードによるＤＡＴＡ入力のフォーマットによりＬチャンネルのワードデータＤＬｉがＲチャンネルのワードデータＤＲｉよりもＴ／２だけ早く出力される。ＳＤＦ変換回路２からはＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…のシリアル信号とＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…のシリアル信号とは同相で出力させる必要があるため、スイッチ回路２０８から出力されるＬチャンネルのワードデータＤＬｉは遅延回路２０７によりＴ／２だけ遅延されてＲチャンネルのワードデータＤＲｉの出力タイミングに調整される。
【００５４】
そして、スイッチ回路２０８から遅延回路２０７を介して出力されるＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…ＤＬｉ，ＤＬｉ，ＤＬi+1，ＤＬi+1，…からなるシリアルデータ、スイッチ回路２０９から出力されるＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…ＤＲｉ，ＤＲｉ，ＤＲi+1，ＤＲi+1，…からなるシリアルデータ、およびＬＲＣＫ信号はそれぞれラッチ回路２１０，２１１，２１２によりビット単位で同期調整が行われた後、それぞれＬチャンネル出力端子ＯＵＴ１、Ｒチャンネル出力端子ＯＵＴ２およびＬＲＣＫ出力端子ＯＵＴ３から出力される（図３，図４のＬＲＣＫ、Ｌout、Ｒout参照）。また、ＢＣＬＫ信号は反転回路２０４を介してＢＣＬＫ出力端子ＯＵＴ４から出力される。
【００５５】
以上の動作により、ＳＤＦ変換回路２では、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとを混合したＤＡＴＡ信号（デジタルコンポジット信号）とＬＲＣＫ信号とＢＣＬＫ信号とからなるＩ２Ｓモードのデジタルオーディオ信号が、Ｌチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…，ＤＬｉ，ＤＬｉ，…からなるＤＡＴＡ’信号とＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…，ＤＲｉ，ＤＲｉ，…からなるＤＡＴＡ’信号とＬＲＣＫ信号とＢＣＬＫ信号とからなるデジタルオーディオ信号に変換されて出力される。
【００５６】
図１に戻り、ワンビットＤＡ変換回路３は、入力されるデジタル信号をビット毎にシリアルにアナログ信号に変換して出力するものである。ワンビットＤＡ変換回路３が備えるワンビットＤＡＣ３１Ｌには、ＳＤＦ変換回路２からＬチャンネルのワードデータ列ＤＬ１，ＤＬ１，ＤＬ２，ＤＬ２，…，ＤＬｉ，ＤＬｉ，…からなるＤＡＴＡ’信号とＬＲＣＫ信号とＢＣＬＫ信号とが入力され、ワンビットＤＡＣ３１Ｒには、ＳＤＦ変換回路２からＲチャンネルのワードデータ列ＤＲ１，ＤＲ１，ＤＲ２，ＤＲ２，…，ＤＲｉ，ＤＲｉ，…からなるＤＡＴＡ’信号とＬＲＣＫ信号とＢＣＬＫ信号とが入力される。
【００５７】
ワンビットＤＡＣ３１Ｌは、図５に示すように、ＤＡＴＡ’信号から元のワードデータＤＬｉ列からなるオーディオデータＬ(T)とこのオーディオデータＬ(T)よりＴ／２だけ遅延したワードデータＤＬｉ’列からなるオーディオデータＬ(-T)とを分離するデジタルフィルタ３１１と、各オーディオデータＬ(T)，Ｌ(-T)をビット毎にシリアルにアナログ信号に変換するＤＡ変換回路３１２，３１３とから構成されている。ワンビットＤＡＣ３１ＲもワンビットＤＡＣ３１Ｌと同様の構成を成している。
【００５８】
従って、ワンビットＤＡＣ３１Ｌからは、ＬチャンネルのオーディオデータＬ(T)をＤＡ変換回路３１２でＤＡ変換したアナログ信号Ｌ(t)と、ＬチャンネルのオーディオデータＬ(-T)をＤＡ変換回路３１３でＤＡ変換したアナログ信号Ｌ(-t)とが出力され、ワンビットＤＡＣ３１Ｒからは、ＲチャンネルのオーディオデータＲ(T)をＤＡ変換回路３１２でＤＡ変換したアナログ信号Ｒ(t)と、ＲチャンネルのオーディオデータＲ(-T)をＤＡ変換回路３１３でＤＡ変換したアナログ信号Ｒ(-t)とが出力される。
【００５９】
ＡＳＰ回路４は、上述した従来のＤＡ変換器１００のＡＳＰ回路１０８，１０９と同様の機能を果たすものである。ＡＳＰ回路４内のＡＳＰ回路４１ＬはＡＳＰ回路１０８に相当し、ＡＳＰ回路４１ＲはＡＳＰ回路１０９に相当し、本実施形態ではいずれもＡＳＰ回路１０８，１０９と同一の回路構成（図１０に示す回路構成）を有している。
【００６０】
従って、ここではＡＳＰ回路４１Ｌ，４１Ｒの詳細説明は省略するが、ＡＳＰ回路４１ＬからはＬチャンネルのオーディオ信号Ｌ(T)のサンプリング点間の信号レベルを結んだアナログ信号がオーディオアナログ信号として出力され、ＡＳＰ回路４１ＲからはＲチャンネルのオーディオ信号Ｒ(T)のサンプリング点間の信号レベルを結んだアナログ信号がオーディオアナログ信号として出力される。
【００６１】
上記のように、本実施形態に係るＤＡ変換器１は、ＳＤＦ変換回路２、ワンビットＤＡ変換回路３及びＡＳＰ回路４とで構成され、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなるＤＡＴＡ信号と、ＤＡＴＡ信号のワードデータを識別するためのワードクロックと、ＤＡＴＡ信号のビットデータを識別するためのビットクロックとで構成されるＩ２Ｓモードのデジタルオーディオ信号を、ＳＤＦ変換回路２によってＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとに分離し、両チャンネルについて、入力データを１サンプリング時間だけ遅延した遅延データを生成し、入力データと遅延データとをワード単位で交互にシリアルに配列してなるオーディオデータに変換し、ワンビットＤＡ変換回路３によってこのオーディオデータとワードクロックとビットクロックとを用いて入力データに対応する第１のアナログ信号Ｓ(t)と遅延データに対応する第２のアナログ信号Ｓ(-t)とを生成し、これらのアナログ信号Ｓ(t)，Ｓ(-t)を用いてＡＳＰ回路４によりサンプリング点間の信号レベルを結んだオーディオアナログ信号を生成して出力するようにしているので、従来のマルチビットＤＡＣを用いてＤＡ変換器を構成したものより、回路構成が簡素になり、コストの低減も可能になる。
【００６２】
すなわち、従来のマルチビットＤＡＣを用いたＤＡ変換器は、例えば２チャンネルの場合、第１のアナログ信号Ｓ(t)と第２のアナログ信号Ｓ(-t)を生成するためにマルチビットＤＡＣが４個必要であったが、本実施形態ではワンビットＤＡＣが２個ですみ、しかもワンビットＤＡＣの部品単価がマルチビットＤＡＣよりも廉価であることから、回路構成の簡素化とコストの低減化が可能になる。
【００６３】
なお、上記実施形態では、ＬチャンネルとＲチャンネルの両方について、新タイプのＤＡ変換器を構成する場合について説明したが、いずれか一方のチャンネルについて新タイプのＤＡ変換器を構成する場合にも本発明を適用することができる。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、各種モードにより入力されるデジタルオーディオ信号のデータのフォーマットを、入力されたデータとこの入力データに対して１サンプリング時間だけ遅延した遅延データとをワード単位で交互にシリアルに配列してなるデータのフォーマットに変換し、フォーマット変換後のデータを用いてワンビットＤＡ変換手段により元のオーディオデータをＤＡ変換した第１のアナログ信号とこの第１のアナログ信号を１サンプリング時間だけ遅延した第２のアナログ信号とを生成し、両アナログ信号を用いてサンプリング点間の信号レベルを結んだアナログ信号を生成してアナログオーディオ信号として出力するようにしたので、マルチビットＤＡＣを用いた従来のＤＡ変換器に比して回路構成の簡素な低コストのＤＡ変換器を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るＤＡ変換器のブロック構成図である。
【図２】ＳＤＦ変換回路の回路構成を示すブロック図である。
【図３】ＳＤＦ変換回路でのＬＲＣＫ信号に基づく信号処理におけるＬチャンネル側のスイッチ回路の入出力データと出力端子から出力されるデータとの関係を示す図である。
【図４】ＳＤＦ変換回路でのＬＲＣＫ信号に基づく信号処理におけるＲチャンネル側のスイッチ回路の入出力データと出力端子から出力されるデータとの関係を示す図である。
【図５】ワンビットＤＡＣの機能ブロック図である。
【図６】従来の新タイプのＤＡ変換器の構成を示すブロック構成図である。
【図７】Ｉ２Ｓモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図８】他のモードで伝送されるデジタルオーディオ信号の信号波形を示す図である。
【図９】ＡＳＰ回路におけるアナログ信号処理により生成されるアナログ信号を説明するための波形図である。
【図１０】ＡＳＰ回路の回路構成の一例を示す図である。
【符号の説明】
１ ＤＡ変換器
２ シリアルデータフォーマット変換回路（フォーマット変換手段）
ＩＮ１，ＩＮ２，ＩＮ３ 入力端子（入力手段）
ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４ 出力端子
２０１，２０２ ＡＮＤ回路
２０３，２０４ 反転回路
２０５，２０６，２０７ 遅延回路
２０８，２０９ スイッチ回路
２１０，２１１，２１２ ラッチ回路
３ ワンビットＤＡ変換回路（ワンビットＤＡ変換手段）
４ アナログ信号処理回路（アナログ信号処理手段）
Claims (3)
- ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとをワード単位で交互にシリアルに配列してなるデータと、前記データのワードデータを識別するためのワードクロックと、前記データのビットデータを識別するためのビットクロックとで構成されるデジタルオーディオ信号のデータのフォーマットを、少なくとも一方のチャンネルについて、入力されたデータを１サンプリング時間だけ遅延した遅延データを生成し、前記入力データと遅延データとをワード単位で交互にシリアルに配列してなるオーディオデータのフォーマットに変換するオーディオデータ変換手段と、
前記オーディオデータ変換手段によって変換されたオーディオデータを前記ワードクロックを用いて入力データと遅延データとに分離し、前記ビットクロックを用いて前記入力データをビット毎にシリアルにＤＡ変換して第１のアナログ信号を生成するとともに、前記ビットクロックを用いて前記遅延データをビット毎にシリアルにＤＡ変換して第２のアナログ信号を生成するワンビットＤＡ変換手段と、
前記ワンビットＤＡ変換手段によって生成された第１のアナログ信号と第２のアナログ信号とを用いてサンプリング点間の信号レベルを結んだアナログ信号を生成し、アナログオーディオ信号として出力するアナログ信号処理手段と、
を備えたことを特徴とするＤＡ変換器。 - 前記オーディオデータ変換手段は、前記データと前記ワードクロックとの論理積を演算することにより一方のチャンネルの入力データを抽出するＡＮＤ回路と、前記ＡＮＤ回路により抽出された入力データから当該入力データを前記ワードクロックの１周期の１／２の時間だけ遅延させて前記遅延データを生成する遅延回路と、前記ＡＮＤ回路から出力される入力データと前記遅延回路から出力される遅延データとの前記ワンビットＤＡ変換手段への出力を、前記ワードクロックに基づいてワード単位で交互に切り換えるスイッチ回路とにより構成されることを特徴とする請求項１記載のＤＡ変換器。
- 前記遅延回路は、シフトレジスタからなることを特徴とする請求項２記載のＤＡ変換器。
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