JPH0366072A - 補間装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、時間軸上の各サンプリング点におけるサン
プリングデータに対して、誤り訂正不能なデータの補間
を行なう補間装置に関する。

［従来の技術］ 時間軸上で連続したアナログデータを、一定間隔のサン
プリング点でサンプリングしたサンプリングデータの伝
送を行なう場合、欠落したデータの補間を行なう補間装
置が必要となる。例えば、ＰＣＭデータの記録再生を行
なうデジタルオーディオテープレコーダでは、磁気テー
プのドロップアウトなどによってＰＣＭデータに誤りが
生じた場合、記録時にＰＣＭデータに付加されている誤
り訂正符号により誤り検出を行ない、訂正可能なものに
ついては誤り訂正を行なう。そして、訂正不能なデータ
については、データの前後関係により補間を行なう。

第５図は、時間軸上で連続したアナログ波形を示し、Ｄ
、−Ｄ、は各サンプリング点における振幅値である。同
図で、テープ再生時にり、、Ｄ、。

Ｄ４に訂正不能な誤りが生じた場合、−殻内に、前後の
データＤ０．Ｄ２が正しい時には平均値補間が行われ、 ｄ　＋　−（Ｄｏ　＋Ｄ２　）　／　２の演算を行なう
。また、連続してデータ誤りが生じた場合には、前値ホ
ールド補間が行われ、ｄｓ−０２の演算を行ない、ｄ４
については前値ホールドの値と次の正しいデータとの平
均値補間が行われ、 ｄ４−　（Ｄ２　＋Ｄ５　）／２ の演算を行なう。

このような補間を行なう補間装置の一般的な構成を第６
図に示す。

同図で所定ビットのパラレルデータとして入力される入
力データはメモリ１１及びネクストデータラッチ１２に
送られる。メモリ１１は、送られてくる入力データをア
ンド回路１３からのクロックに従って順次記憶するもの
で、その記憶内容はセレクタ１４及びホールドデータラ
ッチ１５に送出される。アンド回路１３には、図示しな
いクロックジェネレータからの基本クロック−３、メモ
リ１１の書込みタイミングを示すライトタイミング信号
及び現在与えられている入力データのエラー状態を示す
信号である現ＥＤ信号が入力される。この現ＥＤ信号は
１、人力データが与えられている間、正しいとき、ある
いは誤り訂正されて正しいデータにされているときに１
＃、誤っており訂正不能なときに′０１となるものであ
る。

上記ネクストデータラッチ１２は、送られてくる入力デ
ータをアンド回路ＩＢからのクロックに従って順次ラッ
チするもので、そのラッチ内容は全加算器１７に送出さ
れる。アンド回路１Ｂにも上記アンド回路１３と同様、
基本クロック−３、ライトタイミング信号及び現ＥＤ信
号が入力される。

上記ホールドデータラッチ１５は、メモリ１１の記憶内
容をアンド回路１８からのクロックによりラッチし、そ
のラッチ内容を上記全加算器１７に送出する。アンド回
路１８には、基本クロックφ１とメモリ１１のリードタ
イミングを示すリードタイミング信号が入力される。

全加算器１７は、ネクストデークラッチ１２のラッチ出
力とホールドデータラッチ１５のラッチ出力とを加算し
、その加算結果をシフタ１９に出力する。

このシフタ１９は、全加算器１７の各ビット出力のうち
、最下位ビットを捨てて、他の上位ビットとキャリー出
力とを選択して出力する。つまり、キャリーを含めて加
算出力全体を１ビツトだけシフトダウンするもので、シ
フタ１９の出力は人力の「１／２」の演算をしたものと
なり、セレクタ１４に送出される。

セレクタ１４では、アンド回路２０からの切換信号がハ
イレベル°１１であればメモリ１１の記憶出力を、また
、切換信号がローレベル“０“であればＩシフタ１９の
出力を選択し、その選択出力を補間ラッチ２１に送出す
る。アンド回路２０には、前回与えられた入力データの
エラー状態を示す前ＥＤ倍信号インバータ２２を介して
反転されて入力されると共に、上記現ＥＤ信号が入力さ
れており、その出力は切換信号としてセレクタ１４の他
に、アンド回路２３に、また、インバータ２４で反転さ
れてアンド回路２５に送出される。アンド回路２３には
、さらに基本クロックφ１、デイレイ形フリップフロッ
プ（ＤＦ／Ｆ）２６で遅延されたライトタイミング信号
が人力され、その出力がオア回ｗｉ２７を介して補間ラ
ッチ２１にクロックとして送出される。ＤＦ／　Ｆ　２
Ｂは、基本クロックφ１によりライトタイミング信号を
書込み、基本クロックφ１に対して１８０＠位相のずれ
たクロック−２によりその内容を読出すもので、基本ク
ロックφ、の１クロック分の遅延回路として動作するも
のである。また、上記アンド回路２５には、インバータ
２４で反転された切換信号の他に、基本クロックφ、及
びリードタイミング信号も入力され、その出力がやはり
オア回路２７を介して補間ラッチ２１にクロックとして
送出される。

そして、補間ラッチ２１では、オア回路２７を介して送
られてくるクロックによりセレクタ１４の選択出力をラ
ッチするもので、そのラッチ出力が補間出力となり、次
段の処理回路に送出される。

上記のようなりＡ威にあって、その動作は以下のように
なる。

第７図は各信号のタイミングを示すもので、第７図（１
）が基本クロックφ１、第７図（２）がこの基本クロッ
クφ、に対して１８０＠位相のずれたクロック−２であ
る。ここで第７図（３）に示すように所定ビットのパラ
レルデータＤＯ〜Ｄ、が入力データとして送られてきた
ものとし、この入力データＤ０〜Ｄ、のうち、上記ｍ５
図でも示した如＜Ｄｔ　、Ｄｉ　、Ｄａに訂正不能な誤
り（図ではｒＸＪと示す）が生じたものとする。この人
力データに対し、リードタイミング信号が第７図（４）
に示すタイミングで、ライトタイミング信号が第７図（
５）に示すタイミングでそれぞれ基本クロックφ■、φ
２に同期して発生される。

また、入力データＤ、、Ｄ、、Ｄ、がエラーとなるので
、これに開明してＩＪｌ、ＥＤ倍信号第７図（６）に示
すような波形となり、前ＥＤ倍信号この現ＥＤ信号をデ
ータ１つ分遅延させたｊＩ７図（７）に示すような波形
となる。現ＥＤ信号が′０°となる入力データＤ１．Ｄ
、、Ｄ、の入力タイミングでは、アンド回路１３．１６
の出力するメモリ１１゜ネクストデータラッチ１２のク
ロックは第７図（８）に「×」で示すように出力されな
いため、メモリ１１、ネクストデークラッチ１２はそれ
ぞれその前のクロックで記憶、ラッチした入力データを
保持する。第７図（１２）はメモリ１１．ネクストデー
タラッチ１２それぞれの記憶、ラッチ内容を示すもので
、人力データＤ１の入力タイミングではその前に記憶、
ラッチした入力データＤ、を、入力データＤｉ、Ｄ４の
人力タイミングではその前に＆！憶、ラッチした入力・
データＤ２をそのまま保持している。

アンド回路１８によってホールドデータラッチ１５に入
力されるクロックは第７図（９）に示すように入力デー
タのエラーに影響されないものとなるため、ホールドデ
ータラッチ１５はメモリＨの記憶内容を随時リードタイ
ミングでラッチし、そのラッチ内容は第７図（１３）に
示すようになる。全加算器１１では、第７図（１２）に
示したネクストデータラッチ１２のラッチ出力と第７図
（１３）に示したホールドデークラッチ１５のラッチ出
力とを加算し、加算結果をシフタ１９に出力するもので
、シフタ１９がこの加算結果を上述した如＜　ｒ１／２
Ｊに演算する。

一方、アンド回路２０の出力する切換信号が人力データ
Ｄ２．Ｄ、のタイミングで′１１となる間、セレクタ１
４は上記シフタ１９の出力を、選択して補間ラッチ２１
に送出し、また、ＤＦ’／Ｆ２Ｂによって基本クロック
φ１の１クロック分遅延されたアンド回路２３の出力が
第７図（１１）に示すように補間ラッチ２１にクロック
として送出される。したがって補間ラッチ２１では、オ
ア回路２７の出力するクロックがＤＦ／Ｆ２６によって
遅延されたアンド回路２３の出力から次のアンド回路２
５の出力までの間、第７図（１４）にｄ、、ｄ、で示す
ようにセレクタ１４が選択出力するシフタ１９の出力を
平均値補間したデータとしてラッチ出力し、その他の期
間はセレクタ１４が選択出力するメモリ１１の出力をそ
のままラッチ出力する。なお、ｄ３のタイミングではメ
モリ１１が前値ホールドしたデータＤ２を出力している
ため、そのデータＤ２がそのままセレクタ１４を介して
前値ホールドによって補間されたデータとなって補間ラ
ッチ２１にラッチされ、出力されることとなる。

［発明が解決しようとする課題］ しかして、上記第６図に示した従来の補間装置の構成で
は、平均値補間を行なう場合の全加算器１７、シフタ１
９を介する信号の経路と、平均値補間を行わない場合の
メモリ１１を介する信号の経路とが異なり、両経路のう
ちのいずれかをセレクタ１４で選択して補間出力を得る
ため、両経路の出力のデータのタイミングが異なり、補
間出力をラッキするラッチ回路が必ず必要となり、その
ラッチタイミングの出力制御もｍ雄花するなど、全体の
回路構成が複雑なものとなるという欠点を有していた。

この発明は上記のような実情に鑑みてなされたもので、
補間出力のラッチ回路を必要とせず、タイミング制御も
簡単な回路で実現できる補間装置を提供することを目的
とする。

［課題を解決するための手段及び作用］この発明は、 所定ビットで順次与えられる人力データと、それぞれの
人力データの入力タイミングで出力される第１及び第２
の制御信号（実施例におけるリード及びライトタイミン
グ信号）と、それぞれの入力データのデータ誤り状態を
示す誤り状態信号（実施例における現ＥＤ信号）と、こ
の誤り状態信号に応じて前記第２の制御信号の出力タイ
ミングで前記入力データを記憶する記憶手段（実施例に
おけるメモリ）と、この記憶手段の出力を前記第１の制
御信号のタイミングでラッチする第１のラッチ手段（実
施例におけるホールドデータラッチ）と、補間しないデ
ータのタイミングでは前記記憶手段の出力を前記第１の
制御信号のタイミングでラッチすると共に、補間すべき
データのタイミングでは前記記憶手段の出力を前記第２
の制御信号のタイミングでラッチする第２のラッチ手段
（実施例におけるネクストデークラッチ）と、前記第１
及び第２のラッチ手段の出力を加算する加算手段（実施
例における全加算器）と、この加算手段の出力を１ビッ
トシフトダウンするシフトダウン手段（実施例における
シフタ）とを具備するか、あるいは、 それぞれ所定ビットの下位側データと上位側データとに
分けて順次与えられる入力データと、下位上位それぞれ
の入力データの人力タイミングで出力される第１及び第
２の制御信号と、それぞれの人力データのデータ誤り状
態を示す誤り状態信号と、この誤り状態信号に応じて前
記第２の制御信号の出力タイミングで前記下位側データ
と上位側データとをそれぞれ記憶する記憶手段と、この
記憶手段の出力を前記・第１の制御信号のタイミングで
ラッチする第１のラッチ手段と、補間しないデータのタ
イミングでは前記記憶手段の出力を前記第１の制御信号
のタイミングでラッチすると共に、補間すべきデータの
タイミングでは前記記憶手段の出力を前記第２の制御信
号のタイミングでラッチする第２のラッチ手段と、前記
第１及び第２のラッチ手段の出力を加算する加算手段と
、この加算手段の出力を１ビットシフトダウンするシフ
トダウン手段とを具備する ようにしたもので、補間出力のラッチ回路を必要とせず
、タイミング制御も簡単な回路構成で実現することがで
きるようになる。

［第１実施例］ 以下図面を参照してこの発明の第１実施例を説明する。

第１図はその回路構成を示すもので、所定ビットのパラ
レルデータとして人力される入力データはメモリ３１及
びセレクタ３２に送られる。メモリ３１は、送られてく
る入力データをアンド回路３３からのクロックに従って
順次記憶するもので、その記憶内容は上記セレクタ３２
に送出される。アント回路３３には、図示しないクロッ
クジェネレータからの基本クロックφ０、メモリ３１の
ライトタイミングを示すライトタイミング信号及び現在
与えられている入力データのエラー状態を示す信号であ
る現ＥＤ信号が入力される。この現ＥＤ信号は、入力デ
ータが与えられている間、正しいとき、あるいは誤り訂
正されて正しいデータにされているときに′１“、誤っ
ており訂正不能なときに０”となるものである。

セレクタ３２では、ライトタイミング信号を切換信号と
して、切換信号がハイレベル′１”であれば入力データ
を、ローレベル′Ｏ”であればメモリ３目の出力を選択
し、その選択出力をネクストデータラッチ３４とホール
ドデークラッチ３５に送出する。

ネクストデータラッチ８４は、セレクタ３２を介して送
られてくる入力データを、オア回路３６からのクロック
に従って順次ラッチするもので、そのラッチ内容は全加
算器３７に送出される。オア回路３Ｂは、アンド回路３
８及びアンド回路３９の出力をクロックとしてネクスト
データラッチ３４に送出するものである。アンド回路３
８には基本クロック−１、ライトタイミング信号、イン
バータ４０で反転した前回与えられた人力データのエラ
ー状態を示す前ＥＤ倍信号び現ＥＤ信号が入力されてお
り、また、アンド回路３９には基本クロックφｌとメモ
リ３１のリードタイミングを示すリードタイミング信号
とが人力されている。

一方、上記ホールドデークラッチ３５は、セレクタ３２
からの入力データをアンド回路４１からのクロックによ
りラッチし、そのラッチ内容を上記全加算器３７に送出
する。アンド回路４１には、基本クロックφ、とリード
タイミング信号が入力される。

全加算器３７は、ネクストデークラッチ３４のラッチ出
力とホールドデータラッチ３５のラッチ出力とを加算し
、その加算結果をシフタ４２に出力する。

このシフタ４２は、全加算器３７の各ビット出力のうち
、再下位ビットを捨てて、他の上位ビットとキャリー出
力とを選択して出力する。つまり、キャリーを含めて加
算出力全体を１ビツトだけシフトダウンするもので、シ
フタ４２の出力は入力の「ｌ／２」の演算をしたものと
なり、この出力が入力データのエラー状態を補間した補
間出力として次段の処理回路に送出される。

上記のような構成にあって、その動作は以下のようにな
る。

第２図は各信号のタイミングを示すもので、第２図（１
）が基本クロック−１、第２図（２）がこの基本クロッ
ク−１に対して１８０＠位相のずれたクロックφ２であ
る。ここで第２図（３）に示すように所定ビットのパラ
レルデータＤ０〜Ｄ９が入力データとして送られてきた
ものとし、この入力データＤ。−Ｄ９のうちり、、Ｄ、
。

Ｄ４に訂正不能な誤り（図では「×」と示す）が生じた
ものとする。この入力データに対し、リードタイミング
信号が第２図（４）に示すタイミングで、ライトタイミ
ング信号が第２図（５）に示すタイミングでそれぞれ基
本クロックφ３．φ２に同期して発生される。また、入
力データＤ、。

Ｄ、、Ｄ、がエラーとなるので、これに同期して現ＥＤ
信号が第２図（６）に示すような波形となり、前ＥＤ倍
信号この現ＥＤ信号をデータ１つ分遅延させた第２図（
７）に示すような波形となる。

現ＥＤ信号が“０°となる入力データＤ、、Ｄ、。

Ｄ４の入力されるタイミングでは、アンド回路３３の出
力するメモリ３１のクロックは第２図（８）に「×」で
示すように出力しないため、メモリ３１はその前のクロ
ックで記憶した入力データを保持する。第２図（１２）
はセレクタ３２に送出されるメモリ３１の記憶内容を示
すもので、入力データＤ。

の入力されるタイミングではその前に記憶した人力デー
タＤ０を、人力データＤ、、Ｄ４の人力されるタイミン
グではその前に記憶した入力データＤ、をそのまま保持
した、いわゆる前値ホールド補間を施したものとなる。

セレクタ３２では、ライトタイミング信号を切換信号と
して第２図（９）に示す如く入力データとメモリ３１の
記憶内容とを切換選択し、ネクストデータラッチ３４と
ホールドデータラッチ３５とに送出する。

アンド回路４１の出力するクロックは第２図（１１）に
示すように上記リードタイミング信号及びクロック−１
により生成された周期的なものとなるため、セレクタ３
２の出力をラッチするホールドデータラッチ３５は第２
図（１３）に示す如くメモリ３１の記憶内容であるエラ
一部分の前値ホールド補間を施した入力データをラッチ
することとなる。

一方、ネタストデータラッチ３４においては、第２図（
１０）に示す如く、アンド回路３９が上記アンド回路４
１と同様、リードタイミング信号及びクロック−１によ
り生成した周期的なりロックが入力されると共に、アン
ド回路３Ｂが基本クロックφ１、ライトタイミング信号
、インバータ４０で反転した前ＥＤ倍信号び現ＥＤ信号
から生成した平均値補間すべきタイミングのクロックが
重ねて人力される。そのためネクストデータラッチ３４
は、第２図（１５）に示すように平均値補間すべきタイ
ミングのクロックが人力されてから次のクロックが人力
されるまでの間、セレクタ３２を介して送られてくる人
力データＤ、、Ｄ、をそのままラッチすることとなる。

こうしてネクストデータラッチ３４、ホールドデータラ
ッチ３５にラッチされた内容が全加算器３７に出力され
るもので、全加算器３７ではこれらを全加算し、加算結
果をシフタ４２に出力する。そして、シフタ４２がこの
加算結果を上述した如く「１／２」に演算し、第２図（
１５）に示すような補間出力を得る。したがって、ｔ８
２図（１６）に示すようなｄ。−ｄ７のタイミングでこ
の補間出力を次段の出力回路に送出すれば、ｄ、、ｄ４
のタイミングでは平均値補間、ｄ９のタイミングでは前
値ホールド補間が施された入力データが送出されること
となる。

〔第２実施例１ 次に、ｎビットのデータを上位と下位とに分けて伝送す
る場合の補間装置について開示した本発明の第２実施例
を図面を参照して説明する。例えば回転ヘッド型のデジ
タルオーディオチーブレコーダでは、４８ｋｌＩｚのサ
ンプリング周波数で１６ビツトに量子化したＰＣＭデー
タを磁気テープに記録するが、この場合、１６ビツトの
データを上位と下位の各８ビツトずつに分けて記録して
いる。

このようにデータが上位と下位のデータシンボルに分け
られて伝送する場合の補間装置の回路構成を第３図に示
す。

同図で、１６ビツトのＰＣＭデータは、上位、下位８ビ
ツトずつに分かれてパラレルな入力データとして下位側
データ、上位側のデータの順でメモリ５１及びセレクタ
５２に送られる。メモリ５１は、それぞれ８ビツト分の
上位アドレスエリアと下位アドレスエリアとを有し、上
位下位を交互に切換えるアドレス信号とアンド回路５３
からのクロックに従って、送られてくる入力データを順
次記憶するもので、その記憶内容は８ビツトずつ上記セ
レクタ５２に送出される。アンド回路５３には、図示し
ないクロックジェネレータからの基本クロックφ２、メ
モリ５１のライトタイミングを示すライトタイミング信
号及び現在与えられている入力データのエラー状態を示
す信号である現ＥＤ信号が人力される。この現ＥＤ信号
は、誤り訂正符号が上位側データと下位側のそれぞれに
独立して付加され、それぞれ独立して誤り訂正されるが
、いずれか一方のみが訂正不能な場合であっても、当該
データ全体の人力タイミングで誤りを示す信号として与
えられるもので、入力データが与えられている間、正し
いとき、あるいは誤り訂正されて正しいデータにされて
いるときに“１°、誤っており訂正不能なときに“０”
となるものである。

セレクタ５２では、ライトタイミング信号を切換信号と
して、切換信号がハイレベル“１°であれば入力データ
を、ローレベル１０”であればメモ１Ｊ３１の出力を選
択し、その選択出力をネクストデータラッチ５４とホー
ルドデークラッチ５５に送出する。

ネクストデータラッチ５４は８ビツトのラッチ回路であ
って、セレクタ５２を介して送られてくる入力データを
、オア回路５Ｂからのクロックに従って順次ラッチする
もので、そのラッチ内容は全加算器５７に送出される。

オア回路５６は、アンド回路５８及びアンド回路５９の
出力をクロックとしてネクストデータラッチ５４に送出
するものである。アンド回路５８には基本クロックφ８
、ライトタイミング信号、インバータ６０で反転した前
回与えられた入力データのエラー状態を示す前ＥＤ倍信
号び現ＥＤ信号が入力されており、また、アンド回路５
９には基本クロックφ１とメモリ５１のリードタイミン
グを示すリードタイミング信号とが入力されている。

この前ＥＤ倍信号上記現ＥＤ信号を入力データ１つ（１
６ビツト）分遅延させたもので、現ＥＤ信号と同様、誤
り訂正符号が上位側データと下位側のそれぞれに独立し
て付加され、それぞれ独立して誤り訂正されるが、いず
れか一方のみが訂正不能な場合であっても、当該データ
全体の入力タイミングで誤りを示す信号として与えられ
、入力データが与えられている間、正しいとき、あるい
は誤り訂正されて正しいデータにされているときに“１
１、誤っており訂正不能なときに“０“となる。

一方、上記ホールドデータラッチ５５もネクストデータ
ラッチ５４と同様に８ビツトのラッチ回路であって、セ
レクタ５２からの入力データをアンド回路６１からのク
ロックによりラッチし、そのラッチ内容を上記全加算器
５７に送出する。アンド回路６１には、基本クロックφ
１とリードタイミング信号が入力される。

全加算器５７は、ネクストデータラッチ５４のラッチ出
力とホールドデータラッチ３５のラッチ出力とを加算し
てその加算結果Ｓ＋　−Ｓｓ　　（Ｓ＋　−Ｌ　Ｓ　Ｂ
、　　Ｓｓ　＝ＭＳ　Ｂ）及びキャリーを出力するもの
であって、キャリー出力がキャリーラッチＢ２に、８２
〜Ｓ８及びキャリー出力が上位補間データｕ１〜ｕ６と
して次段の図示しない処理回路に、また、Ｓｌが下位補
間データＩ８として、さらに、８２〜Ｓ８が下位補間ラ
ッチ８３に出力される。

上記キャリーラッチ８２は、全加算器５７のキャリー出
力をラッチするための１ビツトラッチ回路であり、アン
ド回路８４の出力によりリセットされ、アンド回路６５
の出力をクロックとしてラッチ動作し、そのラッチ内容
はキャリー人力として上記全加算器５７に送出される。

アンド回路６４には、基本クロックφ１、メモリ５１の
リードタイミング信号及び入力データとして下位側のデ
ータが与えられている間に“１１として出力される下位
アドレスタイミング信号ＬＡが入力される。また、アン
ド回路６５には、基本クロックφ１、デイレイ形フリッ
プフロップ（ＤＦ／Ｆ）６Ｇで遅延されたライトタイミ
ング信号及び下位アドレスタイミング信号ＬＡが入力さ
れる。Ｄ　Ｆ　／　Ｆ　６６は、基本クロックφ、によ
りライトタイミング信号を書込み、基本クロックφ１に
対して１８０＠位相のずれたクロックφ２によりその内
容を読出すもので、基本クロックφ、の１クロック分の
遅延回路として動作するもので、その出力は上記キャリ
ーラッチ６２の他に上記下位補間ラッチ６３にもクロッ
クとして送出される。下位補間ラッチＢ３は、上記全加
算器５７の出力する上位補間データにタイミングを合わ
せて下位補間データを出力させるためのもので、全加算
器５７の加算結果８２〜Ｓ８をアンド回路６５の出力す
るクロックによりラッチし、そのラッチ出力Ｐ　Ｉ−Ｐ
　ｔを下位補間データｇ１〜ＩｔＣｆｌｓは加算器５１
のＳＩ比出力として上記上位補間データと共に次段の処
理回路に出力する。

なお、上記下位補間ラッチ０３は上位と下位に分けられ
た入力データの下位側データを一旦ラッチして上位側の
データとの出力タイミングを合わせるためのものであっ
て、従来例で用いた補間ラッチとは根本的に異なるもの
である。

上記のような構成にあって、その動作は以下のようにな
る。

第４図は各信号のタイミングを示すもので、第４図（１
）が基本クロックφ１、第４図（２）がこの基本クロッ
クφ、に対して１８０°位相のずれたクロック−２であ
る。ここで第４図（３）に示すように１６ビツトが上位
下位それぞれ８ビツトずつに分かれたパラレルデータＤ
。ＩＩ　＊　Ｄｏ　ｕ（ｇは下位データ、Ｕは上位デー
タであることを示す）〜Ｄ９１　、　Ｄｏ　ｕが人力デ
ータとして送られてきたものとし、この人力データＤ。

ｇ。

Ｄｏ　ｕ−ＤＩ　ＩＩ　、　ＤＩ　ｕのうちＤＩ　１　
＋　ＤＩ　ｕ＊Ｄ３１　、Ｄｌｕ、Ｄａ　ＩＩ　−Ｄａ
　ｕに訂正不能な誤り（図では「×」と示す）が生じた
ものとする。

この入力データに同期して、アドレス信号が第４図（６
）に示すように下位側のアドレス（ｌｏｗｅｒが第４図
（４）に示すタイミングで、ライトタイミング信号が第
４図（５）に示すタイミングでそれぞれ基本クロックφ
工、φ２に同期して発生される。また、入力データＤｓ
　Ｉ　ｒ　ＤＩ　ｕ、Ｄｉ　ｆｌ　＊Ｄｉ　ｕ、Ｄ４　
ｊ！　＊　Ｄａ　ｕがエラーとなるので、これに同期し
て現ＥＤ信号が第４図（７）に示すような波形となり、
前ＥＤ倍信号この現ＥＤ信号をデータ１つ分遅延させた
第４図（８）に示すような波形となる。現ＥＤ信号が“
０゛となる入力データＤ＋Ｎ、Ｄ、ｕ、Ｄ３Ｎ、Ｄｉ　
ｕ、Ｄ４Ｎ。

Ｄ４ｕの人力されるタイミングでは、アンド回路５３の
出力するメモリ５１のクロックは第４図（９〉に「×」
で示すように出力しないため、メモリ５１は上位アドレ
ス、下位アドレスのそれぞれにおいてその前のクロック
で記憶した入力データを保持する。第４図（１０）、（
１１）はセレクタ５２に送出されるメモリ５１の記憶内
容を示すもので、入力データＤ＋Ｎ＋Ｄ＋ｕの入力され
るタイミングではその前に記憶した入力データＤｏｇ、
Ｄｏｕを、入力データル３　ｆｌ、Ｄ）ｕ、Ｄａｌ、Ｄ
４　ｕの人力されるタイミングではその前に記憶した入
力データＤ２ｊ！、Ｄｚｕをそのまま保持した、いわゆ
る前値ホールド補間を施したものとなる。セレクタ５２
では、ライトタイミング信号を切換信号として第４図（
１２）に示す如く入力データとメモリ５１の記憶内容と
を切換選択し、ネクストデータラッチ５４とホールドデ
ークラッチ５５とに送出する。アンド回路６１の出力す
るクロックはｍ４図（１３）に示すように上記リードタ
イミング信号及びクロックφ１により生成された周期的
なものとなるため、セレクタ５２の出力をラッチするホ
ールドデータラッチ５５は第４図（１８）に示す如くメ
モリ５１の記憶内容であるエラ一部分の前値ホールド補
間を施した入力データをラッチすることとなる。

一方、ネクストデークラッチ５４においては、第４図（
１４）に示す如く、アンド回路５９が上記アンド回路６
１と同様、リードタイミング信号及びクロックφ、によ
り生成した周期的なりロックが入力されると共に、アン
ド回路５８が基本クロック−１、ライトタイミング信号
、インバータ８０で反転した前ＥＤ倍信号び現ＥＤ信号
から生成した平均値補間すべきタイミングのクロックが
重ねて人力される。そのためネクストデータラッチ５４
は、ｊｆ！４図（１９）に示すように平均値補間すべき
タイミングのクロックが入力されてから次のクロックが
入力されるまでの間、セレクタ５２を介して送られてく
る人力データＤｚ＃、Ｉ）、ｕ、ＤｓＮ。

Ｄ、ｕをそのままラッチすることとなる。

こうしてネクストデータラッチ５４、ホールドデータラ
ッチ５５にラッチされた内容が全加算ｒＡ５７に出力さ
れるもので、全加算器５７ではこれらを全加算し、第４
図（２０）に示すような加算結果を出力する。この際、
アンド回路６４が基本クロック−１、リードタイミング
信号と、入力データとして下位側のデータが与えられて
いる間に“１”として出力される第４図（１５）に示す
下位アドレスタイミング信号ＬＡから生成するリセット
信号を第４ｔＮ（１６）に示すようにキャリーラッチ８
２に送出し、また、アンド回路６５が基本クロックφ、
、ＤＦ／Ｆ８６で基本クロック−１のクロック１つ分遅
延させたライトタイミング信号及び下位アドレスタイミ
ング信号ＬＡから生成するクロックを第４図（１７）に
示すようにキャリーラッチＢ２に送出するため、キャリ
ーラッチ６２のラッチ内容はＷＳ４図（２１）に示すよ
うになり、この下位側のデータのキャリーが上位側のデ
ータに反映されることとなる。

また、第４図（１７）に示したアンド回路６５の出力は
下位補間ラッチ６３にも入力されるため、下位補間ラッ
チ６３はこのクロックのタイミングで全加算器５７の加
算出力をラッチし、そのラッチ内容は第４図（２２）に
示すようになる。

したがって、ｔＢ４図（２３）に示すようなｄ。

〜ｄ、のタイミングで、全加算Ｍ５１の加算結果８２〜
Ｓ８及びキャリー出力を上位補間データｕ＋４ｕａとし
て、下位補間ラッチＢ３のラッチ出力Ｐ１〜Ｐ７及び加
算結果Ｓ、を下位補間データｆｌ＋−ｆ１ｍとして同時
に次段の図示しない処ＰＪ１回路が取込むようにすれば
、ｄｌ＋ｄ４のタイミングでは平均値補間、ｄ３のタイ
ミングでは前値ホールド補間が施された入力データが送
出されることとなる。

［発明の効果］ 以上詳記した如く本発明の補間装置によれば、加算手段
の出力が、そのまま補間出力となるため、に補間ラッチ
を必要とせず、タイミング制御も簡略化される。

また特に、データを上位と下位とに分けて伝送する場合
に、それぞれについて補間処理を行なうようにすること
により、データ全体について補間

【図面の簡単な説明】

第１図乃至ｍ４図はこの発明の実施例を示すもので、第
１図はＭｌ実施例の回路構成を示すブロック図、第２図
は第１図の動作内容を示すフローチャート、１３図は第
２実施例の回路構成を示すブロック図、第４図は第３図
の動作内容を示すフローチャート、第５図は補間処理の
概念を示す図、第６図は従来の補間装置の回路構成を示
すブロック図、第７図は第５図の動作内容を示すフロー
チャートである。 １１、３１．６１・・・メモリ、１２．３４．５４・・
・ネクストデークラッチ、１４．３２．５２・・・セレ
クタ、１５．３５゜５５・・・ホールドデータラッチ、
１７．３７．５７・・・全加算器、１９．４２・・・シ
フタ、２１・・・補間ラッチ、２６．６６・・・デイレ
イフリップフロップ（ＤＦ／Ｆ）、Ｂ２・・・キャリー
ラッチ、６３・・・下位補間ラッチ。

Claims (2)

【特許請求の範囲】
1. （１）所定ビットで順次与えられる入力データと、それ
   ぞれの入力データの入力タイミングで出力される第１及
   び第２の制御信号と、 それぞれの入力データのデータ誤り状態を示す誤り状態
   信号と、 この誤り状態信号に応じて前記第２の制御信号の出力タ
   イミングで前記入力データを記憶する記憶手段と、 この記憶手段の出力を前記第１の制御信号のタイミング
   でラッチする第１のラッチ手段と、補間しないデータの
   タイミングでは前記記憶手段の出力を前記第１の制御信
   号のタイミングでラッチすると共に、補間すべきデータ
   のタイミングでは前記記憶手段の出力を前記第２の制御
   信号のタイミングでラッチする第２のラッチ手段と、前
   記第１及び第２のラッチ手段の出力を加算する加算手段
   と、 この加算手段の出力を１ビットシフトダウンするシフト
   ダウン手段と を具備したことを特徴とする補間装置。
2. （２）それぞれ所定ビットの下位側データと上位側デー
   タとに分けて順次与えられる入力データと、下位上位そ
   れぞれの入力データの入力タイミングで出力される第１
   及び第２の制御信号と、それぞれの入力データのデータ
   誤り状態を示す誤り状態信号と、 この誤り状態信号に応じて前記第２の制御信号の出力タ
   イミングで前記下位側データと上位側データとをそれぞ
   れ記憶する記憶手段と、 この記憶手段の出力を前記第１の制御信号のタイミング
   でラッチする第１のラッチ手段と、補間しないデータの
   タイミングでは前記記憶手段の出力を前記第１の制御信
   号のタイミングでラッチすると共に、補間すべきデータ
   のタイミングでは前記記憶手段の出力を前記第２の制御
   信号のタイミングでラッチする第２のラッチ手段と、前
   記第１及び第２のラッチ手段の出力を加算する加算手段
   と、 この加算手段の出力を１ビットシフトダウンするシフト
   ダウン手段と を具備したことを特徴とする補間装置。