JPH09266463A - データ補間回路およびデータ信号供給回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、音声信号を１６倍補間することに
より、補間時の誤差を減少でき、正確なアナログ変換が
可能となる１６倍データ補間回路を提供する。 【解決手段】 本発明の２つのディジタルデータ信号間
をｎ点データ補間するデータ補間回路が提供される。こ
のデータ補間回路は、第１のデータ信号を保持する第１
の保持回路Ｙ０と、第２のデータ信号を保持する第２の
保持回路Ｙｎ（ｎは補間数）と、２つのディジタルデー
タ信号が入力されその２つのディジタルデータ信号の中
間値ｙ_i（ｉは０＜ｉ＜ｎの整数）を演算する演算回路
とその演算された中間値ｙ_iを保持する保持回路との複
数個Ｙ（ｎ−１）のペアを有し、この複数のペアの第ｉ
番目の保持回路Ｙｉに出力される中間値ｙｉが、 ｙ_i＝（ｙ₀＋ｙ_2i）／２ ：ｉ≦ｎ／２場
合 ｙ_i＝（ｙ（２_i-n）＋ｙ_n）／２ ：ｉ＞ｎ／２の
場合 の一般式で表わされるように結線される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタルデータ間
を直線で近似することによりデータを補間するデータ補
間回路に関するものである。

【０００２】

【従来の技術】この様なデータ補間回路は、例えばＣＤ
（コンパクトディスク）に記録された音声信号を再生す
る音声信号再生装置におけるＣＤオーディオ信号処理回
路に用いられるものである。従って、ディジタルオーデ
ィオ信号処理システムの一例としてＣＤ（コンパクトデ
ィスク）オーディオ信号処理の概要についてまず説明す
る。図１６はＣＤに記録された音声信号および画像信号
を再生する再生装置の概要を示す図である。図１６にお
いて、ＣＤ１０１に記録された情報は、光ピックアップ
１０４で検知され、ＲＦアンプ１０５で増幅され、オー
ディオ信号処理回路（受信信号処理装置）１１０に入力
される。受信信号処理装置１１０において、受信信号
は、ＰＬＬスライサ１１１によってそのレベルがスライ
スされ、ＥＦＭ（８−１４変調）復調回路１１３によっ
て信号の復調が行われ、記憶手段（ＳＲＡＭ）１１９お
よびＥＣＣ（エラーコード訂正）回路１２０によって信
号のエラー訂正が行われ、補間回路１２１によってデー
タエラーによって抜け落ちた信号の補間が行われ、ディ
エンファシス回路１２２によってエンファシスされた信
号が元に戻された後に、ディジタル／アナログ（Ｄ／
Ａ）変換部１２３に入力される。Ｄ／Ａ変換部１２３に
おいては、入力信号は４倍データ補間回路１４０で補間
され、ディジタル／アナログ（Ｄ／Ａ）部１２４でディ
ジタル／アナログ（Ｄ／Ａ）変換され、音声信号として
出力される。

【０００３】

【発明が解決しようとする課題】このようなＣＤオーデ
ィオ信号処理回路１１０における従来のＤ／Ａ変換部１
２３においては、４倍データ補間回路１４０によってデ
ィエンファシス回路１２２からのディジタルデータ信号
を４倍した信号、つまり、入力されたディジタルデータ
信号に基づいて作成された４倍のディジタルデータ信号
がＤ／Ａ変換部１２４によりアナログ信号に変換されて
音声信号として出力されていたため、Ｄ／Ａ変換部１２
３の精度を向上させることが非常に困難であった。

【０００４】このような点を改善するために、４倍デー
タ補間回路１４０にて４倍にされたディジタルデータ信
号をさらに１６倍データ補間回路にて１６倍した信号、
つまり４倍データ補間回路１４０からのディジタルデー
タ信号に基づいて作成された１６倍のディジタルデータ
信号、すなわちディエンファシス回路１２２からのディ
ジタルデータ信号に基づいて作成された６４倍（４×１
６）のディジタルデータ信号をＤ／Ａ部１２４にてディ
ジタル・アナログ変換するようにし、ディジタル・アナ
ログ変換に際してのサンプリング周波数を高くし、Ｄ／
Ａ部１２４のビット数や、次数の負担を軽減することも
考えられる。

【０００５】しかしながら、１６倍データ補間回路は回
路構成が複雑になりがちであり、ＣＤオーディオ信号処
理回路１１０を１チップにＩＣ化するとＩＣとして大型
化するものであった。

【０００６】本発明は、上記した点に鑑みてなされたも
のであり、連続して入力される２つのｍビットからなる
ディジタルデータ信号間を直線で近似することによって
データを補間するデータ補間回路を簡単な回路構成によ
って得ることを目的とするものである。

【０００７】さらに、具体的には、オーディオ信号処理
回路において、ディジタルデータ信号をアナログ信号に
変換する際のサンプリング周波数を高くするために、４
倍データ補間回路にて４倍にされたディジタルデータ信
号を１６倍に補間する１６倍データ補間回路を用い、こ
の１６倍データ補間回路として、簡単な回路構成にし
て、かつ補間時の直線近似に対する誤差が小さいものを
得ることを目的とするものである。

【０００８】

【課題を解決するための手段】第１の発明に係る２つの
ディジタルデータ信号間を（ｎ−１）点のデータで補間
するデータ補間回路は、第１のデータ信号を保持する第
１の保持回路と、第２のデータ信号を保持する第２の保
持回路と、２つのディジタルデータ信号が入力されその
２つのディジタルデータ信号の中間値を演算する演算回
路とその演算された中間値を保持する保持回路とをそれ
ぞれ有する（ｎ−１）個の演算手段を有し、第ｉ番目の
演算手段の保持回路に保持される中間値ｙｉが以下の一
般式で表わされるように結線される。 ｙ_i＝（ｙ₀＋ｙ_2i）／２ ：ｉ≦ｎ／２の場合 ｙ_i＝（ｙ_(2i-n)＋ｙ_n）／２ ：ｉ＞ｎ／２の場合 ここで、ｎは補間数を表わし、２のべき数で表わされる
整数（２，４，８，１６・・・）であり、ｉは０＜ｉ＜ｎ
の整数である。ｙ₀は第０番目の出力データ信号、すな
わち、上記第１のデータ信号であり、ｙ_nは第ｎ番目の
出力データ信号、すなわち、上記第２のデータ信号であ
り、ｙ_2iは第２ｉ番目の演算手段からの出力データ信
号、すなわち、第２ｉ番目の演算手段の保持回路に保持
される中間値であり、ｙ_(2i-n)は第（２ｉ−ｎ）番目の
演算手段からの出力データ信号、すなわち、第（２ｉ−
ｎ）番目の演算手段の保持回路に保持される中間値であ
る。

【０００９】さらに、第２の発明に係る２つのディジタ
ルデータ信号からｎ個のディジタルデータ信号を生成
し、前記２つのディジタルデータ信号間を（ｎ−１）個
のデータで補間するデータ補間回路は、第１のデータ信
号を保持する第１の保持回路と、第２のデータ信号を保
持する第２の保持回路と、２つのディジタルデータ信号
が入力されその２つのディジタルデータ信号の中間値を
演算する演算回路とその演算された中間値を保持する保
持回路Ｙｉとをそれぞれが有する（ｎ−１）個の演算手
段とを有し、第ｉ番目の演算手段の保持回路に保持され
る中間値ｙ_iが以下の一般式で表わされるように上記
（ｎ−１）個の演算手段が結線される。

【００１０】 ｙ_i＝｛ｙ₀＋ｙ_2i｝／２ ：入力端の一方がＹ０に接続されている場合 ｙ_i＝｛ｙ_(2i-n)＋ｙ_n｝／２ ：入力端の一方がＹｎに接続されている場合 ｙ_i＝｛ｙ_(i-j)＋ｙ_(i+j)｝／２ ：入力端の両方がＹ０またはＹｎに接続され ていない場合 ここで、ｎは補間数を表わし、２のべき数で表わされる
整数（２，４，８，１６・・・）であり、ｉは０＜ｉ＜ｎ
の整数であり、ｊはｊ＜ｉかつｊ＜ｎ−ｉである。ｙ₀
は第０番目の入力データ信号、すなわち、上記第１のデ
ータ信号であり、ｙ_nは第ｎ番目の出力データ信号、す
なわち、上記第２のデータ信号であり、ｙ_2iは第２ｉ番
目の演算手段からの出力データ信号、すなわち、第２ｉ
番目の演算手段の保持回路に保持される中間値であり、
ｙ_(2i-n)は第（２ｉ−ｎ）番目の演算手段からの出力デ
ータ信号、すなわち、第（２ｉ−ｎ）番目の演算手段の
保持回路に保持される中間値であり、ｙ_(i-j)は第（ｉ
−ｊ）番目の演算手段からの出力データ信号、すなわ
ち、第（ｉ−ｊ）番目の演算手段の保持回路に保持され
る中間値であり、ｙ_(i+j)は第（ｉ＋ｊ）番目の演算手
段からの出力データ信号、すなわち、第（ｉ＋ｊ）番目
の演算手段の保持回路に保持される中間値である。

【００１１】さらに、第３の発明に係るデータ補間回路
中の前記演算回路は、入力されるディジタルデータ信号
のビット数と同数のフルアダーを有し、各フルアダーは
入力される２つのディジタルデータ信号の対応するビッ
トの値を加算し、その加算結果により生じたキャリ信号
を１つ上位のビットに対応するフルアダーに出力し、最
下位ビットに対応するフルアダーのキャリ入力端子には
ロー信号が入力され、最下位ビット以外のビットに対応
するフルアダーからの加算結果に基づいて出力ディジタ
ルデータ信号を得ることによって、入力される２つのデ
ィジタルデータ信号の加算値の１／２を演算するように
構成される。

【００１２】さらに、第４の発明に係るデータ補間回路
中の保持回路は、入力されるディジタルデータ信号のビ
ット数と同数のフリップフロップを有し、各フリップフ
ロップは、入力されるディジタルデータ信号の対応する
ビットの値を入力されるクロック信号に同期して保持
し、入力されるリセット信号によって保持内容がリセッ
トされるように構成される。

【００１３】さらに、第５の発明に係るデータ補間回路
は、連続して入力される２つのｍビットからなるディジ
タルデータ信号を個々に受ける第１および第２の入力端
群と、それぞれがｍビットからなるディジタルデータ信
号を出力するための、第０番目から第（２^k−１）番目
の２^k群（ｋは整数）の出力端群と、上記第１の入力端
群に受けるディジタルデータ信号を一旦保持するととも
に第０番目のディジタルデータ信号として出力ノード群
から出力し、その出力ノード群が上記第０番目の出力端
群に接続される第１の保持手段と、上記第２の入力端群
に受けるディジタルデータ信号を一旦保持するとともに
第２^k番目のディジタルデータ信号として出力ノード群
から出力する第２の保持手段と、上記第１番目から第
（２^k−１）番目の出力端群に対応して設けられる（２^k
−１）個（ｋは整数であり、上記ｋと同じ値）の演算手
段とによって構成される。

【００１４】各演算手段は、それぞれがディジタルデー
タ信号を受ける第１および第２の入力ノード群を有し、
第１および第２の入力ノード群に入力された２つのディ
ジタルデータ信号を加算してその加算結果を出力する加
算手段と、この加算手段からの加算結果のうち最下位ビ
ットを除いたｍビットのディジタルデータ信号を一旦保
持するとともに、その保持したディジタルデータ信号を
対応した出力端群の番号のディジタルデータ信号として
出力ノード群から出力し、その出力ノード群が対応した
番号の出力端群に接続される保持手段とを有し、各演算
手段の加算手段の第１および第２の入力ノード群は、そ
れぞれ異なる番号であり、かつそれらの番号の和が、対
応した保持手段の出力ノード群から出力されるディジタ
ルデータ信号の番号の２倍の値になる２つのディジタル
データ信号のそれぞれを出力する２つの保持手段の出力
ノード群に個々に接続される補間データ生成手段を有す
る。

【００１５】さらに、第６の発明に係るデータ補間回路
は、連続して入力される２つのｍビットからなるディジ
タルデータ信号を個々に受ける第１および第２の入力端
群と、それぞれがｍビットからなるディジタルデータ信
号を出力するための、第０番目から第（２^k−１）番目
の２^k群（ｋは整数）の出力端群と、上記第１の入力端
群に受けるディジタルデータ信号を一旦保持するととも
に第０番目のディジタルデータ信号として出力ノード群
から出力し、その出力ノード群が上記第０番目の出力端
群に接続される第１の保持手段と、上記第２の入力端群
に受けるディジタルデータ信号を一旦保持するとともに
第２^k番目のディジタルデータ信号として出力ノード群
から出力する第２の保持手段と、上記第１番目から第
（２^k−１）番目の出力端群に対応して設けられる（２^k
−１）個（ｋは整数であり、上記ｋと同じ値）の演算手
段から構成される。

【００１６】各演算手段は、それぞれがディジタルデー
タ信号を受ける第１および第２の入力ノード群を有し、
第１および第２の入力ノード群に入力された２つのディ
ジタルデータ信号を加算してその加算結果を出力する加
算手段と、この加算手段からの加算結果のうち最下位ビ
ットを除いたｍビットのディジタルデータ信号を一旦保
持するとともに保持したディジタルデータ信号を対応し
た出力端群の番号のディジタルデータ信号として出力ノ
ード群から出力し、その出力ノード群が対応した番号の
出力端群に接続される保持手段とを有し、各演算手段の
加算手段の第１の入力ノード群は第０番目のディジタル
データ信号を出力する第１の保持手段および第２^k番目
のディジタルデータ信号を出力する第２の保持手段のい
ずれか一方の保持手段の出力ノード群に接続され、第２
の入力ノード群は、対応した保持手段の出力ノード群か
ら出力されるディジタルデータ信号の番号の２倍の値か
ら第１の入力ノード群に入力されるディジタルデータ信
号の番号を引いた値の番号のディジタルデータ信号を出
力する保持手段の出力ノード群に接続される。

【００１７】さらに、第７の発明に係るデータ補間回路
は、それぞれ異なる２つのｍビットからなるディジタル
データ信号を個々に受ける第１および第２の入力端群
と、それぞれがｍビットからなるディジタルデータ信号
を出力するための、第０番目から第（２^k−１）番目の
２^k群（ｋは整数）の出力端群と、上記第１の入力端群
に受けるディジタルデータ信号を一旦保持するとともに
第０番目のディジタルデータ信号として出力ノード群か
ら出力し、その出力ノード群が上記第０番目の出力端群
に接続される第１の保持手段と、上記第２の入力端群に
受けるディジタルデータ信号を一旦保持するとともに第
２^k番目のディジタルデータ信号として出力ノード群か
ら出力する第２の保持手段と、ｋ段（ｋは整数であり、
上記ｋと同じ値）の演算部を備え、初段の演算部は１つ
の演算手段によって構成される。

【００１８】この初段の演算手段は、上記第１の保持手
段の出力ノード群に接続される第１の入力ノード群と上
記第２の保持手段の出力ノード群に接続される第２の入
力ノード群を有し、第１および第２の入力ノード群に入
力された２つのディジタルデータ信号を加算してその加
算結果を出力する加算手段と、この加算手段からの加算
結果のうち最下位ビットを除いたｍビットのディジタル
データ信号を一旦保持するとともに保持したディジタル
データ信号を出力ノード群から出力する保持手段とを備
え、２段目以降のｐ段（ｐは２〜ｋの整数）の演算部
は、２^p―¹個の演算手段を有し、２^p-2個の各演算手段
は、第１の入力ノード群が上記第１の保持手段の出力ノ
ード群に接続され、第２の入力ノード群が前段の演算部
の互いに異なるいずれか１つの演算手段の保持手段の出
力ノード群に接続され、第１および第２の入力ノード群
に入力された２つのディジタルデータ信号を加算してそ
の加算結果を出力する加算手段と、この加算手段からの
加算結果のうち最下位ビットを除いたｍビットのディジ
タルデータ信号を一旦保持するとともに保持したディジ
タルデータ信号を出力ノード群から出力する保持手段と
を備える。

【００１９】残りの２^p-2個の各演算手段は第１の入力
ノード群が前段の演算部の互いに異なるいずれか１つの
保持手段の出力ノード群に接続され、第２の入力ノード
群が上記第２の保持手段の出力ノード群に接続され、第
１および第２の入力ノード群に入力された２つのディジ
タルデータ信号を加算してその加算結果を出力する加算
手段と、この加算手段からの加算結果のうち最下位ビッ
トを除いたｍビットのディジタルデータ信号を一旦保持
するとともに保持したディジタルデータ信号を出力ノー
ド群から出力する保持手段とを備える。各演算手段の保
持手段の出力ノード群は上記第１番目から第（２^k−
１）番目の出力ノード群に対応した出力端群に接続され
る。

【００２０】さらに、第８の発明に係る１６倍データ補
間回路は、それぞれ異なる２つのｍビットからなるディ
ジタルデータ信号を個々に受ける第１および第２の入力
端群と、それぞれがｍビットからなるディジタルデータ
信号を出力するための、第０番目から第１５番目の出力
端群と、入力ノード群が上記第１の入力端群に接続され
るとともに出力ノード群が上記第０番目の出力端群に接
続される第０番目の保持手段と、入力ノード群が上記第
２の入力端群に接続される第１６番目の保持手段とを有
する。

【００２１】その演算部の第１段目は、第１の入力ノー
ド群が上記第０番目の保持手段の出力ノード群に接続さ
れるとともに第２の入力ノード群が上記第１６番目の保
持手段の出力ノード群に接続される加算手段と、この加
算手段からの加算結果のうち最下位ビットを除いたｍビ
ットのディジタルデータ信号を一旦保持するとともに保
持したディジタルデータ信号を出力ノード群から第８番
目の出力端群に出力する保持手段とを有する第８番目の
演算手段とを有する。

【００２２】さらに、演算部の第２段目は、第１の入力
ノード群が上記第０番目の保持手段の出力ノード群に接
続されるとともに第２の入力ノード群が上記第８番目の
演算手段の保持手段の出力ノード群に接続される加算手
段と、この加算手段からの加算結果のうち最下位ビット
を除いたｍビットのディジタルデータ信号を一旦保持す
るとともに保持したディジタルデータ信号を出力ノード
群から第４番目の出力端群に出力する保持手段とを有す
る第４番目の演算手段と、および、第１の入力ノード群
が上記第８番目の演算手段の保持手段の出力ノード群に
接続されるとともに第２の入力ノード群が上記第１６番
目の保持手段の出力ノード群に接続される加算手段と、
この加算手段からの加算結果のうち最下位ビットを除い
たｍビットのディジタルデータ信号を一旦保持するとと
もに保持したディジタルデータ信号を出力ノード群から
第１２番目の出力端群に出力する保持手段とを有する第
１２番目の演算手段とを有する。

【００２３】その演算部の第３段目は、第１の入力ノー
ド群が上記第０番目の保持手段の出力ノード群に接続さ
れるとともに第２の入力ノード群が上記第４番目の演算
手段の保持手段の出力ノード群に接続される加算手段
と、この加算手段からの加算結果のうち最下位ビットを
除いたｍビットのディジタルデータ信号を一旦保持する
とともに保持したディジタルデータ信号を出力ノード群
から第２番目の出力端群に出力する保持手段とを有する
第２番目の演算手段と、第１の入力ノード群が上記第０
番目の保持手段の出力ノード群に接続されるとともに第
２の入力ノード群が上記第１２番目の演算手段の保持手
段の出力ノード群に接続される加算手段と、この加算手
段からの加算結果のうち最下位ビットを除いたｍビット
のディジタルデータ信号を一旦保持するとともに保持し
たディジタルデータ信号を出力ノード群から第６番目の
出力端群に出力する保持手段とを有する第６番目の演算
手段と、第１の入力ノード群が上記第４番目の演算手段
の保持手段の出力ノード群に接続されるとともに第２の
入力ノード群が上記第１６番目の保持手段の出力ノード
群に接続される加算手段と、この加算手段からの加算結
果のうち最下位ビットを除いたｍビットのディジタルデ
ータ信号を一旦保持するとともに保持したディジタルデ
ータ信号を出力ノード群から第１０番目の出力端群に出
力する保持手段とを有する第１０番目の演算手段と、第
１の入力ノード群が上記第１２番目の演算手段の保持手
段の出力ノード群に接続されるとともに第２の入力ノー
ド群が上記第１６番目の保持手段の出力ノード群に接続
される加算手段と、この加算手段からの加算結果のうち
最下位ビットを除いたｍビットのディジタルデータ信号
を一旦保持するとともに保持したディジタルデータ信号
を出力ノード群から第１４番目の出力端群に出力する保
持手段とを有する第１４番目の演算手段とを有する。

【００２４】その演算部の第４段目は、第１の入力ノー
ド群が上記第０番目の保持手段の出力ノード群に接続さ
れるとともに第２の入力ノード群が上記第２番目の演算
手段の保持手段の出力ノード群に接続される加算手段
と、この加算手段からの加算結果のうち最下位ビットを
除いたｍビットのディジタルデータ信号を一旦保持する
とともに保持したディジタルデータ信号を出力ノード群
から第１番目の出力端群に出力する保持手段とを有する
第１番目の演算手段と、第１の入力ノード群が上記第０
番目の保持手段の出力ノード群に接続されるとともに第
２の入力ノード群が上記第６番目の演算手段の保持手段
の出力ノード群に接続される加算手段と、この加算手段
からの加算結果のうち最下位ビットを除いたｍビットの
ディジタルデータ信号を一旦保持するとともに保持した
ディジタルデータ信号を出力ノード群から第３番目の出
力端群に出力する保持手段とを有する第３番目の演算手
段と、第１の入力ノード群が上記第０番目の保持手段の
出力ノード群に接続されるとともに第２の入力ノード群
が上記第１０番目の演算手段の保持手段の出力ノード群
に接続される加算手段と、この加算手段からの加算結果
のうち最下位ビットを除いたｍビットのディジタルデー
タ信号を一旦保持するとともに保持したディジタルデー
タ信号を出力ノード群から第５番目の出力端群に出力す
る保持手段とを有する第５番目の演算手段と、第１の入
力ノード群が上記第０番目の保持手段の出力ノード群に
接続されるとともに第２の入力ノード群が上記第１４番
目の演算手段の保持手段の出力ノード群に接続される加
算手段と、この加算手段からの加算結果のうち最下位ビ
ットを除いたｍビットのディジタルデータ信号を一旦保
持するとともに保持したディジタルデータ信号を出力ノ
ード群から第７番目の出力端群に出力する保持手段とを
有する第７番目の演算手段と、第１の入力ノード群が上
記第２番目の演算手段の保持手段の出力ノード群に接続
されるとともに第２の入力ノード群が上記第１６番目の
保持手段の出力ノード群に接続される加算手段と、この
加算手段からの加算結果のうち最下位ビットを除いたｍ
ビットのディジタルデータ信号を一旦保持するとともに
保持したディジタルデータ信号を出力ノード群から第９
番目の出力端群に出力する保持手段とを有する第９番目
の演算手段と、第１の入力ノード群が上記第６番目の演
算手段の保持手段の出力ノード群に接続されるとともに
第２の入力ノード群が上記第１６番目の保持手段の出力
ノード群に接続される加算手段と、この加算手段からの
加算結果のうち最下位ビットを除いたｍビットのディジ
タルデータ信号を一旦保持するとともに保持したディジ
タルデータ信号を出力ノード群から第１１番目の出力端
群に出力する保持手段とを有する第１１番目の演算手段
と、第１の入力ノード群が上記第１０番目の演算手段の
保持手段の出力ノード群に接続されるとともに第２の入
力ノード群が上記第１６番目の保持手段の出力ノード群
に接続される加算手段と、この加算手段からの加算結果
のうち最下位ビットを除いたｍビットのディジタルデー
タ信号を一旦保持するとともに保持したディジタルデー
タ信号を出力ノード群から第１３番目の出力端群に出力
する保持手段とを有する第１３番目の演算手段と、第１
の入力ノード群が上記第１４番目の演算手段の保持手段
の出力ノード群に接続されるとともに第２の入力ノード
群が上記第１６番目の保持手段の出力ノード群に接続さ
れる加算手段と、この加算手段からの加算結果のうち最
下位ビットを除いたｍビットのディジタルデータ信号を
一旦保持するとともに保持したディジタルデータ信号を
出力ノード群から第１５番目の出力端群に出力する保持
手段とを有する第１５番目の演算手段とを有する。

【００２５】さらに、第９の発明に係るデータ信号供給
回路は、ｍビットのＰＣＭ符号変調信号の各ビットに対
応して設けられたｍ個の入力端子と、これらｍ個の入力
端子に対応して設けられ、それぞれのデータ入力端が対
応の前記入力端子に接続され、クロック入力端にクロッ
ク信号が印加される複数の第１段のＤフリップフロップ
と、これら複数の第１段のＤフリップフロップに対応し
て設けられ、それぞれのデータ入力端が前記対応の第１
段のＤフリップフロップの出力端に接続され、クロック
入力端にクロック信号が印加される複数の第２段のＤフ
リップフロップと、前記複数の第２段のＤフリップフロ
ップに対応して設けられ、それぞれが対応の第２段のＤ
フリップフロップの出力端に接続された複数の第１のデ
ータ信号出力端子と、前記複数の第１段のＤフリップフ
ロップに対応して設けられ、それぞれが対応の第１段の
フリップフロップの出力端に接続された複数の第２のデ
ータ信号出力端子とを備えるように構成される。

【００２６】さらに、第１０の発明に係るデータ信号供
給回路は、ｍビットのＰＣＭ符号変調信号の各ビットに
対応して設けられたｍ個の入力端子と、これらｍ個の入
力端子に対応して設けられ、それぞれのデータ入力端が
対応の前記入力端子に接続され、クロック入力端にクロ
ック信号が印加される複数の第１段のＤフリップフロッ
プと、上記ｍ個の入力端子に対応して設けられ、データ
入力端が対応の前記入力端子に接続され、クロック入力
端に前記第１段のＤフリップフロップと同一のクロック
信号を入力し、前記第１段のＤフリップフロップとは逆
のエッジで動作する複数の第２段のＤフリップフロップ
と、前記複数の第２段のＤフリップフロップに対応して
設けられ、それぞれが対応の第２段のフリップフロップ
の出力端に接続された複数の第１のデータ信号出力端子
と、前記複数の第１段のＤフリップフロップに対応して
設けられ、それぞれが対応の第１段のフリップフロップ
の出力端に接続された複数の第２のデータ信号出力端子
とを備えるように構成される。

【００２７】

【発明の実施の形態】

実施の形態１．本発明の実施の形態１を図１ないし図１
４に基づいて説明する。まず始めに、この実施の形態１
におけるデータ補間回路である１６倍データ補間回路の
位置づけについて図１を用いて説明する。

【００２８】図１は、図１６で示したように、ディエン
ファシス回路１２２からのディジタルデータ信号を受け
て、データ補間を行った後、アナログ信号に変換して、
このアナログ信号を音声信号として出力するディジタル
・アナログ（Ｄ／Ａ）変換部１２３と同様な動作をする
６４倍ｆｓ（ｆｓ：sampling frequency）ディジタル・
アナログ（Ｄ／Ａ）変換部を示すブロック図である。図
１６中のディジタル・アナログ（Ｄ／Ａ）変換部１２３
と異なるところは、図１６においては、補間が４倍であ
るが、図１においては補間が６４倍である点が異なる。

【００２９】図１において１３０はサンプリング周波数
ｆｓのパルス符号変調（ＰＣＭ）信号が入力されるＤ／
Ａ変換部１２３の信号入力端である。上記ＰＣＭ信号は
所定のビット数（説明を容易にするため、この例では４
ビットとする。一般的にディジタルオーディオの場合１
６ビットである。）をもったディジタル信号である。

【００３０】１４０は上記信号入力端１３０から入力さ
れたＰＣＭ符号変調信号を受け、４倍のＰＣＭ符号変調
信号を生成し、サンプリング周波数ｆｓの４倍の周波数
にてＰＣＭ符号変調信号（図１ではビット数ｍをｄ１〜
ｄ４の４ビットとして示している。）を出力する４倍デ
ータ補間回路、１５０はこの４倍データ補間回路からの
ＰＣＭ符号変調信号をクロック信号（周波数がサンプリ
ング周波数ｆｓの４倍の周波数４ｆｓである）に同期し
て順次取り込み、連続して入力される２つのＰＣＭ符号
変調信号（図１ではａ１〜ａ４の４ビットと、ｂ１〜ｂ
４の４ビットとして示している。）をディジタルデータ
信号として出力するデータ信号供給回路で、具体的一例
は後述する。

【００３１】１６０はこのデータ信号供給回路から出力
される連続した２つのディジタルデータ信号を受け、受
けた２つのディジタルデータ信号に基づいて１６倍のデ
ィジタルデータ信号（図１では各々がｍビット（４ビッ
ト）からなるｙ０〜ｙ１５として示している。）を生
成、つまり、２つのディジタルデータ間を直線で近似し
て新たに１５個のディジタルデータを作成し、出力する
１６倍データ補間回路で、詳細は後述する。

【００３２】１７０はこの１６倍データ補間回路１６０
からのディジタルデータ信号ｙ０〜ｙ１５を受け、クロ
ック信号（実質的に周波数がサンプリング周波数ｆｓの
６４（４×１６）倍の周波数６４ｆｓである）に同期し
て順次シリアルにディジタルデータ信号ｙ０〜ｙ１５を
出力するデータインターフェイス回路で、その出力は、
結果としてサンプリング周波数ｆｓにて信号入力端１３
０に入力されたＰＣＭ符号変調信号を６４倍し、つまり
１つのＰＣＭ符号変調信号に対して６３個のＰＣＭ符号
変調信号を補間し、サンプリング周波数ｆｓの６４（４
×１６）倍の周波数６４ｆｓにてディジタルデータ信号
（図１ではｆ１〜ｆ４の４ビットとして示している）を
出力している。具体的一例は後述する。

【００３３】２１０はこのデータインターフェイス回路
からのディジタルデータ信号をΣΔ変調して１ビットの
データ信号として出力するΣΔ変調回路、２２０はこの
ΣΔ変調回路からのデータ信号を１ビットＤ／Ａ変換し
てアナログ信号として出力する１ビットディジタル／ア
ナログ（Ｄ／Ａ）変換回路、２３０はこのＤ／Ａ変換回
路２２０からのアナログ信号の高周波成分を除去してア
ナログ音声信号として音声信号出力端２４０へ出力する
アナログローパスフィルタ（ＬＰＦ）である。

【００３４】次に、本発明の実施の形態１の主たる特徴
を有する１６倍データ補間回路１６０について図２に基
づいてさらに説明する。図２において、１および２は上
記データ信号供給回路１５０に連続して入力される２つ
のｍビット（説明の都合上、４ビットにて示している。
以下、ｍビットはこの例において４ビットである。）か
らなるディジタルデータ信号を、上記データ信号供給回
路１５０から同時にかつ個々に受ける第１および第２の
入力端群で、それぞれがディジタルデータ信号のビット
数と同じｍ個の入力端からなり、図２において、一例と
して第１の入力端群１に４ビットの０００１（十進数で
１）のディジタルデータ信号１が入力され、第２の入力
端群２に４ビットの１１１０（十進数で１４）のディジ
タルデータ信号２が入力されている状態を示している。

【００３５】３Ａ〜３Ｐはそれぞれがｍビットからなる
ディジタルデータ信号ｙ０〜ｙ１５を出力するための、
第０番目から第（２^k−１）番目の２^k群（ｋは整数であ
り、この例では、１６倍データ補間回路を示しているの
で、ｋ＝４である。以下、この例においてｋは４として
説明してある。）の出力端群で、それぞれがディジタル
データ信号のビット数と同じｍ個の出力端からなる。

【００３６】４は上記第１の入力端群１に受けるディジ
タルデータ信号１を、図５（ｃ）に示すクロック信号Ｃ
ＬＫ１（サンプリング周波数ｆｓの４倍の周波数４ｆ
ｓ）に同期して一旦保持（ラッチ）するとともに、第０
番目のディジタルデータ信号ｙ０として出力ノード群か
ら出力し、その出力ノード群が上記第０番目の出力端群
３Ａに接続される第１の保持手段である。第１の保持手
段４の一例を図３に示す。図３において、第１の保持手
段４は、ディジタルデータ信号１の各ビット毎に設けら
れたｍ個（この例において４個）のＤフリップフロップ
３１〜３４を有する。各Ｄフリップフロップは、入力端
Ｄが入力ノード群の対応した入力ノードに接続され、出
力端Ｑが出力ノード群の対応した出力ノードに接続され
る。各Ｄフリップフロップのクロック入力端にクロック
信号ＣＬＫ１を、リセット端にリセット信号ＲＳＴを受
ける。クロック信号ＣＬＫの立ち上がりを受けて入力端
Ｄに入力されるデータを取り込んで、この取り込んだデ
ータを出力端Ｑから出力し、リセット信号ＲＳＴを受け
ると各フリップフロップの保持内容はリセット、つま
り、出力端からの出力はリセットされる。

【００３７】図２に戻って、５は上記第２の入力端群２
に受けるディジタルデータ信号２を上記クロック信号Ｃ
ＬＫ１に同期して一旦保持するとともに第２^k番目（こ
の例においては第１６番目）のディジタルデータ信号と
して出力ノード群から出力する第２の保持手段で、上記
第１の保持手段４と同様の回路構成であり、図３に示す
ように、ディジタルデータ信号２の各ビット毎に設けら
れたｍ個（この例において４個）のＤフリップフロップ
３１〜３４を有しているものである。

【００３８】６は上記第１番目から第（２^k−１）番目
の出力端群３Ｂ〜３Ｐに対応して設けられる（２^k−
１）個の演算手段６Ｂ〜６Ｐからなる補間データ生成手
段である。この補間データ生成手段６を構成する各演算
手段６Ｂ〜６Ｐは、加算手段６１Ｂ〜６１Ｐと保持手段
６２Ｂ〜６２Ｐとから構成される。各加算手段６１Ｂ〜
６１Ｐは入力される２つのディジタルデータ信号を加算
してその加算結果を出力する。各保持手段６２Ｂ〜６２
Ｐは、対応した加算手段６１Ｂ〜６１Ｐからの加算結果
のうち最下位ビットを除いたｍビットのディジタルデー
タ信号を一旦保持するとともに保持したディジタルデー
タ信号を出力ノード群を介して対応した出力端群３Ｂ〜
３Ｐに出力する。

【００３９】上記補間データ生成手段６の各演算手段６
Ｂ〜６Ｐの加算手段６１Ｂ〜６１Ｐは、図４に示すよう
に、入力される２つのディジタルデータ信号の一方のデ
ィジタルデータ信号をビット毎に受ける第１の入力ノー
ドａ１〜ａ４からなる第１の入力ノード群と、他方のデ
ィジタルデータ信号をビット毎に受ける第２の入力ノー
ドｂ１〜ｂ４からなる第２の入力ノード群と、入力され
るディジタルデータ信号の各ビット毎に設けられたｍ個
（この例においては４個）の全加算回路（フルアダー、
ＦＡ）６１１〜６１４を有している。

【００４０】各全加算回路６１１〜６１４は、第１の入
力端Ａが第１の入力ノード群の対応したビットの第１の
入力ノードａ１〜ａ４に接続され、第２の入力端Ｂが第
２の入力ノード群の対応したビットの第２の入力ノード
ｂ１〜ｂ４に接続され、キャリイン端Ｃinにキャリ信号
が入力され、サム端Ｓから加算結果の下位ビットの値が
加算結果として出力され、キャリアウト端Ｃoutから加
算結果の上位ビットの値がキャリ信号として出力され
る。

【００４１】そして、初段の全加算回路６１１のキャリ
イン端Ｃinにロー（Ｌ）レベル、つまり“０”を示す接
地電位が印加される。２段目以降の全加算回路６１２〜
６１４のキャリイン端Ｃinは前段の全加算回路のキャリ
アウト端Ｃoutに接続される。全加算回路６１１〜６１
４のサム端Ｓおよび最終段のキャリアウト端Ｃoutから
の出力が、入力される２つのディジタルデータ信号の加
算結果を示す。初段の全加算回路６１１のサム端Ｓを除
いた２段目以降の全加算回路６１２〜６１４のサム端Ｓ
出力及び最終段の全加算回路６１４のキャリアウト端Ｃ
out出力、つまり、加算結果の最下位ビットを除いたｍ
ビットのディジタルデータ信号が、入力された２つのデ
ィジタルデータ信号の和の中間値を示すｍビットのディ
ジタルデータ信号を示すものである。

【００４２】また、補間データ生成手段６の各演算手段
６Ｂ〜６Ｐの保持手段６２Ｂ〜６２Ｐは、図４に示すよ
うに、対応した全加算回路６１Ｂ〜６１Ｐから出力され
る加算結果のうち最下位ビットを除いたｍビットのディ
ジタルデータ信号の各ビット毎に設けられたｍ個（この
例において４個）のＤフリップフロップ６２１〜６２４
を有する。各Ｄフリップフロップ６２１〜６２４は、入
力端Ｄが対応した全加算回路６１Ｂ〜６１Ｐから出力さ
れるディジタルデータ信号の対応したビットの出力ノー
ドに接続される。出力端Ｑは対応した出力端３Ｂ〜３Ｐ
に接続される出力ノード群の対応した出力ノードに接続
される。クロック入力端はクロック信号ＣＬＫ２〜５の
いずれかのクロック信号が印加され、リセット端にはリ
セット信号ＲＳＴが印加される。クロック信号ＣＬＫ２
〜５の立ち上がりを受けて入力端Ｄに入力されるデータ
を取り込んで、この取り込んだデータを出力端Ｑから出
力し、リセット信号ＲＳＴを受けると出力端Ｑからの出
力はリセットされる。

【００４３】次に、上記補間データ生成手段６におい
て、それらを構成する演算手段６Ｂ〜６Ｐの加算手段
（全加算回路）６１Ｂ〜６１Ｐの第１および第２の入力
ノード群の接続関係についての考え方を以下に示す。

【００４４】上記で述べたように、２^k群の出力端群３
Ａ〜３Ｐは第０番目から第（２^k−１）番目として番号
づけられ、第１番目から第（２^k−１）番目の出力端群
３Ｂ〜３Ｐに対応した演算手段６Ｂ〜６Ｐおよび演算手
段６Ｂ〜６Ｐから出力されるディジタルデータ信号ｙ１
〜ｙ（２^k−１）も出力端群３Ｂ〜３Ｐと対応して第１
番目から第（２^k−１）番目として番号づけられる。第
１の保持手段４から出力されるディジタルデータ信号ｙ
１が第０番目、第（２^k−１）番目の演算手段６Ｐの保
持手段６２Ｐから出力されるディジタルデータ信号ｙ
（２^k−１）が第２^k−１番目として番号づけられ、これ
らに基づいて接続関係を説明する。

【００４５】すなわち、各演算手段６Ｂ〜６Ｐの全加算
回路６１Ｂ〜６１Ｐの第１および第２の入力ノード群ａ
１〜ａ４、ｂ１〜ｂ４は、それぞれが異なる番号であ
り、かつそれらの番号の和が対応した保持手段６２Ｂ〜
６２Ｐの出力ノード群ｃ１〜ｃ４から出力されるディジ
タルデータ信号の番号の２倍の値になる２つのディジタ
ルデータ信号のそれぞれを出力する２つの演算手段６Ｂ
〜６Ｐの保持手段６２Ｂ〜６２Ｐの出力ノード群ｃ１〜
ｃ４に個々に接続される。この例においては各演算手段
６Ｂ〜６Ｐの全加算回路６１Ｂ〜６１Ｐの第１の入力ノ
ード群ａ１〜ａ４は第０番目のディジタルデータ信号ｙ
０を出力する第１の保持手段４および第２^k番目のディ
ジタルデータ信号を出力する第２の保持手段５のいずれ
か一方の保持手段の出力ノード群ｃ１〜ｃ４に接続さ
れ、第２の入力ノード群ｂ１〜ｂ４は、対応した保持手
段６２Ｂ〜６２Ｐの出力ノード群ｃ１〜ｃ４から出力さ
れるディジタルデータ信号の番号の２倍の値から第１の
入力ノード群ａ１〜ａ４に入力されるディジタルデータ
信号の番号を引いた値の番号のディジタルデータ信号を
出力する演算手段６Ｂ〜６Ｐの保持手段６２Ｂ〜６２Ｐ
の出力ノード群ｃ１〜ｃ４に接続されるものである。

【００４６】また、第ｉ番目の演算手段６Ｂ〜６Ｐから
出力されるディジタルデータ信号ｙｉは、次の式
（１）、（２）で表わせるように各演算手段６Ｂ〜６Ｐ
が結線される。 ｙ_i＝{ｙ₀＋ｙ_(2i)}／２ (ｉ≦２^k−１の場合) …（１） ｙ_i＝{ｙ（２ｉ−２^k）＋ｙ（２^k）}／２ (ｉ＞２^k−１の場合) …（２） なお、ｙ_iは有限の桁数を持つため予め設定された桁数
で切り捨てがおこなわれた計算結果が演算手段６Ｂ〜６
Ｐから出力される。

【００４７】さらに、次のような考え方によってもなさ
れているものである。すなわち、ｎ段の演算部を備え、
初段の演算部は１つの演算手段６Ｉを有し、この演算手
段６Ｉの全加算回路６１Ｉは、その第１の入力ノード群
ａ１〜ａ４が第１の保持手段４の出力ノード群ｃ１〜ｃ
４に接続され、第２の入力ノード群が第２の保持手段５
の出力ノード群ｃ１〜ｃ４に接続される。２段以降のＰ
段（Ｐは２〜ｋの整数）の演算部は、２^P-1個の演算手
段を有し、２^P-1個の各演算手段の全加算回路は、その
第１の入力ノード群ａ１〜ａ４が第１の保持手段４の出
力ノード群ｃ１〜ｃ４に接続され、第２の入力ノード群
ｂ１〜ｂ４が前段の演算部の互いに異なるいずれか１つ
の演算手段の保持手段の出力ノード群ｃ１〜ｃ４に接続
され、残りの２^P-2個の各演算手段の全加算回路は、そ
の第１の入力ノード群ａ１〜ａ４が第２の保持手段５の
出力ノード群ｃ１〜ｃ４に接続され、第２の入力ノード
群ｂ１〜ｂ４が前段の演算部の互いに異なるいずれか１
つの演算手段の保持手段の出力ノード群ｃ１〜ｃ４に接
続される。

【００４８】そして、上記した考え方に基づいて、ｋが
４の場合、つまり１６（＝２⁴）倍データ補間回路を作
成した場合の一例を、以下に具体的に説明する。なお、
各演算手段６Ｂ〜６Ｐから出力されるディジタルデータ
信号ｙ１〜ｙ１５は、上記でも説明したように、第１の
入力端群１に４ビットの０００１（十進数で１）のディ
ジタルデータ信号１が入力され、第２の入力端群２に４
ビットの１１１０（十進数で１４）のディジタルデータ
信号２が入力された場合を例にとって説明する。

【００４９】すなわち、第８番目の演算手段６Ｉは次の
様な接続関係になっている。全加算回路６１Ｉの第１の
入力ノード群ａ１〜ａ４が第１の保持手段４（第０番目
の保持手段に相当）の出力ノード群ｃ１〜ｃ４に接続さ
れる。第２の入力ノード群ｂ１〜ｂ４は第２の保持手段
５（第１６番目の保持手段に相当）の出力ノード群ｃ１
〜ｃ４に接続される。保持手段６２Ｉの出力ノード群ｃ
１〜ｃ４が第８番目の出力端群３Ｉに接続される。全加
算回路６１Ｉは、入力される４ビットの０００１（十進
数で１）のディジタルデータ信号と４ビットの１１１０
（十進数で１４）のディジタルデータ信号とを加算す
る。保持手段６２Ｉは、その加算結果の最下位ビットを
廃棄することによって１／２された４ビットの０１１１
（十進数で７）のディジタルデータ信号を、図５（ｄ）
に示すクロック信号ＣＬＫ２（周波数がサンプリング周
波数ｆｓの４倍の周波数４ｆｓであり、第１および第２
の保持手段４、５に入力されるクロック信号ＣＬＫ１に
対して例えば１／１６周期遅れたクロック信号）の立ち
上がりで取り込み、第８番目の出力端群３Ｉに出力す
る。

【００５０】第４番目の演算手段６Ｅは次の様な接続関
係になっている。全加算回路６１Ｅの第１の入力ノード
群ａ１〜ａ４が第１の保持手段４の出力ノード群ｃ１〜
ｃ４に接続される。第２の入力ノード群ｂ１〜ｂ４は、
第８番目の演算手段６Ｉの保持手段６２Ｉの出力ノード
群ｃ１〜ｃ４に接続される。保持手段６２Ｅの出力ノー
ド群ｃ１〜ｃ４が第４番目の出力端群３Ｅに接続され
る。全加算回路６１Ｅは、入力される４ビットの０００
１（十進数で１）のディジタルデータ信号と４ビットの
０１１１（十進数で７）のディジタルデータ信号とを加
算する。保持手段６２Ｅは、その加算結果の最下位ビッ
トを廃棄することによって１／２された４ビットの０１
００（十進数で４）のディジタルデータ信号を、図５
（ｅ）に示すクロック信号ＣＬＫ３（周波数がサンプリ
ング周波数ｆｓの４倍の周波数４ｆｓであり、クロック
信号ＣＬＫ２に対して例えば１／１６周期遅れたクロッ
ク信号）の立ち上がりで取り込み、第４番目の出力端群
３Ｅに出力する。

【００５１】第１２番目の演算手段６Ｍは次の様な接続
関係になっている。全加算回路６１Ｍの第１の入力ノー
ド群ａ１〜ａ４が第８番目の演算手段６Ｉの保持手段６
２Ｉの出力ノード群ｃ１〜ｃ４に接続される。第２の入
力ノード群ｂ１〜ｂ４は、第２の保持手段５の出力ノー
ド群ｃ１〜ｃ４に接続される。保持手段６２Ｍの出力ノ
ード群ｃ１〜ｃ４が第１２番目の出力端群３Ｍに接続さ
れる。入力される４ビットの０１１１（十進数で７）の
ディジタルデータ信号と４ビットの１１１０（十進数で
１４）のディジタルデータ信号とによって得られる全加
算回路６１Ｍからの４ビットの１０１０（十進数で１
０）のディジタルデータ信号を、クロック信号ＣＬＫ３
の立ち上がりにて保持手段６２Ｍが取り込み、第１２番
目の出力端群３Ｍに出力する。

【００５２】第２番目の演算手段６Ｃは次の様な接続関
係になっている。全加算回路６１Ｃの第１の入力ノード
群ａ１〜ａ４が第１の保持手段４の出力ノード群ｃ１〜
ｃ４に接続される。第２の入力ノード群ｂ１〜ｂ４は、
第４番目の演算手段６Ｅの保持手段６１Ｅの出力ノード
群ｃ１〜ｃ４に接続される。保持手段６２Ｃの出力ノー
ド群ｃ１〜ｃ４は、第２番目の出力端群３Ｃに接続され
る。全加算回路６１Ｃは、入力される４ビットの０００
１（十進数で１）のディジタルデータ信号と４ビットの
０１００（十進数で４）のディジタルデータ信号とを加
算する。保持手段６２Ｃは、その加算結果の最下位ビッ
トを廃棄することによって１／２された４ビットの００
１０（十進数で２）のディジタルデータ信号を、保持手
段６２Ｃが図５（ｆ）に示すクロック信号ＣＬＫ４（周
波数がサンプリング周波数ｆｓの４倍の周波数４ｆｓで
あり、クロック信号ＣＬＫ３に対して例えば１／１６周
期遅れたクロック信号）の立ち上がりで取り込み、第２
番目の出力端群３Ｃに出力する。

【００５３】第６番目の演算手段６Ｇは次の様な接続関
係になっている。全加算回路６１Ｇの第１の入力ノード
群ａ１〜ａ４が第１の保持手段４の出力ノード群ｃ１〜
ｃ４に接続される。第２の入力ノード群ｂ１〜ｂ４は第
１２番目の演算手段６Ｍの保持手段６２Ｍの出力ノード
群ｃ１〜ｃ４に接続される。保持手段６２Ｇの出力ノー
ド群ｃ１〜ｃ４が第６番目の出力端群３Ｇに接続され
る。全加算回路６１Ｇは、入力される４ビットの０００
１（十進数で１）のディジタルデータ信号と４ビットの
１０１０（十進数で１０）のディジタルデータ信号とを
加算する。保持手段６２Ｇは、その加算結果の最下位ビ
ットを廃棄することによって１／２された４ビットの０
１０１（十進数で５）のディジタルデータ信号を、図５
（ｆ）に示すクロック信号ＣＬＫ４の立ち上がりで取り
込み、第６番目の出力端群３Ｇに出力する。

【００５４】第１０番目の演算手段６Ｋは次の様な接続
関係になっている。全加算回路６１Ｋの第１の入力ノー
ド群ａ１〜ａ４が第４番目の演算手段６Ｅの保持手段６
１Ｅの出力ノード群ｃ１〜ｃ４に接続される。第２の入
力ノード群ｂ１〜ｂ４は第２の保持手段５の出力ノード
群ｃ１〜ｃ４に接続される。保持手段６２Ｋの出力ノー
ド群ｃ１〜ｃ４は第１０番目の出力端群３Ｋに接続され
る。全加算回路６１Ｋは、入力される４ビットの０１０
０（十進数で４）のディジタルデータ信号と４ビットの
１１１０（十進数で１４）のディジタルデータ信号を加
算する。保持手段６２Ｋは、その加算結果の最下位ビッ
トを廃棄することによって１／２された４ビットの１０
０１（十進数で９）のディジタルデータ信号を、クロッ
ク信号ＣＬＫ４の立ち上がりで取り込み、第１０番目の
出力端群３Ｋに出力する。

【００５５】第１４番目の演算手段６Ｏは次の様な接続
関係になっている。全加算回路６１Ｏの第１の入力ノー
ド群ｃ１〜ｃ４が第１２番目の演算手段６Ｍの保持手段
６２Ｍの出力ノード群ｃ１〜ｃ４に接続される。第２の
入力ノード群ｂ１〜ｂ４は第２の保持手段５の出力ノー
ド群ｃ１〜ｃ４に接続される。保持手段６２Ｏの出力ノ
ード群ｃ１〜ｃ４が第１４番目の出力端群３Ｏに接続さ
れ、全加算回路６１Ｏは入力される４ビットの１０１０
（十進数で１０）のディジタルデータ信号と４ビットの
１１１０（十進数で１４）のディジタルデータ信号を加
算する。保持手段６２Ｏは、その加算結果の最下位ビッ
トを廃棄することによって１／２された４ビットの１１
００（十進数で１２）のディジタルデータ信号を、クロ
ック信号ＣＬＫ４の立ち上がりで取り込み、第１４番目
の出力端群３Ｏに出力する。

【００５６】第１番目の演算手段６Ｂは次の様な接続関
係になっている。全加算回路６１Ｂの第１の入力ノード
群ａ１〜ａ４が第１の保持手段４の出力ノード群ｃ１〜
ｃ４に接続される。第２の入力ノード群ｂ１〜ｂ４は第
２番目の演算手段６Ｃの保持手段６２Ｃの出力ノード群
ｃ１〜ｃ４に接続される。保持手段６２Ｂの出力ノード
群ｃ１〜ｃ４が第１番目の出力端群３Ｂに接続される。
全加算回路６１Ｂは入力される４ビットの０００１（十
進数で１）のディジタルデータ信号と４ビットの００１
０（十進数で２）のディジタルデータ信号とを加算す
る。保持手段６２Ｂは、その加算結果の最下位ビットを
廃棄することによって１／２された４ビットの０００１
（十進数で１）のディジタルデータ信号を、図５（ｇ）
に示すクロック信号ＣＬＫ５（周波数がサンプリング周
波数ｆｓの４倍の周波数４ｆｓであり、クロック信号Ｃ
ＬＫ４に対して例えば１／１６周期遅れたクロック信
号）の立ち上がりで取り込み、第１番目の出力端群３Ｂ
に出力する。

【００５７】第３番目の演算手段６Ｄは次の様な接続関
係になっている。全加算回路６１Ｄの第１の入力ノード
群ａ１〜ａ４が第１の保持手段４の出力ノード群ｃ１〜
ｃ４に接続される。第２の入力ノード群ｂ１〜ｂ４は第
６番目の演算手段６Ｇの保持手段６２Ｇの出力ノード群
ｃ１〜ｃ４に接続される。保持手段６２Ｄの出力ノード
群ｃ１〜ｃ４は第３番目の出力端群３Ｄに接続される。
全加算回路６１Ｄは、入力される４ビットの０００１
（十進数で１）のディジタルデータ信号と４ビットの０
１０１（十進数で５）のディジタルデータ信号とを加算
する。保持手段６２Ｄは、その加算結果の最下位ビット
を廃棄することによって１／２された４ビットの００１
１（十進数で３）のディジタルデータ信号を、クロック
信号ＣＬＫ５の立ち上がりで取り込み、第３番目の出力
端群３Ｄに出力する。

【００５８】第５番目の演算手段６Ｆは次の様な接続関
係になっている。全加算回路６１Ｆの第１の入力ノード
群ａ１〜ａ４が第１の保持手段４の出力ノード群ｃ１〜
ｃ４に接続される。第２の入力ノード群ｂ１〜ｂ４は、
第１０番目の演算手段６Ｋの保持手段６２Ｋの出力ノー
ド群ｃ１〜ｃ４に接続される。保持手段６２Ｆの出力ノ
ード群ｃ１〜ｃ４は第５番目の出力端群３Ｆに接続され
る。全加算回路６１Ｆは、入力される４ビットの０００
１（十進数で１）のディジタルデータ信号と４ビットの
１００１（十進数で９）のディジタルデータ信号とを加
算する。保持手段６２Ｆは、その加算結果の最下位ビッ
トを廃棄することによって１／２された４ビットの０１
０１（十進数で５）のディジタルデータ信号を、クロッ
ク信号ＣＬＫ５の立ち上がりで取り込み、第５番目の出
力端群３Ｆに出力する。

【００５９】第７番目の演算手段６Ｈは次の様な接続関
係になっている。全加算回路６１Ｈの第１の入力ノード
群ａ１〜ａ４が第１の保持手段４の出力ノード群ｃ１〜
ｃ４に接続される。第２の入力ノード群ｂ１〜ｂ４は、
第１４番目の演算手段６Ｏの保持手段６２Ｏの出力ノー
ド群ｃ１〜ｃ４に接続される。保持手段６２Ｈの出力ノ
ード群ｃ１〜ｃ４は第７番目の出力端群３Ｈに接続され
る。全加算回路６１Ｈは、入力される４ビットの０００
１（十進数で１）のディジタルデータ信号と４ビットの
１１００（十進数で１２）のディジタルデータ信号とを
加算する。保持手段６２Ｈは、その加算結果の最下位ビ
ットを廃棄することによって１／２された４ビットの０
１１０（十進数で６）のディジタルデータ信号を、クロ
ック信号ＣＬＫ５の立ち上がりで取り込み、第７番目の
出力端群３Ｈに出力する。

【００６０】第９番目の演算手段６Ｊは次の様な接続関
係になっている。全加算回路６１Ｊの第１の入力ノード
群ａ１〜ａ４が第２番目の演算手段６Ｃの保持手段６２
Ｃの出力ノード群ｃ１〜ｃ４に接続される。第２の入力
ノード群ｂ１〜ｂ４は第２の保持手段５の出力ノード群
ｃ１〜ｃ４に接続される。保持手段６２Ｊの出力ノード
群ｃ１〜ｃ４は第９番目の出力端群３Ｊに接続される。
全加算回路６１Ｊは、入力される４ビットの００１０
（十進数で２）のディジタルデータ信号と４ビットの１
１１０（十進数で１４）のディジタルデータ信号とを加
算する。保持手段６２Ｏは、その加算結果の最下位ビッ
トを廃棄することによって１／２された４ビットの１０
００（十進数で８）のディジタルデータ信号を、クロッ
ク信号ＣＬＫ５の立ち上がりで取り込み、第９番目の出
力端群３Ｊに出力する。

【００６１】第１１番目の演算手段６Ｌは次の様な接続
関係になっている。全加算回路６１Ｌの第１の入力ノー
ド群ａ１〜ａ４が第６番目の演算手段６Ｈの保持手段６
２Ｈの出力ノード群ｃ１〜ｃ４に接続される。第２の入
力ノード群ａ１〜ａ４は第２の保持手段５の出力ノード
群ｃ１〜ｃ４に接続される。保持手段６２Ｌの出力ノー
ド群ｃ１〜ｃ４は第１１番目の出力端群３Ｌに接続され
る。全加算回路６１Ｌは、入力される４ビットの０１０
１（十進数で５）のディジタルデータ信号と４ビットの
１１１０（十進数で１４）のディジタルデータ信号とを
加算する。保持手段６２Ｌは、その加算結果の最下位ビ
ットを廃棄することによって１／２された４ビットの１
００１（十進数で９）のディジタルデータ信号を、クロ
ック信号ＣＬＫ５の立ち上がりで取り込み、第１１番目
の出力端群３Ｌに出力する。

【００６２】第１３番目の演算手段６Ｎは次の様な接続
関係になっている。全加算回路６１Ｎの第１の入力ノー
ド群ａ１〜ａ４が第１０番目の演算手段６Ｋの保持手段
６２Ｋの出力ノード群ｃ１〜ｃ４に接続される。第２の
入力ノード群ｂ１〜ｂ４は第２の保持手段５の出力ノー
ド群ｃ１〜ｃ４に接続される。保持手段６２Ｎの出力ノ
ード群ｃ１〜ｃ４は第１３番目の出力端群３Ｎに接続さ
れる。全加算回路６１Ｎは、入力される４ビットの１０
０１（十進数で９）のディジタルデータ信号と４ビット
の１１１０（十進数で１４）のディジタルデータ信号と
を加算する。保持手段６２Ｎは、その加算結果の最下位
ビットを廃棄することによって１／２された４ビットの
１０１１（十進数で１１）のディジタルデータ信号を、
クロック信号ＣＬＫ５の立ち上がりで取り込み、第１３
番目の出力端群３Ｎに出力する。

【００６３】第１５番目の演算手段６Ｐは次の様な接続
関係になっている。全加算回路６１Ｐの第１の入力ノー
ド群ａ１〜ａ４が第１４番目の演算手段６Ｏの保持手段
６１Ｏの出力ノード群ｃ１〜ｃ４に接続される。第２の
入力ノード群ｂ１〜ｂ４は第２の保持手段５の出力ノー
ド群ｃ１〜ｃ４に接続される。保持手段６２Ｐの出力ノ
ード群ｃ１〜ｃ４は第１５番目の出力端群３Ｐに接続さ
れる。全加算回路６１Ｐは、入力される４ビットの１１
００（十進数で１２）のディジタルデータ信号と４ビッ
トの１１１０（十進数で１４）のディジタルデータ信号
とを加算する。保持手段６２Ｐは、その加算結果の最下
位ビットを廃棄することによって１／２された４ビット
の１１０１（十進数で１３）のディジタルデータ信号
を、クロック信号ＣＬＫ５の立ち上がりで取り込み、第
１５番目の出力端群３Ｐに出力する。

【００６４】次に、本発明の実施の形態１の主たる特徴
点である１６倍データ補間回路１６０に対し、４倍デー
タ補間回路１４０からのＰＣＭ符号変調信号を与えるた
めのデータ信号供給回路１５０を図６ないし図９を用い
て説明する。１６倍データ補間回路１６０からのディジ
タルデータ信号をΣΔ変調回路２１０へ与えるためのデ
ータインタフェース回路１７０を図１０、図１１を用い
て説明する。これらの１６倍データ補間回路１６０、デ
ータ信号供給回路１５０およびデータインタフェース回
路１７０に対してクロック信号を与えるクロック信号発
生回路について図１２を用いてさらに説明を加える。

【００６５】［データ信号供給回路１５０］図６におい
て、ｄ１〜ｄ４は４倍データ補間回路１４０からのｍビ
ット（この例では４ビット）のＰＣＭ符号変調信号の各
ビットに対応して設けられた入力ノードであり、入力ノ
ード群を構成する。ａ１〜ａ４は１６倍データ補間回路
１６０の第１の入力端群１に接続される第１の出力ノー
ド群を構成する第１の出力ノードである。ｂ１〜ｂ４は
１６倍データ補間回路１６０の第２の入力端群１に接続
される第２の出力ノード群を構成する第２の出力ノード
である。第２の出力ノードｂ１〜ｂ４には、上記第１の
出力ノード群ａ１〜ａ４に出力される４倍データ補間回
路１４０から出力される第１のディジタルデータ信号
（第１のデータ信号１）の次のディジタルデータ信号、
つまり第２のディジタルデータ信号（第２のデータ信号
２）が出力される。

【００６６】１５１〜１５４はそれぞれ上記入力ノード
群の各入力ノードｄ１〜ｄ４に対応して設けられるＤ型
フリップフロップ（Ｄ−Ｆ／Ｆ）である。このＤ型フリ
ップフロップ（Ｄ−Ｆ／Ｆ）は、入力される図７の
（ａ）に示すクロック信号ＣＬＫ０（この例では、周波
数がサンプリング周波数ｆｓの４倍の周波数４ｆｓ）の
立ち上がりに対応して入力ノードｄ１〜ｄ４に入力され
たＰＣＭ変調信号（図７の（ｂ）参照）を入力端Ｄから
取り込み、図７の（ｃ）に示すように一旦保持するとと
もに、保持したディジタルデータ信号を出力端Ｑから出
力する。Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ）１５１〜
１５４は、第１のインタフェース部を構成し、各出力端
Ｑは対応した第２の出力ノードｂ１〜ｂ４を介して１６
倍データ補間回路１６０の第２の入力端群２の対応した
入力端に接続される。

【００６７】１５５〜１５８はそれぞれ上記第１のイン
タフェース部の対応したＤ−Ｆ／Ｆ１５１〜１５４に対
応して設けられるＤ型フリップフロップ（Ｄ−Ｆ／Ｆ）
である。このＤ型フリップフロップ（Ｄ−Ｆ／Ｆ）は、
入力される図７の（ａ）に示すクロック信号ＣＬＫ０の
立ち上がりに対応してＤ−Ｆ／Ｆ１５１〜１５４の出力
端Ｑから出力されるディジタルデータ信号（図７の
（ｃ）参照）を入力端Ｄから取り込み、図７の（ｄ）に
示すように一旦保持するとともに、保持したディジタル
データ信号を出力端Ｑから出力する。Ｄ型フリップフロ
ップ（Ｄ−Ｆ／Ｆ）１５５〜１５８は、第２のインタフ
ェース部を構成する。Ｄ−Ｆ／Ｆ１５５〜１５８の各出
力端Ｑから出力されるディジタルデータ信号は、上記第
１のインタフェース部のＤ−Ｆ／Ｆ１５１〜１５４の出
力端Ｑから出力されるディジタルデータ信号に対して、
クロック信号ＣＬＫ０の１周期分進んだディジタルデー
タ信号になる。Ｄ−Ｆ／Ｆ１５５〜１５８の各出力端Ｑ
は、各出力端Ｑに対応した第１の出力ノードを介して１
６倍データ補間回路１６０の第１の入力端群１の対応し
た入力端に接続される。

【００６８】したがって、このように構成されたデータ
信号供給回路１５０は、４倍データ補間回路１４０から
のＰＣＭ符号変調信号をクロック信号ＣＬＫ０に同期し
て順次取り込み、連続して入力される２つのＰＣＭ符号
変調信号を同時にかつ個々のディジタルデータ信号、つ
まり第１のデータ信号及び第２のデータ信号として１６
倍データ補間回路１６０に出力することになる。

【００６９】なお、図６に示したデータ信号供給回路１
５０は、その第２のインタフェース部が第１のインタフ
ェース部からの出力を受けて、第２のインタフェース部
からの出力を第１のインタフェース部からの出力に対し
てクロック信号の１周期分進んだものとして、連続して
入力される２つのＰＣＭ符号変調信号を同時にかつ個々
のディジタルデータ信号として１６倍データ補間回路１
６０に出力するものとしたが、これに限られるものでは
なく、例えば図８に示すようなデータ信号供給回路１５
０でもよいものである。

【００７０】図８に示したデータ信号供給回路は、クロ
ック信号ＣＬＫ００（ＣＬＫ０に相当）を図９の（ａ）
に示すように、クロック信号ＣＬＫ０の２倍の周期に
し、第２のインタフェース部を構成するＤ−Ｆ／Ｆ１５
５〜１５８の入力端を入力ノード群の対応した入力ノー
ドｄ１〜ｄ４に接続するとともに、クロック信号ＣＬＫ
００をインバータを介して受けるようにしたものであ
る。

【００７１】このように構成したことにより、第１のイ
ンタフェース部からの出力は、図９の（ｃ）に示すよう
に、クロック信号ＣＬＫ００の立ち上がりに対応して取
り込んだ、順次入力されるＰＣＭ符号変調信号の奇数番
目のＰＣＭ符号変調信号になり、第２のインタフェース
部からの出力は図９の（ｄ）に示すように、クロック信
号ＣＬＫ００の立ち下がりに対応して取り込んだ、順次
入力されるＰＣＭ符号変調信号の偶数番目のＰＣＭ符号
変調信号になり、１６倍データ補間回路１６０によるデ
ータの補間期間は図９の（ｅ）に示すように、各期間が
クロック信号ＣＬＫ００の１／２周期になり、実質的に
図７に示したものと同様になるものである。

【００７２】［データインタフェース回路］図１０にお
いて、ＣA〜ＣPはそれぞれ２^k倍データ補間回路１６０
の２^k群（この例では、ｋは４であり、２^kは１６であ
る）の出力端群３Ａ〜３Ｐに対応して設けられた第０な
いし第（２^k−１）の入力ノード群である。各入力ノー
ド群はｍビット（この例では、ｍは４）のディジタルデ
ータ信号に対応してｍ個の入力ノードを有し、各入力ノ
ードは２^k倍データ補間回路１６０の対応した出力端群
３Ａ〜３Ｐの対応した出力端に接続される。ｆ１〜ｆ４
はｍビットのディジタルデータ信号、つまり、この例で
はＣＤオーディオ信号処理回路１１０に入力された音声
信号の６４倍のｍビットのディジタルデータ信号であ
る。１１〜１４はクロック信号ＣＬＫ７に同期してｆ１
〜ｆ４を順次出力するための出力ノード群を構成する出
力ノードで、ΣΔ変調回路２１０の対応した入力ノード
に接続される。

【００７３】１７０Ａ〜１７０Ｐはそれぞれ上記入力ノ
ード群ＣＡ〜ＣＰに対応して設けられた第０ないし第
（２^k−１）のインタフェース部である。この例では、
インタフェース部１７０Ａ〜１７０Ｐは、サンプリング
周波数ｆｓの４倍の周波数をもつクロック信号ＣＬＫ０
の１周期の内の最初の半周期は、対応した入力ノード群
ＣＡ〜ＣＰに入力されたディジタルデータ信号を取り込
んで一旦保持する保持手段として機能し、クロック信号
ＣＬＫ０の１周期の残りの半周期は、それぞれのインタ
フェース部が縦続接続されて、第（２^k−１）のインタ
フェース部が初段で、第０のインタフェース部が最終段
となるシフトレジスタとして機能する。クロック信号Ｃ
ＬＫ０の１周期の内の最初の半周期においては、この例
では、サンプリング周波数ｆｓの４倍の周波数４ｆｓを
もち、クロック信号ＣＬＫ５に対して、例えば、１／１
６周期遅れたクロック信号ＣＬＫ６に同期して対応した
入力ノード群ＣＡ〜ＣＰに入力されるディジタルデータ
信号を取り込む。クロック信号ＣＬＫ０の残りの半周期
においては、この例では、サンプリング周波数ｆｓの１
２８倍の周波数をもつクロック信号ＣＬＫ７に同期して
前段のインタフェース部からの出力を取り込み、取り込
んだ内容を一旦保持して出力する。つまり、クロック信
号ＣＬＫ０の残りの半周期において、入力ノード群ＣＡ
〜ＣＰに入力された２^k個のディジタルデータ信号をク
ロック信号ＣＬＫ７に同期して順次出力ノード１１〜１
４からなる出力ノード群から出力するものである。

【００７４】各インタフェース部１７０Ａ〜１７０Ｐ
は、対応した入力ノード群ＣＡ〜ＣＰにて受けたディジ
タルデータ信号を出力するか、前段のインタフェース部
からの出力を出力するかをクロック信号ＣＬＫ０および
ＣＬＫ６によって選択して出力する入力段と、この入力
段にて出力される信号をクロック信号ＣＬＫ７に同期し
て取り込み、この取り込んだデータを一旦保持して出力
する保持手段群とから構成される。シフトレジスタとし
て機能する際に初段として機能するインタフェース部１
７０Ｐの入力段は対応した入力ノード群ＣＰに入力され
るディジタルデータ信号を取り込む機能だけを有する。
２段目以降のインタフェース部１７０Ｏ〜１７０Ａの入
力段は、対応した入力ノード群ＣＯ〜ＣＡに入力される
ディジタルデータ信号と前段のインタフェース部の保持
手段群から出力されるディジタルデータ信号とを選択的
に入力及び出力する機能を有し、最終段のインタフェー
ス部１７０Ａの保持手段群の出力は出力ノード１１〜１
４に出力される。

【００７５】シフトレジスタとして機能する際に初段と
して機能するインタフェース部１７０Ｐの入力段は、対
応した入力ノード群ＣＰの入力ノードに対応してｍ個の
入力部を有する。各入力部は、入力ノード群ＣＰの対応
した入力ノードに入力されるディジタルデータ信号とク
ロック信号ＣＬＫ６を受け、例えば、図１１の（ｊ）に
示すように、クロック信号ＣＬＫ６の立ち上がりで入力
されるディジタルデータ信号を取り込み、クロック信号
ＣＬＫ６の次の立ち上がりがあるまで取り込んだディジ
タルデータ信号を出力し続けるものである。

【００７６】シフトレジスタとして機能する際に２段目
以降として機能するインタフェース部１７０Ｏ〜１７０
Ａの入力段は、対応した入力ノード群ＣＯ〜ＣＡの入力
ノードに対応してｍ個の入力部１７９〜１８２、１８７
〜１９０、１９５〜１９８を有する。各入力部１７９〜
１８２、１８７〜１９０、１９５〜１９８は、入力ノー
ド群ＣＯ〜ＣＡの対応した入力ノードに入力されるディ
ジタルデータ信号と、前段のインタフェース部の保持手
段から出力される対応のビットのディジタルデータ信号
と、クロック信号ＣＬＫ０とクロック信号ＣＬＫ６を受
け、例えば、図１１の（ｄ）、（ｆ）、（ｈ）…に示す
ように、クロック信号ＣＬＫ０が“Ｈ”レベルの期間に
クロック信号ＣＬＫ６の立ち上がりで入力ノード群ＣＯ
〜ＣＡの対応した入力ノードに入力されるディジタルデ
ータ信号を取り込み、クロック信号ＣＬＫ０が“Ｈ”レ
ベルの期間、取り込んだディジタルデータ信号を出力
し、クロック信号ＣＬＫ０が“Ｌ”レベルになると前段
のインタフェース部の保持手段から出力される対応のビ
ットのディジタルデータ信号を取り込み取り込んだディ
ジタルデータ信号に応じて出力する。

【００７７】各インタフェース部１７０Ａ〜１７０Ｐの
保持手段群は、入力段の入力部１７１〜１７４、１７９
〜１８２、１８７〜１９０、１９５〜１９８に対応して
ｍ個の保持手段１７５〜１７８、１８３〜１８６、１９
１〜１９４、１９９〜２０２を有する。各保持手段１７
５〜１７８、１８３〜１８６、１９１〜１９４、１９９
〜２０２は、対応した入力部１７１〜１７４、１７９〜
１８２、１８７〜１９０、１９５〜１９８からのディジ
タルデータ信号とクロック信号ＣＬＫ７とを受けるＤフ
リップフロップ（Ｄ−Ｆ／Ｆ）にて構成され、例えば図
１１の（ｅ）、（ｇ）、（ｉ）、（ｋ）に示すように、
クロック信号ＣＬＫ７の立ち上がりに同期して対応した
入力部１７１〜１７４、１７９〜１８２、１８７〜１９
０、１９５〜１９８からのディジタルデータ信号を取り
込み、出力する。

【００７８】［クロック信号発生回路］図１２は、１６
倍データ補間回路１６０、データ信号供給回路１５０お
よびデータインタフェース回路１７０に対して供給する
クロック信号を発生するクロック信号発生回路である。
図１２において、３０２、３０３、３０４、３０５、３
０６のそれぞれは、サンプリング周波数ｆｓの１２８倍
の周波数１２８ｆｓをもつ図５の（ａ）に示す基準クロ
ック信号ＣＬＫを１／２、１／４、１／８、１／１６、
１／３２に分周する１／２分周回路、１／４分周回路、
１／８分周回路、１／１６分周回路、１／３２分周回路
であり、、１／３２分周回路からの出力は図５の（ｉ）
に示すクロック信号ＣＬＫ０としてデータ信号供給回路
１５０およびデータインタフェース回路１７０に与えら
れる。

【００７９】３０７はこれら分周回路３０２、３０３、
３０４、３０５、３０６からの出力を受け、この例では
サンプリング周波数ｆｓの４倍の周波数４ｆｓをもち、
パルス幅が１／２分周回路３０２の出力の半周期である
図５の（ｃ）に示すクロック信号ＣＬＫ１を出力する演
算回路によって構成される第１のクロック発生部であ
る。出力されるクロック信号ＣＬＫ１は１６倍データ補
間回路１６０に与えられる。

【００８０】３０８は分周回路３０２、３０３、３０
４、３０５、３０６からの出力を受け、この例ではサン
プリング周波数ｆｓの４倍の周波数４ｆｓをもち、パル
ス幅が１／２分周回路３０２の出力の半周期であり、ク
ロック信号ＣＬＫ１に対して例えば１／１６周期遅れた
図５の（ｄ）に示すクロック信号ＣＬＫ２を出力する演
算回路によって構成される第２のクロック発生部であ
る。出力されるクロック信号ＣＬＫ２は１６倍データ補
間回路１６０に与えられる。

【００８１】３０９は分周回路３０２、３０３、３０
４、３０５、３０６からの出力を受け、この例ではサン
プリング周波数ｆｓの４倍の周波数４ｆｓをもち、パル
ス幅が１／２分周回路３０２の出力の半周期であり、ク
ロック信号ＣＬＫ２に対して例えば１／１６周期遅れた
図５の（ｅ）に示すクロック信号ＣＬＫ３を出力する演
算回路によって構成される第３のクロック発生部であ
る。出力されるクロック信号ＣＬＫ３は１６倍データ補
間回路１６０に与えられる。

【００８２】３１０は分周回路３０２、３０３、３０
４、３０５、３０６からの出力を受け、この例ではサン
プリング周波数ｆｓの４倍の周波数４ｆｓをもち、パル
ス幅が１／２分周回路３０２の出力の半周期であり、ク
ロック信号ＣＬＫ３に対して例えば１／１６周期遅れた
図５の（ｆ）に示すクロック信号ＣＬＫ４を出力する演
算回路によって構成される第４のクロック発生部であ
る。出力されるクロック信号ＣＬＫ４は１６倍データ補
間回路１６０に与えられる。

【００８３】３１１は分周回路３０２、３０３、３０
４、３０５、３０６からの出力を受け、この例ではサン
プリング周波数ｆｓの４倍の周波数４ｆｓをもち、パル
ス幅が１／２分周回路３０２の出力の半周期であり、ク
ロック信号ＣＬＫ４に対して例えば１／１６周期遅れた
図５の（ｇ）に示すクロック信号ＣＬＫ５を出力する演
算回路によって構成される第５のクロック発生部でああ
る。出力されるクロック信号ＣＬＫ５は１６倍データ補
間回路１６０に与えられる。

【００８４】３１２は分周回路３０２、３０３、３０
４、３０５、３０６からの出力を受け、この例ではサン
プリング周波数ｆｓの４倍の周波数４ｆｓをもち、パル
ス幅が１／２分周回路３０２の出力の半周期であり、ク
ロック信号ＣＬＫ５に対して例えば１／１６周期遅れた
図５の（ｈ）に示すクロック信号ＣＬＫ６を出力する演
算回路によって構成される第６のクロック発生部であ
る。出力されるクロック信号ＣＬＫ５はデータインタフ
ェース回路１７０に与えられる。

【００８５】３１３は基準クロック信号ＣＬＫと１／３
２分周回路からのＣＬＫ０を受け、ＣＬＫ０の後半の半
周期、つまりＣＬＫ０が“Ｈ”レベルの期間、基準クロ
ック信号ＣＬＫに基づいた、図５の（ｊ）に示すクロッ
ク信号ＣＬＫ７を出力する演算回路によって構成される
第７のクロック発生部である。出力されるクロック信号
ＣＬＫ７はデータインタフェース回路１７０に与えられ
る。

【００８６】次に、このように構成されたディジタル・
アナログ変換部１２３の動作を、主として１６倍データ
補間回路１６０の動作を中心として説明する。この場
合、説明を簡略化するため、ディジタルデータ信号は４
ビットとし、かつ、ｎを４として１６倍データ補間回路
１６０にて補間されるディジタルデータは１５個として
説明する。

【００８７】まず、図１６に示すように、ＣＤ（ディジ
タル音声記録媒体）１０１に記憶されたディジタル音声
信号は、光ピックアップ１０４にて読み出され、ＲＦア
ンプ１０５、ＰＬＬスライサ１１１、ＥＦＭ復調回路１
１３、記憶手段１１９、ＥＣＣ回路１２０、補間回路１
２１およびディエンファシス回路１２２にて、従来の技
術にて説明したと同様に所定の処理がなされ、サンプリ
ング周波数ｆｓにて取り込まれるパルス符号変調信号と
してＤ／Ａ変換回路１２３に入力される。

【００８８】Ｄ／Ａ変換回路１２３の信号入力端１３０
（図１参照）に入力されたパルス符号変調信号は、４倍
データ補間回路１４０にて、４倍のディジタルデータ信
号にされ、サンプリング周波数ｆｓの４倍の周波数４ｆ
ｓにてデータ信号供給回路１５０に出力される。

【００８９】データ信号供給回路１５０（図６参照）で
は、サンプリング周波数ｆｓの４倍の周波数４ｆｓにて
入力ノード群ｄ１〜ｄ４に入力されるディジタルデータ
信号を図７の（ａ）に示すクロック信号ＣＬＫ０の立ち
上がりに同期して順次取り込み、連続して入力される２
つのディジタルデータ信号を同時にかつ個々に、図７の
（ｃ）および（ｄ）に示すように、クロック信号ＣＬＫ
０の１周期毎（図７の（ｅ）参照）に第１および第２の
出力ノード群ａ１〜ａ４およびｂ１〜ｂ４から１６倍デ
ータ補間回路１６０にディジタルデータ信号として出力
する。

【００９０】このように、データ信号供給回路１５０に
て同時に出力される２つのディジタルデータ信号（説明
を容易にするため、以下、データ信号供給回路１５０に
先に入力されたディジタルデータ信号を第１とし、後に
入力されたディジタルデータ信号を第２として説明す
る）を受けた１６倍データ補間回路は、第１のディジタ
ルデータ信号と第２のディジタルデータ信号との間に１
５個のディジタルデータ信号を補間して１６倍のディジ
タルデータ信号として出力する。

【００９１】この点について、第１のディジタルデータ
信号を４ビットの０００１（十進数で１）、第２のディ
ジタルデータ信号を４ビットの１１１０（十進数で１
４）の場合を例にとり、図２に基づいて以下に詳しく説
明する。

【００９２】第１の入力端群１に入力された第１のディ
ジタルデータ信号は、クロック信号ＣＬＫ１（図５の
（ｃ）参照）の立ち上がりに同期して第１の保持手段４
（詳細は図３を参照）に取り込まれ、その値を保持され
て第０番目の出力端群３Ａから第０番目のディジタルデ
ータ信号ｙ０として出力される。一方、第２の入力端群
２に入力された第２のディジタルデータ信号は、クロッ
ク信号ＣＬＫ１の立ち上がりに同期して第２の保持手段
（詳細は図３を参照）に取り込まれ、その値を保持され
て第１６番目のディジタルデータ信号ｙ１６として出力
される。

【００９３】その後、第１および第２の保持手段４およ
び５にて保持され、出力される第０番目および第１６番
目のディジタルデータ信号ｙ０、ｙ１６に基づき、補間
データ生成手段６によって第１番目から第１５番目の１
５個のディジタルデータ信号（ｙ１〜ｙ１５）を図１３
に示す直線近似の考え方に基づいて生成する。

【００９４】すなわち、第８番目の演算手段６Ｉ（詳細
は図４を参照）中の全加算回路６１Ｉは、第１の保持手
段４からの第０番目のディジタルデータ信号である４ビ
ットの０００１（十進数で１）のディジタルデータ信号
と第２の保持手段５からの第１６番目のディジタルデー
タ信号である４ビットの１１１０（十進数で１４）のデ
ィジタルデータ信号とを加算し、５ビットの０１１１１
からなるデータ信号を得る。さらに、保持手段６２Ｉ
は、この５ビットのデータ信号の上位４ビットのデータ
信号を４ビットの０１１１（十進数で７）のディジタル
データ信号（第０番目のディジタルデータ信号０００１
と第１６番目のディジタルデータ信号１１１０の和の１
／２、つまり、それらの中点の値に相当）としてクロッ
ク信号ＣＬＫ２（図５の（ｄ）参照）の立ち上がりに同
期して取り込み、その値を保持して第８番目の出力端群
３Ｉから第８番目のディジタルデータ信号ｙ８として出
力する。

【００９５】第４番目の演算手段６Ｅ（詳細は図４を参
照）中の全加算回路６１Ｅは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第８
番目の演算手段６Ｉからの第８番目のディジタルデータ
信号ｙ８である４ビットの０１１１（十進数で７）のデ
ィジタルデータ信号とを加算し、５ビットの０１０００
からなるデータ信号を得る。さらに、保持手段６２Ｅ
は、この５ビットのデータ信号の上位４ビットのデータ
信号を４ビットの０１００（十進数で４）のディジタル
データ信号（第０番目のディジタルデータ信号と第８番
目のディジタルデータ信号の和の１／２、つまり、それ
らの中点の値に相当）としてクロック信号ＣＬＫ３（図
５の（ｅ）参照）の立ち上がりに同期して取り込み、そ
の値を保持して第４番目の出力端群３Ｅから第４番目の
ディジタルデータ信号ｙ４として出力する。

【００９６】第１２番目の演算手段６Ｍ（詳細は図４を
参照）中の全加算回路６１Ｍは、第８番目の演算手段６
Ｉからの第８番目のディジタルデータ信号ｙ８である４
ビットの０１１１（十進数で７）のディジタルデータ信
号と第２の保持手段５からの第１６番目のディジタルデ
ータ信号である４ビットの１１１０（十進数で１４）の
ディジタルデータ信号とを加算し、５ビットの１０１０
１からなるデータ信号を得る。さらに、保持手段６２Ｍ
は、この５ビットのデータ信号の上位４ビットのデータ
信号を４ビットの１０１０（十進数で１０）のディジタ
ルデータ信号（第８番目のディジタルデータ信号と第１
６番目のディジタルデータ信号の和の１／２、つまり、
それらの中点の値に相当）としてクロック信号ＣＬＫ３
（図５の（ｅ）参照）の立ち上がりに同期して取り込
み、その値を保持して第１２番目の出力端群３Ｍから第
１２番目のディジタルデータ信号ｙ１２として出力す
る。

【００９７】第２番目の演算手段６Ｃ（詳細は図４を参
照）中の全加算回路６１Ｃは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第４
番目の演算手段６Ｅからの第４番目のディジタルデータ
信号ｙ４である４ビットの０１００（十進数で４）のデ
ィジタルデータ信号とを加算し、５ビットの００１０１
を得る。さらに、保持手段６２Ｃは、この５ビットのデ
ータ信号の上位４ビットのデータ信号を４ビットの００
１０（十進数で２）のディジタルデータ信号（第０番目
のディジタルデータ信号と第４番目のディジタルデータ
信号の和の１／２、つまり、それらの中点の値に相当）
としてクロック信号ＣＬＫ４（図５の（ｆ）参照）の立
ち上がりに同期して取り込み、その値を保持して第２番
目の出力端群３Ｃから第２番目のディジタルデータ信号
ｙ２として出力する。

【００９８】第６番目の演算手段６Ｇ（詳細は図４を参
照）中の全加算回路６１Ｇは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第１
２番目の演算手段６Ｍからの第１２番目のディジタルデ
ータ信号ｙ１２である４ビットの１０１０（十進数で１
０）のディジタルデータ信号とを加算し、５ビットの０
１０１１を得る。さらに、保持手段６２Ｇは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの０１０１（十進数で５）のディジタルデータ信号
（第０番目のディジタルデータ信号と第１２番目のディ
ジタルデータ信号の和の１／２、つまり、それらの中点
の値に相当）としてクロック信号ＣＬＫ４の立ち上がり
に同期して取り込み、その値を保持して第６番目の出力
端群３Ｇから第６番目のディジタルデータ信号ｙ６とし
て出力する。

【００９９】第１０番目の演算手段６Ｋ（詳細は図４を
参照）中の全加算回路６１Ｋは、第４番目の演算手段６
Ｅからの第４番目のディジタルデータ信号ｙ４である４
ビットの０１００（十進数で４）のディジタルデータ信
号と第２の保持手段５からの第１６番目のディジタルデ
ータ信号ｙ１６である４ビットの１１１０（十進数で１
４）のディジタルデータ信号とを加算し、５ビットの１
００１０を得る。さらに、保持手段６２Ｋは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの１００１（十進数で９）のディジタルデータ信号
（第４番目のディジタルデータ信号と第１６番目のディ
ジタルデータ信号の和の１／２、つまり、それらの中点
の値に相当）としてクロック信号ＣＬＫ４の立ち上がり
に同期して取り込み、その値を保持して第１０番目の出
力端群３Ｋから第１０番目のディジタルデータ信号ｙ１
０として出力する。

【０１００】第１４番目の演算手段６Ｏ（詳細は図４を
参照）中の全加算回路６１Ｏは、第１２番目の演算手段
６Ｍからの第１２番目のディジタルデータ信号ｙ１２で
ある４ビットの１０１０（十進数で１０）のディジタル
データ信号と第２の保持手段５からの第１６番目のディ
ジタルデータ信号ｙ１６である４ビットの１１１０（十
進数で１４）のディジタルデータ信号とを加算し、５ビ
ットの１１０００を得る。さらに、保持手段６２Ｏは、
この５ビットのデータ信号の上位４ビットのデータ信号
を４ビットの１１００（十進数で１２）のディジタルデ
ータ信号（第１２番目のディジタルデータ信号と第１６
番目のディジタルデータ信号の和の１／２、つまり、そ
れらの中点の値に相当）としてクロック信号ＣＬＫ４の
立ち上がりにて取り込み、その値を保持して第１４番目
の出力端群３Ｏから第１４番目のディジタルデータ信号
ｙ１４として出力する。

【０１０１】第１番目の演算手段６Ｂ（詳細は図４を参
照）中の全加算回路６１Ｂは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第２
番目の演算手段６Ｃからの第２番目のディジタルデータ
信号ｙ２である４ビットの００１０（十進数で２）のデ
ィジタルデータ信号とを加算し、５ビットの０００１１
を得る。さらに、保持手段６２Ｂは、この５ビットのデ
ータ信号の上位４ビットのデータ信号を４ビットの００
０１（十進数で１）のディジタルデータ信号（第０番目
のディジタルデータ信号と第２番目のディジタルデータ
信号の和の１／２、つまり、それらの中点の値に相当）
としてクロック信号ＣＬＫ５（図５の（ｇ））の立ち上
がりに同期して取り込み、その値を保持して第１番目の
出力端群３Ｂから第１番目のディジタルデータ信号ｙ１
として出力する。

【０１０２】第３番目の演算手段６Ｄ（詳細は図４を参
照）中の全加算回路６１Ｄは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第６
番目の演算手段６Ｇからの第６番目のディジタルデータ
信号ｙ６である４ビットの０１０１（十進数で５）のデ
ィジタルデータ信号とを加算し、５ビットの００１１０
を得る。さらに、保持手段６２Ｄは、この５ビットのデ
ータ信号の上位４ビットのデータ信号を４ビットの００
１１（十進数で３）のディジタルデータ信号（第０番目
のディジタルデータ信号と第６番目のディジタルデータ
信号の和の１／２、つまり、それらの中点の値に相当）
としてクロック信号ＣＬＫ５の立ち上がりに同期して取
り込み、その値を保持して第３番目の出力端群３Ｄから
第３番目のディジタルデータ信号ｙ３として出力する。

【０１０３】第５番目の演算手段６Ｆ（詳細は図４を参
照）中の全加算回路６１Ｆは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第１
０番目の演算手段６Ｋからの第１０番目のディジタルデ
ータ信号ｙ１０である４ビットの１００１（十進数で
９）のディジタルデータ信号とを加算し、５ビットの０
１０１０を得る。さらに、保持手段６２Ｆは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの０１０１（十進数で５）のディジタルデータ信号
（第０番目のディジタルデータ信号と第１０番目のディ
ジタルデータ信号の和の１／２、つまり、それらの中点
の値に相当）としてクロック信号ＣＬＫ５の立ち上がり
に同期して取り込み、その値を保持して第５番目の出力
端群３Ｆから第５番目のディジタルデータ信号ｙ５とし
て出力する。

【０１０４】第７番目の演算手段６Ｈ（詳細は図４を参
照）中の全加算回路６１Ｈは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第１
４番目の演算手段６Ｏからの第１４番目のディジタルデ
ータ信号ｙ１４である４ビットの１１００（十進数で１
２）のディジタルデータ信号とを加算し、５ビットの０
１１０１を得る。さらに、保持手段６２Ｈは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの０１１０（十進数で６）のディジタルデータ信号
（第０番目のディジタルデータ信号と第１４番目のディ
ジタルデータ信号の和の１／２、つまり、それらの中点
の値に相当）としてクロック信号ＣＬＫ５の立ち上がり
に同期して取り込み、その値を保持して第７番目の出力
端群３Ｈから第７番目のディジタルデータ信号ｙ７とし
て出力する。

【０１０５】第９番目の演算手段６Ｊ（詳細は図４を参
照）中の全加算回路６１Ｊは、第２番目の演算手段６Ｃ
からの第２番目のディジタルデータ信号ｙ２である４ビ
ットの００１０（十進数で２）のディジタルデータ信号
と第２の保持手段５からの第１６番目のディジタルデー
タ信号ｙ１６である４ビットの１１１０（十進数で１
４）のディジタルデータ信号とを加算し、５ビットの１
００００を得る。さらに、保持手段６２Ｊは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの１０００（十進数で８）のディジタルデータ信号
（第２番目のディジタルデータ信号と第１６番目のディ
ジタルデータ信号の和の１／２、つまり、それらの中点
の値に相当）としてクロック信号ＣＬＫ５の立ち上がり
に同期して取り込み、その値を保持して第９番目の出力
端群３Ｊから第９番目のディジタルデータ信号ｙ９とし
て出力する。

【０１０６】第１１番目の演算手段６Ｌ（詳細は図４を
参照）中の全加算回路６１Ｌは、第６番目の演算手段６
Ｈからの第６番目のディジタルデータ信号ｙ６である４
ビットの０１０１（十進数で５）のディジタルデータ信
号と第２の保持手段５からの第１６番目のディジタルデ
ータ信号ｙ１６である４ビットの１１１０（十進数で１
４）のディジタルデータ信号とを加算し、５ビットの１
００１１を得る。さらに、保持手段６２Ｌは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの１００１（十進数で９）のディジタルデータ信号
（第６番目のディジタルデータ信号と第１６番目のディ
ジタルデータ信号の和の１／２、つまり、それらの中点
の値に相当）としてクロック信号ＣＬＫ５の立ち上がり
に同期して取り込み、その値を保持して第１１番目の出
力端群３Ｌから第１１番目のディジタルデータ信号ｙ１
１として出力する。

【０１０７】第１３番目の演算手段６Ｎ（詳細は図４を
参照）中の全加算回路６１Ｎは、第１０番目の演算手段
６Ｋからの第１０番目のディジタルデータ信号ｙ１０で
ある４ビットの１００１（十進数で９）のディジタルデ
ータ信号と第２の保持手段５からの第１６番目のディジ
タルデータ信号ｙ１６である４ビットの１１１０（十進
数で１４）のディジタルデータ信号とを加算し、５ビッ
トの１０１１１を得る。さらに、保持手段６２Ｎは、こ
の５ビットのデータ信号の上位４ビットのデータ信号を
４ビットの１０１１（十進数で１１）のディジタルデー
タ信号（第１０番目のディジタルデータ信号と第１６番
目のディジタルデータ信号の和の１／２、つまり、それ
らの中点の値に相当）としてクロック信号ＣＬＫ５の立
ち上がりに同期して取り込み、その値を保持して第１３
番目の出力端群３Ｎから第１３番目のディジタルデータ
信号ｙ１３として出力する。

【０１０８】第１５番目の演算手段６Ｐ（詳細は図４を
参照）中の全加算回路６１Ｐは、第１４番目の演算手段
６Ｏからの第１４番目のディジタルデータ信号ｙ１４で
ある４ビットの１１００（十進数で１２）のディジタル
データ信号と第２の保持手段５からの第１６番目のディ
ジタルデータ信号ｙ１６である４ビットの１１１０（十
進数で１４）のディジタルデータ信号とを加算し、５ビ
ットの１１０１０を得る。さらに、保持手段６２Ｐは、
この５ビットのデータ信号の上位４ビットのデータ信号
を４ビットの１１０１（十進数で１３）のディジタルデ
ータ信号（第１０番目のディジタルデータ信号と第１６
番目のディジタルデータ信号の和の１／２、つまり、そ
れらの中点の値に相当）としてクロック信号ＣＬＫ５の
立ち上がりに同期して取り込み、その値を保持して第１
５番目の出力端群３Ｐから第１５番目のディジタルデー
タ信号ｙ１５として出力する。

【０１０９】このようにして補間データ生成手段６によ
って得られる第１番目から第１５番目のディジタルデー
タ信号ｙ１〜ｙ１５は、図１４に示すように、１０進数
表示に換算した場合、第０番目のディジタルデータ信号
ｙ０と第１６番目のディジタルデータ信号ｙ１６とによ
って計算で求めた理論値に対して非常に近い値であり、
最大誤差２以内に抑えられているものである。

【０１１０】つまり、補間データ生成手段６を構成する
演算手段６Ｂ〜６Ｐのそれぞれはその演算結果に１０進
数表示に換算して最大１／２の誤差を生じるものの、こ
の実施の形態１に示したものにおいては、第１番目から
第１５番目のディジタルデータ信号ｙ１〜ｙ１５すべて
が、必ず第０番目のディジタルデータ信号ｙ０と第１６
番目のディジタルデータ信号ｙ１６の一方を用いて演算
されるようにしているため、最大４つの演算手段による
誤差ですみ、最大誤差が２（＝（１／２）×４）にな
る。

【０１１１】一般的に言えば、２^kに補間する場合、補
間データ生成手段６はｋ段の演算部を有することにな
り、最大ｋ個の演算手段による誤差ですみ、最大誤差が
（１／２）×ｋになる。

【０１１２】このようにして得られた第０番目から第１
５番目のディジタルデータ信号ｙ０〜ｙ１５はデータイ
ンタフェース回路１７０（図１０）に入力される。

【０１１３】データインタフェース回路１７０（詳細は
図１０参照）では、１６倍データ補間回路１６０からの
ディジタルデータ信号ｙ０〜ｙ１５は、図１１の（ｂ）
に示すクロック信号ＣＬＫ６の立ち上がりに同期してパ
ラレルに取り込まれる。これらの取り込まれたディジタ
ルデータ信号ｙ０〜ｙ１５は、図１１の（ｃ）に示すク
ロック信号ＣＬＫ７の立ち上がりに同期して順次シリア
ルにΣΔ変調回路２１０に出力される。これらの出力デ
ィジタルデータ信号ｙ０〜ｙ１５は、次のΣΔ変調回路
２１０、１ビットディジタル／アナログ変換回路２２０
およびアナログローパスフィルタ２３０において、従来
の技術にて説明したと同様に所定の処理がなされ、音声
信号出力端２４０からアナログ音声信号として出力され
ることになる。

【０１１４】このようにして得られたアナログ音声信号
は、ＣＤ１０１に記憶されたディジタル音声信号（サン
プリング周波数ｆｓ）に基づいて６４倍のディジタルデ
ータ信号に補間して処理されているため、原音声に近づ
けられ、しかも、１６倍データ補間回路１６０として簡
単な回路構成にして、かつ小さな最大誤差で補間できる
ので、原音声に比較的忠実な音質の音声信号が得られ
る。

【０１１５】実施の形態２．本発明の実施の形態２につ
いて以下に説明する。図１５は、本発明の実施の形態２
による１６倍データ補間回路１６０の構成を示す図であ
る。図１５に示される１６倍データ補間回路１６０は、
図２に示した実施の形態１に対して第１の保持手段４、
第２の保持手段５は同じであるとともに、補間データ生
成手段６を構成する演算手段６Ｂ〜６Ｐの構成は同じで
あるが、演算手段６Ｂ〜６Ｐ相互間の結線が異なる。こ
の様に構成された１６倍データ補間回路１６０によって
も、データ入力端群１およびデータ入力端群２間に入力
された２つのデータ信号の間を実施の形態１と同様に補
間することができる。具体的な回路結線および動作につ
いて以下に説明する。

【０１１６】説明を簡単にするために実施の形態１と同
様に、第１のディジタルデータ信号を４ビットの０００
１（十進数で１）、第２のディジタルデータ信号を４ビ
ットの１１１０（十進数で１４）の場合を例にとり、図
１５に基づいて以下に詳しく説明する。

【０１１７】第１の入力端群１に入力された第１のディ
ジタルデータ信号は、クロック信号ＣＬＫ１（図５の
（ｃ）参照）の立ち上がりに同期して第１の保持手段４
（詳細は図３を参照）に取り込まれ、その値を保持され
て第０番目の出力端群３Ａから第０番目のディジタルデ
ータ信号ｙ０として出力される。一方、第２の入力端群
２に入力された第２のディジタルデータ信号は、クロッ
ク信号ＣＬＫ１の立ち上がりに同期して第２の保持手段
（詳細は図３を参照）に取り込まれ、その値を保持され
て第１６番目のディジタルデータ信号ｙ１６として出力
される。

【０１１８】その後、第１および第２の保持手段４およ
び５にて保持され、出力される第０番目および第１６番
目のディジタルデータ信号ｙ０，ｙ１６に基づき、補間
データ生成手段６によって第１番目から第１５番目の１
５個のディジタルデータ信号（ｙ１〜ｙ１５）を実施の
形態１で述べたと同様に図１３に示す直線近似の考え方
に基づいて生成する。

【０１１９】すなわち、第８番目の演算手段６Ｉ（詳細
は図４を参照）中の全加算回路６１Ｉは、第１の保持手
段４からの第０番目のディジタルデータ信号である４ビ
ットの０００１（十進数で１）のディジタルデータ信号
と第２の保持手段５からの第１６番目のディジタルデー
タ信号である４ビットの１１１０（十進数で１４）のデ
ィジタルデータ信号とを加算し、５ビットの０１１１１
からなるデータ信号を得る。さらに、保持手段６２Ｉ
は、この５ビットのデータ信号の上位４ビットのデータ
信号を４ビットの０１１１（十進数で７）のディジタル
データ信号（第０番目のディジタルデータ信号０００１
と第１６番目のディジタルデータ信号１１１０の和の１
／２、つまり、それらの中点の値に相当）としてクロッ
ク信号ＣＬＫ２（図５の（ｄ）参照）の立ち上がりに同
期して取り込み、その値を保持して第８番目の出力端群
３Ｉから第８番目のディジタルデータ信号ｙ８として出
力する。

【０１２０】第４番目の演算手段６Ｅ（詳細は図４を参
照）中の全加算回路６１Ｅは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第８
番目の演算手段６Ｉからの第８番目のディジタルデータ
信号ｙ８である４ビットの０１１１（十進数で７）のデ
ィジタルデータ信号とを加算し、５ビットの０１０００
からなるデータ信号を得る。さらに、保持手段６２Ｅ
は、この５ビットのデータ信号の上位４ビットのデータ
信号を４ビットの０１００（十進数で４）のディジタル
データ信号（第０番目のディジタルデータ信号と第８番
目のディジタルデータ信号の和の１／２、つまり、それ
らの中点の値に相当）としてクロック信号ＣＬＫ３（図
５の（ｅ）参照）の立ち上がりに同期して取り込み、そ
の値を保持して第４番目の出力端群３Ｅから第４番目の
ディジタルデータ信号ｙ４として出力する。

【０１２１】第１２番目の演算手段６Ｍ（詳細は図４を
参照）中の全加算回路６１Ｍは、第８番目の演算手段６
Ｉからの第８番目のディジタルデータ信号ｙ８である４
ビットの０１１１（十進数で７）のディジタルデータ信
号と第２の保持手段５からの第１６番目のディジタルデ
ータ信号である４ビットの１１１０（十進数で１４）の
ディジタルデータ信号とを加算し、５ビットの１０１０
１からなるデータ信号を得る。さらに、保持手段６２Ｍ
は、この５ビットのデータ信号の上位４ビットのデータ
信号を４ビットの１０１０（十進数で１０）のディジタ
ルデータ信号（第８番目のディジタルデータ信号と第１
６番目のディジタルデータ信号の和の１／２、つまり、
それらの中点の値に相当）としてクロック信号ＣＬＫ３
（図５の（ｅ）参照）の立ち上がりに同期して取り込
み、その値を保持して第１２番目の出力端群３Ｍから第
１２番目のディジタルデータ信号ｙ１２として出力す
る。

【０１２２】第２番目の演算手段６Ｃ（詳細は図４を参
照）中の全加算回路６１Ｃは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第４
番目の演算手段６Ｅからの第４番目のディジタルデータ
信号ｙ４である４ビットの０１００（十進数で４）のデ
ィジタルデータ信号とを加算し、５ビットの００１０１
を得る。さらに、保持手段６２Ｃは、この５ビットのデ
ータ信号の上位４ビットのデータ信号を４ビットの００
１０（十進数で２）のディジタルデータ信号（第０番目
のディジタルデータ信号と第４番目のディジタルデータ
信号の和の１／２、つまり、それらの中点の値に相当）
としてクロック信号ＣＬＫ４（図５の（ｆ）参照）の立
ち上がりに同期して取り込み、その値を保持して第２番
目の出力端群３Ｃから第２番目のディジタルデータ信号
ｙ２として出力する。

【０１２３】第６番目の演算手段６Ｇ（詳細は図４を参
照）中の全加算回路６１Ｇは、第４番目の演算手段６Ｅ
からの第４番目のディジタルデータ信号ｙ４である４ビ
ットの０１００（十進数で４）のディジタルデータ信号
と第８番目の演算手段６Ｉからの第８番目のディジタル
データ信号ｙ８である４ビットの０１１１（十進数で
７）のディジタルデータ信号とを加算し、５ビットの０
１０１１を得る。さらに、保持手段６２Ｇは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの０１０１（十進数で５）のディジタルデータ信号
（第４番目のディジタルデータ信号と第８番目のディジ
タルデータ信号の和の１／２、つまり、それらの中点の
値に相当）としてクロック信号ＣＬＫ４の立ち上がりに
同期して取り込み、その値を保持して第６番目の出力端
群３Ｇから第６番目のディジタルデータ信号ｙ６として
出力する。

【０１２４】第１０番目の演算手段６Ｋ（詳細は図４を
参照）中の全加算回路６１Ｋは、第８番目の演算手段６
Ｉからの第８番目のディジタルデータ信号ｙ８である４
ビットの０１１１（十進数で７）のディジタルデータ信
号と第１２番目の演算手段６Ｍからの第１２番目のディ
ジタルデータ信号ｙ１２である４ビットの１０１０（十
進数で１０）のディジタルデータ信号とを加算し、５ビ
ットの１０００１を得る。さらに、保持手段６２Ｋは、
この５ビットのデータ信号の上位４ビットのデータ信号
を４ビットの１０００（十進数で８）のディジタルデー
タ信号（第８番目のディジタルデータ信号と第１２番目
のディジタルデータ信号の和の１／２、つまり、それら
の中点の値に相当）としてクロック信号ＣＬＫ４の立ち
上がりに同期して取り込み、その値を保持して第１０番
目の出力端群３Ｋから第１０番目のディジタルデータ信
号ｙ１０として出力する。

【０１２５】第１４番目の演算手段６Ｏ（詳細は図４を
参照）中の全加算回路６１Ｏは、第１２番目の演算手段
６Ｍからの第１２番目のディジタルデータ信号ｙ１２で
ある４ビットの１０１０（十進数で１０）のディジタル
データ信号と第２の保持手段５からの第１６番目のディ
ジタルデータ信号ｙ１６である４ビットの１１１０（十
進数で１４）のディジタルデータ信号とを加算し、５ビ
ットの１１０００を得る。さらに、保持手段６２Ｏは、
この５ビットのデータ信号の上位４ビットのデータ信号
を４ビットの１１００（十進数で１２）のディジタルデ
ータ信号（第１２番目のディジタルデータ信号と第１６
番目のディジタルデータ信号の和の１／２、つまり、そ
れらの中点の値に相当）としてクロック信号ＣＬＫ４の
立ち上がりにて取り込み、その値を保持して第１４番目
の出力端群３Ｏから第１４番目のディジタルデータ信号
ｙ１４として出力する。

【０１２６】第１番目の演算手段６Ｂ（詳細は図４を参
照）中の全加算回路６１Ｂは、第１の保持手段４からの
第０番目のディジタルデータ信号ｙ０である４ビットの
０００１（十進数で１）のディジタルデータ信号と第２
番目の演算手段６Ｃからの第２番目のディジタルデータ
信号ｙ２である４ビットの００１０（十進数で２）のデ
ィジタルデータ信号とを加算し、５ビットの０００１１
を得る。さらに、保持手段６２Ｂは、この５ビットのデ
ータ信号の上位４ビットのデータ信号を４ビットの００
０１（十進数で１）のディジタルデータ信号（第０番目
のディジタルデータ信号と第２番目のディジタルデータ
信号の和の１／２、つまり、それらの中点の値に相当）
としてクロック信号ＣＬＫ５（図５の（ｇ））の立ち上
がりに同期して取り込み、その値を保持して第１番目の
出力端群３Ｂから第１番目のディジタルデータ信号ｙ１
として出力する。

【０１２７】第３番目の演算手段６Ｄ（詳細は図４を参
照）中の全加算回路６１Ｄは、第２番目の演算手段６Ｃ
からの第２番目のディジタルデータ信号ｙ２である４ビ
ットの００１０（十進数で２）のディジタルデータ信号
と第４番目の演算手段６Ｅからの第４番目のディジタル
データ信号ｙ４である４ビットの０１００（十進数で
４）のディジタルデータ信号とを加算し、５ビットの０
０１１０を得る。さらに、保持手段６２Ｄは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの００１１（十進数で３）のディジタルデータ信号
（第２番目のディジタルデータ信号と第４番目のディジ
タルデータ信号の和の１／２、つまり、それらの中点の
値に相当）としてクロック信号ＣＬＫ５の立ち上がりに
同期して取り込み、その値を保持して第３番目の出力端
群３Ｄから第３番目のディジタルデータ信号ｙ３として
出力する。

【０１２８】第５番目の演算手段６Ｆ（詳細は図４を参
照）中の全加算回路６１Ｆは、第４番目の演算手段６Ｅ
からの第４番目のディジタルデータ信号ｙ４である４ビ
ットの０１００（十進数で４）のディジタルデータ信号
と第６番目の演算手段６Ｇからの第６番目のディジタル
データ信号ｙ６である４ビットの０１０１（十進数で
５）のディジタルデータ信号とを加算し、５ビットの０
１００１を得る。さらに、保持手段６２Ｆは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの０１００（十進数で４）のディジタルデータ信号
（第４番目のディジタルデータ信号と第６番目のディジ
タルデータ信号の和の１／２、つまり、それらの中点の
値に相当）としてクロック信号ＣＬＫ５の立ち上がりに
同期して取り込み、その値を保持して第５番目の出力端
群３Ｆから第５番目のディジタルデータ信号ｙ５として
出力する。

【０１２９】第７番目の演算手段６Ｈ（詳細は図４を参
照）中の全加算回路６１Ｈは、第６番目の演算手段６Ｇ
からの第６番目のディジタルデータ信号ｙ６である４ビ
ットの０１０１（十進数で５）のディジタルデータ信号
と第８番目の演算手段６Ｉからの第８番目のディジタル
データ信号ｙ８である４ビットの０１１１（十進数で
７）のディジタルデータ信号とを加算し、５ビットの０
１１００を得る。さらに、保持手段６２Ｈは、この５ビ
ットのデータ信号の上位４ビットのデータ信号を４ビッ
トの０１１０（十進数で６）のディジタルデータ信号
（第６番目のディジタルデータ信号と第８番目のディジ
タルデータ信号の和の１／２、つまり、それらの中点の
値に相当）としてクロック信号ＣＬＫ５の立ち上がりに
同期して取り込み、その値を保持して第７番目の出力端
群３Ｈから第７番目のディジタルデータ信号ｙ７として
出力する。

【０１３０】第９番目の演算手段６Ｊ（詳細は図４を参
照）中の全加算回路６１Ｊは、第８番目の演算手段６Ｉ
からの第８番目のディジタルデータ信号ｙ８である４ビ
ットの０１１１（十進数で７）のディジタルデータ信号
と第１０番目の演算手段６Ｋからの第１０番目のディジ
タルデータ信号ｙ１０である４ビットの１０００（十進
数で８）のディジタルデータ信号とを加算し、５ビット
の０１１１１を得る。さらに、保持手段６２Ｊは、この
５ビットのデータ信号の上位４ビットのデータ信号を４
ビットの０１１１（十進数で７）のディジタルデータ信
号（第８番目のディジタルデータ信号と第１０番目のデ
ィジタルデータ信号の和の１／２、つまり、それらの中
点の値に相当）としてクロック信号ＣＬＫ５の立ち上が
りに同期して取り込み、その値を保持して第９番目の出
力端群３Ｊから第９番目のディジタルデータ信号ｙ９と
して出力する。

【０１３１】第１１番目の演算手段６Ｌ（詳細は図４を
参照）中の全加算回路６１Ｌは、第１０番目のディジタ
ルデータ信号ｙ１０である４ビットの１０００（十進数
で８）のディジタルデータ信号と第１２番目の演算手段
６Ｍからの第１２番目のディジタルデータ信号ｙ１２で
ある４ビットの１０１０（十進数で１０）のディジタル
データ信号とを加算し、５ビットの１００１０を得る。
さらに、保持手段６２Ｌは、この５ビットのデータ信号
の上位４ビットのデータ信号を４ビットの１００１（十
進数で９）のディジタルデータ信号（第１０番目のディ
ジタルデータ信号と第１２番目のディジタルデータ信号
の和の１／２、つまり、それらの中点の値に相当）とし
てクロック信号ＣＬＫ５の立ち上がりに同期して取り込
み、その値を保持して第１１番目の出力端群３Ｌから第
１１番目のディジタルデータ信号ｙ１１として出力す
る。

【０１３２】第１３番目の演算手段６Ｎ（詳細は図４を
参照）中の全加算回路６１Ｎは、第１２番目の演算手段
６Ｍからの第１２番目のディジタルデータ信号ｙ１２で
ある４ビットの１０１０（十進数で１０）のディジタル
データ信号と第１４番目の演算手段６Ｏからの第１４番
目のディジタルデータ信号ｙ１４である４ビットの１１
００（十進数で１２）のディジタルデータ信号とを加算
し、５ビットの１０１１０を得る。さらに、保持手段６
２Ｎは、この５ビットのデータ信号の上位４ビットのデ
ータ信号を４ビットの１０１１（十進数で１１）のディ
ジタルデータ信号（第１２番目のディジタルデータ信号
と第１４番目のディジタルデータ信号の和の１／２、つ
まり、それらの中点の値に相当）としてクロック信号Ｃ
ＬＫ５の立ち上がりに同期して取り込み、その値を保持
して第１３番目の出力端群３Ｎから第１３番目のディジ
タルデータ信号ｙ１３として出力する。

【０１３３】第１５番目の演算手段６Ｐ（詳細は図４を
参照）中の全加算回路６１Ｐは、第１４番目の演算手段
６Ｏからの第１４番目のディジタルデータ信号ｙ１４で
ある４ビットの１１００（十進数で１２）のディジタル
データ信号と第２の保持手段５からの第１６番目のディ
ジタルデータ信号ｙ１６である４ビットの１１１０（十
進数で１４）のディジタルデータ信号とを加算し、５ビ
ットの１１０１０を得る。さらに、保持手段６２Ｐは、
この５ビットのデータ信号の上位４ビットのデータ信号
を４ビットの１１０１（十進数で１３）のディジタルデ
ータ信号（第１４番目のディジタルデータ信号と第１６
番目のディジタルデータ信号の和の１／２、つまり、そ
れらの中点の値に相当）としてクロック信号ＣＬＫ５の
立ち上がりに同期して取り込み、その値を保持して第１
５番目の出力端群３Ｐから第１５番目のディジタルデー
タ信号ｙ１５として出力する。

【０１３４】上述の本発明の実施の形態２における（ｎ
―１）点のデータによる補間における中間値ｙｉは、２
つのデータ入力信号に対して以下の式で表わすことがで
きる。 ｙ_i＝｛ｙ₀＋ｙ_2i｝／２ ：入力端の一方がＹ０に接続されている場合 ｙ_i＝｛ｙ_(2i-n)＋ｙ_n｝／２ ：入力端の一方がＹｎに接続されている場合 ｙ_i＝｛ｙ_(i-j)＋ｙ_(i+j)｝／２ ：入力端の両方がＹ０またはＹｎに接続され ていない場合 ここで、ｎは補間数を表わし、２のべき数で表わされる
整数（２，４，８，１６・・・）であり、ｉは０＜ｉ＜ｎ
の整数であり、ｊはｊ＜ｉかつｊ＜ｎ−ｉである。ｙ₀
は第０番目の入力データ信号、すなわち、上記第１のデ
ータ信号であり、ｙ_nは第ｎ番目の出力データ信号、す
なわち、上記第２のデータ信号であり、ｙ_2iは第２ｉ番
目の演算手段からの出力データ信号、すなわち、第２ｉ
番目の演算手段の保持回路に保持される中間値であり、
ｙ_(2i-n)は第（２ｉ−ｎ）番目の演算手段からの出力デ
ータ信号、すなわち、第（２ｉ−ｎ）番目の演算手段の
保持回路に保持される中間値であり、ｙ_(i-j)は第（ｉ
−ｊ）番目の演算手段からの出力データ信号、すなわ
ち、第（ｉ−ｊ）番目の演算手段の保持回路に保持され
る中間値であり、ｙ_(i+j)は第（ｉ＋ｊ）番目の演算手
段からの出力データ信号、すなわち、第（ｉ＋ｊ）番目
の演算手段の保持回路に保持される中間値である。

【０１３５】このようにして補間データ生成手段６によ
って得られる第１番目から第１５番目のディジタルデー
タ信号ｙ１〜ｙ１５は、実施の形態１と同様に、図１４
に示すように、１０進数表示に換算した場合、第０番目
のディジタルデータ信号ｙ０と第１６番目のディジタル
データ信号ｙ１６とによって計算で求めた理論値に対し
て非常に近い値である。

【０１３６】例えば、図１５のデータ出力端子３Ｉの出
力信号の最大誤差は演算手段６Ｉによる最大誤差１／２
となり、データ出力端子３Ｅの最大誤差は演算手段６Ｉ
による最大誤差１／２と、演算手段６Ｅによる最大誤差
１／２の和の１となり、データ出力端子３Ｍの出力信号
の最大誤差は演算手段６Ｉによる最大誤差１／２と、演
算手段６Ｍによる最大誤差１／２の和の１となる。同様
に、データ出力端子３Ｃの出力信号の最大誤差は、演算
手段６Ｅによる最大誤差１と、演算手段６Ｃの最大誤差
１／２の和の３／２になり、データ出力端子３Ｏの出力
信号の最大誤差は、演算手段６Ｍによる最大誤差１と、
演算手段６Ｏの最大誤差１／２の和の３／２になる。

【０１３７】同様に、データ出力端子３Ｇの出力信号の
最大誤差は、演算手段６Ｅの最大誤差１と、演算手段６
Ｇの最大誤差１／２と、演算手段６Ｉの最大誤差１／２
との和である２となり、同様に、データ出力端子３Ｋの
出力信号の最大誤差は、演算手段６Ｍの最大誤差１と、
演算手段６Ｉの最大誤差１／２との和２になる。

【０１３８】データ出力端子３Ｆの最大出力誤差は、演
算手段６Ｇの最大出力誤差２と、演算手段６Ｅの最大出
力誤差１と、演算回路６Ｆの最大出力誤差１／２の和で
ある７／２になり、データ出力端子３Ｌの最大出力誤差
は、演算手段６ｋの最大出力誤差２と、演算手段６ｍの
最大出力誤差１と、演算回路６ｌの最大出力誤差１／２
の和である７／２になる。上述したように、この実施の
形態２による最大誤差は７／２となる。

【０１３９】

【発明の効果】このようにして得られたアナログ音声信
号は、ＣＤ１０１に記憶されたディジタル音声信号（サ
ンプリング周波数ｆｓ）に基づいて６４倍のディジタル
データ信号に補間して処理されているため、原音に近づ
けられ、しかも、１６倍データ補間回路として簡単な回
路構成にして、かつ小さな最大誤差で補間できるので、
原音に比較的忠実な音質の音声信号が得られる。

【０１４０】さらに、本発明によるデータ補間回路は、
演算回路間の配線を特定することによって補間時の直線
近似に対する誤差を小さくすることができる。

【０１４１】さらに、本発明は、連続して入力される２
つのｍビットからなるディジタルデータ信号間を直線で
近似することによってデータを補間するデータ補間回路
を簡単な回路構成によって得ることができる。

【０１４２】さらに、本発明によるデータ補間回路は、
回路構成が簡単で、ＣＤオーディオ信号処理回路を１チ
ップにＩＣ化できる小型のデータ補間回路を供給でき
る。

【図面の簡単な説明】

【図１】 Ｄ／Ａ変換部における本発明である１６倍デ
ータ補間回路の位置づけを示す図である。

【図２】 本発明の実施の形態１の１６倍データ補間回
路を示すブロック図である。

【図３】 入力パラレルデータを保持させ同期させる保
持回路（Ｙ０、Ｙ１６）の一構成例を示す図である。

【図４】 ２つの入力信号に対して中点を計算する演算
回路（６Ｂ〜６Ｐ）の一構成例を示す図である。

【図５】 マスタクロック（ＣＬＫ）、分周クロック、
ラッチクロックおよび補間データ読み出し信号のタイミ
ングチャートを示す図である。る。

【図６】 ４倍データ補間回路からの出力信号を１６倍
データ補間回路に供給するための第１のデータ信号供給
回路を示す図である。

【図７】 第１のデータ信号供給回路の各部の信号のタ
イミングチャートを示す図である。

【図８】 ４倍データ補間回路からの出力信号を１６倍
データ補間回路に供給するための第２のデータ信号供給
回路を示す図である。

【図９】 第２のデータ信号供給回路の各部の信号のタ
イミングチャートを示す図である。

【図１０】 図１中のデータインタフェース回路の詳細
を示す図である。

【図１１】 図１０中のデータインタフェース回路の各
部の信号のタイミングチャートを示す図である。

【図１２】 各種のクロックを発生するクロック発生回
路を示す図である。

【図１３】 本発明の１６倍補間回路によって補間され
たデータと直線近似による理想データと実際の音声信号
データとを重ね合わせた状態を示す図である。

【図１４】 本発明の実施の形態１におけるデータの演
算過程、出力結果および最大誤差を示す図である。

【図１５】 本発明の実施の形態２の１６倍データ補間
回路を示すブロック図である。

【図１６】 ＣＤに記録された音声データおよび画像デ
ータを再生する従来のＣＤ信号再生装置の概要を示す図
である。

【符号の説明】

１…データ入力端子、２…データ入力端子、４…第１の
保持手段、５…第２の保持手段、６…補間データ生成手
段、６Ｂ〜６Ｐ…演算手段、３１〜３４…ＤＦＦ（Ｄフ
リップフロップ）、６２Ｂ〜６２Ｐ…レジスタ回路、６
１Ｂ〜６１Ｐ…演算回路、１２３…Ｄ／Ａ変換部、１５
０…データ信号供給回路、１６０…１６倍データ補間回
路、６１１〜６１４…フルアダー回路（ＦＡ）、６２１
〜６２４…ＤＦＦ（Ｄフリップフロップ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 7/32 Ｇ０６Ｆ 15/353

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ２つのディジタルデータ信号からｎ個の
   ディジタルデータ信号を生成し、前記２つのディジタル
   データ信号間を（ｎ−１）個のデータで補間するデータ
   補間回路において：第１のデータ信号を保持する第１の
   保持回路と、第２のデータ信号を保持する第２の保持回
   路と、 ２つのディジタルデータ信号が入力されその２つのディ
   ジタルデータ信号の中間値を演算する演算回路とその演
   算された中間値を保持する保持回路とをそれぞれが有す
   る（ｎ−１）個の演算手段とを有し、 第ｉ番目の演算手段の保持回路に保持される中間値ｙｉ
   が以下の一般式で表わされるように上記（ｎ−１）個の
   演算手段が結線されることを特徴とするデータ補間回
   路。 ｙ_i＝（ｙ₀＋ｙ_2i）／２ ：ｉ≦ｎ／２の場合 ｙ_i＝（ｙ_(2i-n)＋ｙ_n）／２ ：ｉ＞ｎ／２の場合 ここで、ｎは補間数を表わし、２のべき数で表わされる
   整数（２，４，８，１６・・・）であり、ｉは０＜ｉ＜ｎ
   の整数である。ｙ₀は第０番目の出力データ信号、すな
   わち、上記第１のデータ信号であり、ｙ_nは第ｎ番目の
   出力データ信号、すなわち、上記第２のデータ信号であ
   り、ｙ_2iは第２ｉ番目の演算手段からの出力データ信
   号、すなわち、第２ｉ番目の演算手段の保持回路に保持
   される中間値であり、ｙ_(2i-n)は第（２ｉ−ｎ）番目の
   演算手段からの出力データ信号、すなわち、第（２ｉ−
   ｎ）番目の演算手段の保持回路に保持される中間値であ
   る。
2. 【請求項２】 ２つのディジタルデータ信号からｎ個の
   ディジタルデータ信号を生成し、前記２つのディジタル
   データ信号間を（ｎ−１）個のデータで補間するデータ
   補間回路において：第１のデータ信号を保持する第１の
   保持回路と、第２のデータ信号を保持する第２の保持回
   路と、 ２つのディジタルデータ信号が入力されその２つのディ
   ジタルデータ信号の中間値を演算する演算回路とその演
   算された中間値を保持する保持回路Ｙｉとをそれぞれが
   有する（ｎ−１）個の演算手段とを有し、 第ｉ番目の演算手段の保持回路に保持される中間値ｙｉ
   が以下の一般式で表わされるように上記（ｎ−１）個の
   演算手段が結線されることを特徴とするデータ補間回
   路。 ｙ_i＝｛ｙ₀＋ｙ_2i｝／２ ：入力端の一方がＹ０に接続されている場合 ｙ_i＝｛ｙ_(2i-n)＋ｙ_n｝／２ ：入力端の一方がＹｎに接続されている場合 ｙ_i＝｛ｙ_(i-j)＋ｙ_(i+j)｝／２ ：入力端の両方がＹ０またはＹｎに接続され ていない場合 ここで、ｎは補間数を表わし、２のべき数で表わされる
   整数（２，４，８，１６・・・）であり、ｉは０＜ｉ＜ｎ
   の整数であり、ｊはｊ＜ｉかつｊ＜ｎ−ｉである。ｙ₀
   は第０番目の入力データ信号、すなわち、上記第１のデ
   ータ信号であり、ｙ_nは第ｎ番目の出力データ信号、す
   なわち、上記第２のデータ信号であり、ｙ_2iは第２ｉ番
   目の演算手段からの出力データ信号、すなわち、第２ｉ
   番目の演算手段の保持回路に保持される中間値であり、
   ｙ_(2i-n)は第（２ｉ−ｎ）番目の演算手段からの出力デ
   ータ信号、すなわち、第（２ｉ−ｎ）番目の演算手段の
   保持回路に保持される中間値であり、ｙ_(i-j)は第（ｉ
   −ｊ）番目の演算手段からの出力データ信号、すなわ
   ち、第（ｉ−ｊ）番目の演算手段の保持回路に保持され
   る中間値であり、ｙ_(i+j)は第（ｉ＋ｊ）番目の演算手
   段からの出力データ信号、すなわち、第（ｉ＋ｊ）番目
   の演算手段の保持回路に保持される中間値である。
3. 【請求項３】 請求項１または２のいずれかに記載のデ
   ータ補間回路において：前記各演算手段の演算回路は、
   入力されるディジタルデータ信号のビット数と同数のフ
   ルアダーを有し、各フルアダーは入力される２つのディ
   ジタルデータ信号の対応するビットの値を加算し、その
   加算結果により生じたキャリ信号を１つ上位のビットに
   対応するフルアダーに出力し、最下位ビットに対応する
   フルアダーのキャリ入力端子にはロー信号が入力され、
   最下位ビット以外のビットに対応するフルアダーからの
   加算結果に基づいて出力ディジタルデータ信号を得るこ
   とによって、入力される２つのディジタルデータ信号の
   加算値の１／２を演算するものであることを特徴とする
   データ補間回路。
4. 【請求項４】 請求項１ないし３のいずれかに記載のデ
   ータ補間回路において：前記各演算手段の保持回路は、
   入力されるディジタルデータ信号のビット数と同数のフ
   リップフロップを有し、各フリップフロップは、入力さ
   れるディジタルデータ信号の対応するビットの値を入力
   されるクロック信号に同期して保持し、入力されるリセ
   ット信号によって保持内容がリセットされるものである
   ことを特徴とするデータ補間回路。
5. 【請求項５】 連続して入力される２つのｍビットから
   なるディジタルデータ信号を個々に受ける第１および第
   ２の入力端群と、 それぞれがｍビットからなるディジタルデータ信号を出
   力するための、第０番目から第（２^k−１）番目の２^k群
   （ｋは整数）の出力端群と、 上記第１の入力端群に受けるディジタルデータ信号を一
   旦保持するとともに第０番目のディジタルデータ信号と
   して出力ノード群から出力し、その出力ノード群が上記
   第０番目の出力端群に接続される第１の保持手段と、 上記第２の入力端群に受けるディジタルデータ信号を一
   旦保持するとともに第２^k番目のディジタルデータ信号
   として出力ノード群から出力する第２の保持手段と、 上記第１番目から第（２^k−１）番目の出力端群に対応
   して設けられる（２^k−１）個（ｋは整数であり、上記
   ｋと同じ値）の演算手段からなり、各演算手段は、それ
   ぞれがディジタルデータ信号を受ける第１および第２の
   入力ノード群を有し、第１および第２の入力ノード群に
   入力された２つのディジタルデータ信号を加算してその
   加算結果を出力する加算手段と、この加算手段からの加
   算結果のうち最下位ビットを除いたｍビットのディジタ
   ルデータ信号を一旦保持するとともに、その保持したデ
   ィジタルデータ信号を対応した出力端群の番号のディジ
   タルデータ信号として出力ノード群から出力し、その出
   力ノード群が対応した番号の出力端群に接続される保持
   手段とを有し、各演算手段の加算手段の第１および第２
   の入力ノード群は、それぞれ異なる番号であり、かつそ
   れらの番号の和が、対応した保持手段の出力ノード群か
   ら出力されるディジタルデータ信号の番号の２倍の値に
   なる２つのディジタルデータ信号のそれぞれを出力する
   ２つの保持手段の出力ノード群に個々に接続される補間
   データ生成手段とを備えたことを特徴とするデータ補間
   回路。
6. 【請求項６】 連続して入力される２つのｍビットから
   なるディジタルデータ信号を個々に受ける第１および第
   ２の入力端群と、 それぞれがｍビットからなるディジタルデータ信号を出
   力するための、第０番目から第（２^k−１）番目の２^k群
   （ｋは整数）の出力端群と、 上記第１の入力端群に受けるディジタルデータ信号を一
   旦保持するとともに第０番目のディジタルデータ信号と
   して出力ノード群から出力し、その出力ノード群が上記
   第０番目の出力端群に接続される第１の保持手段と、 上記第２の入力端群に受けるディジタルデータ信号を一
   旦保持するとともに第２^k番目のディジタルデータ信号
   として出力ノード群から出力する第２の保持手段と、 上記第１番目から第（２^k−１）番目の出力端群に対応
   して設けられる（２^k−１）個（ｋは整数であり、上記
   ｋと同じ値）の演算手段からなり、各演算手段は、それ
   ぞれがディジタルデータ信号を受ける第１および第２の
   入力ノード群を有し、第１および第２の入力ノード群に
   入力された２つのディジタルデータ信号を加算してその
   加算結果を出力する加算手段と、この加算手段からの加
   算結果のうち最下位ビットを除いたｍビットのディジタ
   ルデータ信号を一旦保持するとともに保持したディジタ
   ルデータ信号を対応した出力端群の番号のディジタルデ
   ータ信号として出力ノード群から出力し、その出力ノー
   ド群が対応した番号の出力端群に接続される保持手段と
   を有し、各演算手段の加算手段の第１の入力ノード群は
   第０番目のディジタルデータ信号を出力する第１の保持
   手段および第２^k番目のディジタルデータ信号を出力す
   る第２の保持手段のいずれか一方の保持手段の出力ノー
   ド群に接続され、第２の入力ノード群は、対応した保持
   手段の出力ノード群から出力されるディジタルデータ信
   号の番号の２倍の値から第１の入力ノード群に入力され
   るディジタルデータ信号の番号を引いた値の番号のディ
   ジタルデータ信号を出力する保持手段の出力ノード群に
   接続される補間データ生成手段を備えたことを特徴とす
   るデータ補間回路。
7. 【請求項７】 それぞれ異なる２つのｍビットからなる
   ディジタルデータ信号を個々に受ける第１および第２の
   入力端群と、 それぞれがｍビットからなるディジタルデータ信号を出
   力するための、第０番目から第（２^k−１）番目の２^k群
   （ｋは整数）の出力端群と、 上記第１の入力端群に受けるディジタルデータ信号を一
   旦保持するとともに第０番目のディジタルデータ信号と
   して出力ノード群から出力し、その出力ノード群が上記
   第０番目の出力端群に接続される第１の保持手段と、 上記第２の入力端群に受けるディジタルデータ信号を一
   旦保持するとともに第２^k番目のディジタルデータ信号
   として出力ノード群から出力する第２の保持手段と、 ｋ段（ｋは整数であり、上記ｋと同じ値）の演算部を備
   え、初段の演算部は１つの演算手段を有し、この初段の
   演算手段は、上記第１の保持手段の出力ノード群に接続
   される第１の入力ノード群と上記第２の保持手段の出力
   ノード群に接続される第２の入力ノード群を有し、第１
   および第２の入力ノード群に入力された２つのディジタ
   ルデータ信号を加算してその加算結果を出力する加算手
   段と、この加算手段からの加算結果のうち最下位ビット
   を除いたｍビットのディジタルデータ信号を一旦保持す
   るとともに保持したディジタルデータ信号を出力ノード
   群から出力する保持手段とを備え、２段目以降のｐ段
   （ｐは２〜ｋの整数）の演算部は、２^p-1個の演算手段
   を有し、２^p-2個の各演算手段は、第１の入力ノード群
   が上記第１の保持手段の出力ノード群に接続され、第２
   の入力ノード群が前段の演算部の互いに異なるいずれか
   １つの演算手段の保持手段の出力ノード群に接続され、
   第１および第２の入力ノード群に入力された２つのディ
   ジタルデータ信号を加算してその加算結果を出力する加
   算手段と、この加算手段からの加算結果のうち最下位ビ
   ットを除いたｍビットのディジタルデータ信号を一旦保
   持するとともに保持したディジタルデータ信号を出力ノ
   ード群から出力する保持手段とを備え、残りの２^p-2個
   の各演算手段は第１の入力ノード群が前段の演算部の互
   いに異なるいずれか１つの保持手段の出力ノード群に接
   続され、第２の入力ノード群が上記第２の保持手段の出
   力ノード群に接続され、第１および第２の入力ノード群
   に入力された２つのディジタルデータ信号を加算してそ
   の加算結果を出力する加算手段と、この加算手段からの
   加算結果のうち最下位ビットを除いたｍビットのディジ
   タルデータ信号を一旦保持するとともに保持したディジ
   タルデータ信号を出力ノード群から出力する保持手段と
   を備え、各演算手段の保持手段の出力ノード群は上記第
   １番目から第（２^k−１）番目の出力ノード群に対応し
   た出力端群に接続される補間データ生成手段を備えたこ
   とを特徴とするデータ補間回路。
8. 【請求項８】 それぞれ異なる２つのｍビットからなる
   ディジタルデータ信号を個々に受ける第１および第２の
   入力端群と、 それぞれがｍビットからなるディジタルデータ信号を出
   力するための、第０番目から第１５番目の出力端群と、 入力ノード群が上記第１の入力端群に接続されるととも
   に出力ノード群が上記第０番目の出力端群に接続される
   第０番目の保持手段と、 入力ノード群が上記第２の入力端群に接続される第１６
   番目の保持手段と、 第１の入力ノード群が上記第０番目の保持手段の出力ノ
   ード群に接続されるとともに第２の入力ノード群が上記
   第１６番目の保持手段の出力ノード群に接続される加算
   手段と、この加算手段からの加算結果のうち最下位ビッ
   トを除いたｍビットのディジタルデータ信号を一旦保持
   するとともに保持したディジタルデータ信号を出力ノー
   ド群から第８番目の出力端群に出力する保持手段とを有
   する第８番目の演算手段と、 第１の入力ノード群が上記第０番目の保持手段の出力ノ
   ード群に接続されるとともに第２の入力ノード群が上記
   第８番目の演算手段の保持手段の出力ノード群に接続さ
   れる加算手段と、この加算手段からの加算結果のうち最
   下位ビットを除いたｍビットのディジタルデータ信号を
   一旦保持するとともに保持したディジタルデータ信号を
   出力ノード群から第４番目の出力端群に出力する保持手
   段とを有する第４番目の演算手段と、 第１の入力ノード群が上記第８番目の演算手段の保持手
   段の出力ノード群に接続されるとともに第２の入力ノー
   ド群が上記第１６番目の保持手段の出力ノード群に接続
   される加算手段と、この加算手段からの加算結果のうち
   最下位ビットを除いたｍビットのディジタルデータ信号
   を一旦保持するとともに保持したディジタルデータ信号
   を出力ノード群から第１２番目の出力端群に出力する保
   持手段とを有する第１２番目の演算手段と、 第１の入力ノード群が上記第０番目の保持手段の出力ノ
   ード群に接続されるとともに第２の入力ノード群が上記
   第４番目の演算手段の保持手段の出力ノード群に接続さ
   れる加算手段と、この加算手段からの加算結果のうち最
   下位ビットを除いたｍビットのディジタルデータ信号を
   一旦保持するとともに保持したディジタルデータ信号を
   出力ノード群から第２番目の出力端群に出力する保持手
   段とを有する第２番目の演算手段と、 第１の入力ノード群が上記第０番目の保持手段の出力ノ
   ード群に接続されるとともに第２の入力ノード群が上記
   第１２番目の演算手段の保持手段の出力ノード群に接続
   される加算手段と、この加算手段からの加算結果のうち
   最下位ビットを除いたｍビットのディジタルデータ信号
   を一旦保持するとともに保持したディジタルデータ信号
   を出力ノード群から第６番目の出力端群に出力する保持
   手段とを有する第６番目の演算手段と、 第１の入力ノード群が上記第４番目の演算手段の保持手
   段の出力ノード群に接続されるとともに第２の入力ノー
   ド群が上記第１６番目の保持手段の出力ノード群に接続
   される加算手段と、この加算手段からの加算結果のうち
   最下位ビットを除いたｍビットのディジタルデータ信号
   を一旦保持するとともに保持したディジタルデータ信号
   を出力ノード群から第１０番目の出力端群に出力する保
   持手段とを有する第１０番目の演算手段と、 第１の入力ノード群が上記第１２番目の演算手段の保持
   手段の出力ノード群に接続されるとともに第２の入力ノ
   ード群が上記第１６番目の保持手段の出力ノード群に接
   続される加算手段と、この加算手段からの加算結果のう
   ち最下位ビットを除いたｍビットのディジタルデータ信
   号を一旦保持するとともに保持したディジタルデータ信
   号を出力ノード群から第１４番目の出力端群に出力する
   保持手段とを有する第１４番目の演算手段と、 第１の入力ノード群が上記第０番目の保持手段の出力ノ
   ード群に接続されるとともに第２の入力ノード群が上記
   第２番目の演算手段の保持手段の出力ノード群に接続さ
   れる加算手段と、この加算手段からの加算結果のうち最
   下位ビットを除いたｍビットのディジタルデータ信号を
   一旦保持するとともに保持したディジタルデータ信号を
   出力ノード群から第１番目の出力端群に出力する保持手
   段とを有する第１番目の演算手段と、 第１の入力ノード群が上記第０番目の保持手段の出力ノ
   ード群に接続されるとともに第２の入力ノード群が上記
   第６番目の演算手段の保持手段の出力ノード群に接続さ
   れる加算手段と、この加算手段からの加算結果のうち最
   下位ビットを除いたｍビットのディジタルデータ信号を
   一旦保持するとともに保持したディジタルデータ信号を
   出力ノード群から第３番目の出力端群に出力する保持手
   段とを有する第３番目の演算手段と、 第１の入力ノード群が上記第０番目の保持手段の出力ノ
   ード群に接続されるとともに第２の入力ノード群が上記
   第１０番目の演算手段の保持手段の出力ノード群に接続
   される加算手段と、この加算手段からの加算結果のうち
   最下位ビットを除いたｍビットのディジタルデータ信号
   を一旦保持するとともに保持したディジタルデータ信号
   を出力ノード群から第５番目の出力端群に出力する保持
   手段とを有する第５番目の演算手段と、 第１の入力ノード群が上記第０番目の保持手段の出力ノ
   ード群に接続されるとともに第２の入力ノード群が上記
   第１４番目の演算手段の保持手段の出力ノード群に接続
   される加算手段と、この加算手段からの加算結果のうち
   最下位ビットを除いたｍビットのディジタルデータ信号
   を一旦保持するとともに保持したディジタルデータ信号
   を出力ノード群から第７番目の出力端群に出力する保持
   手段とを有する第７番目の演算手段と、 第１の入力ノード群が上記第２番目の演算手段の保持手
   段の出力ノード群に接続されるとともに第２の入力ノー
   ド群が上記第１６番目の保持手段の出力ノード群に接続
   される加算手段と、この加算手段からの加算結果のうち
   最下位ビットを除いたｍビットのディジタルデータ信号
   を一旦保持するとともに保持したディジタルデータ信号
   を出力ノード群から第９番目の出力端群に出力する保持
   手段とを有する第９番目の演算手段と、 第１の入力ノード群が上記第６番目の演算手段の保持手
   段の出力ノード群に接続されるとともに第２の入力ノー
   ド群が上記第１６番目の保持手段の出力ノード群に接続
   される加算手段と、この加算手段からの加算結果のうち
   最下位ビットを除いたｍビットのディジタルデータ信号
   を一旦保持するとともに保持したディジタルデータ信号
   を出力ノード群から第１１番目の出力端群に出力する保
   持手段とを有する第１１番目の演算手段と、 第１の入力ノード群が上記第１０番目の演算手段の保持
   手段の出力ノード群に接続されるとともに第２の入力ノ
   ード群が上記第１６番目の保持手段の出力ノード群に接
   続される加算手段と、この加算手段からの加算結果のう
   ち最下位ビットを除いたｍビットのディジタルデータ信
   号を一旦保持するとともに保持したディジタルデータ信
   号を出力ノード群から第１３番目の出力端群に出力する
   保持手段とを有する第１３番目の演算手段と、 第１の入力ノード群が上記第１４番目の演算手段の保持
   手段の出力ノード群に接続されるとともに第２の入力ノ
   ード群が上記第１６番目の保持手段の出力ノード群に接
   続される加算手段と、この加算手段からの加算結果のう
   ち最下位ビットを除いたｍビットのディジタルデータ信
   号を一旦保持するとともに保持したディジタルデータ信
   号を出力ノード群から第１５番目の出力端群に出力する
   保持手段とを有する第１５番目の演算手段を備えたこと
   を特徴とする１６倍データ補間回路。
9. 【請求項９】ｍビットのＰＣＭ符号変調信号の各ビット
   に対応して設けられたｍ個の入力端子と、これらｍ個の
   入力端子に対応して設けられ、それぞれのデータ入力端
   が対応の前記入力端子に接続され、クロック入力端にク
   ロック信号が印加される複数の第１段のＤフリップフロ
   ップと、これら複数の第１段のＤフリップフロップに対
   応して設けられ、それぞれのデータ入力端が前記対応の
   第１段のＤフリップフロップの出力端に接続され、クロ
   ック入力端にクロック信号が印加される複数の第２段の
   Ｄフリップフロップと、前記複数の第２段のＤフリップ
   フロップに対応して設けられ、それぞれが対応の第２段
   のＤフリップフロップの出力端に接続された複数の第１
   のデータ信号出力端子と、前記複数の第１段のＤフリッ
   プフロップに対応して設けられ、それぞれが対応の第１
   段のフリップフロップの出力端に接続された複数の第２
   のデータ信号出力端子とを備えたことを特徴とするデー
   タ信号供給回路。
10. 【請求項１０】ｍビットのＰＣＭ符号変調信号の各ビッ
    トに対応して設けられたｍ個の入力端子と、これらｍ個
    の入力端子に対応して設けられ、それぞれのデータ入力
    端が対応の前記入力端子に接続され、クロック入力端に
    クロック信号が印加される複数の第１段のＤフリップフ
    ロップと、上記ｍ個の入力端子に対応して設けられ、デ
    ータ入力端が対応の前記入力端子に接続され、クロック
    入力端に前記第１段のＤフリップフロップと同一のクロ
    ック信号を入力し、前記第１段のＤフリップフロップと
    は逆のエッジで動作する複数の第２段のＤフリップフロ
    ップと、前記複数の第２段のＤフリップフロップに対応
    して設けられ、それぞれが対応の第２段のフリップフロ
    ップの出力端に接続された複数の第１のデータ信号出力
    端子と、前記複数の第１段のＤフリップフロップに対応
    して設けられ、それぞれが対応の第１段のフリップフロ
    ップの出力端に接続された複数の第２のデータ信号出力
    端子とを備えたことを特徴とするデータ信号供給回路。