KR100548533B1 - 패킷 명령어 구동형 메모리 - Google Patents

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Abstract

본 발명은 패킷 명령어(packet command) 구동형 메모리에 관한 것으로서, 특히 외부 어드레스를 입력하고 이로부터 해당 내부 어드레스를 발생하는 어드레스 발생회로 및 그 방법에 관한 것이다. 본 발명은 패킷 어드레스를 클럭에 동기하여 입력하고 상기 패킷 어드레스의 입력 레벨을 내부회로 동작레벨로 변환하는 레벨 변환부와; 상기 레벨 변환부의 출력을 상기 클럭의 제1에지에 동기하여 입력하는 제1플립플롭과; 외부 어드레스의 입력시 발생되는 제1인에이블신호로 상기 클럭의 제2에지에 동기하여 출력하는 제2플립플롭과; 상기 패킷 어드레스의 입력이 해당 어드레스의 입력인지 아닌지를 알리는 제2인에이블신호를 상기 클럭의 제1에지에 동기하여 입력하는 제3플립플롭과; 상기 제3플립플롭이 상기 클럭의 제1에지에 동작하도록 상기 클럭을 전달하는 인에이블시점 단축수단과; 상기 제1 및 제2플립플롭의 출력을 입력하는 래치부와; 상기 제3플립플롭의 출력과 선택신호를 조합하는 논리부와; 상기 래치부의 출력을 상기 논리부의 출력에 응답하여 출력하는 출력부를 구비한다.

Description

패킷 명령어 구동형 메모리{PACKET COMMAND DRIVING TYPE MEMORY}
도1은 종래기술에 의한 어드레스 발생부 회로도,
도2는 도1의 동작타이밍도,
도3은 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리의 어드레스 발생부 회로도,
도4는 도2의 동작타이밍도,
(도면의 주요 부분에 대한 부호의 설명)
3-1, 3-2, 3-3, 3-4 : 플립플롭 3-5 : 래치
3-6 : 로직부 3-7 : 출력부
본 발명은 패킷 명령어 (packet cammand) 구동형 메모리에 관한 것으로, 특히 외부어드레스를 입력하고 이로부터 해당 내부어드레스를 발생하는 어드레스발생회로 및 그 발생방법에 관한 것이다.
다이나믹램(Dynamic RAM)은 시스템의 요구에 따라 그 집적도 외에도 초고속화가 가장 빠르게 진행되고 있는 대표적인 반도체 메모리이다. 특히 궁극적으로 시 스템의 클럭에 동기하여 동작하기 위해 클럭 동기형 메모리가 현재 대부분의 다이나믹램을 구성하고 있음은 잘 알려진 사실이다.
이중에서도 특히 패킷 명령어 구동형 메모리 형태의 새로운 디바이스가 미국 램버스사에 의해 제안되었는데, 이를 램버스디램이라는 이름으로 통용되고 있다. 본 발명은 이 램버스디램을 예로 들어 그 발명의 본질이 이루어짐을 미리 밝혀둔다.
상기 램버스디램은 현재까지는 고속버스시스템의 시방을 가장 크게 만족시키는 메모리로서, 초기에 250 내지 300MHz의 외부클럭의 상승과 하강의 양 에지에 동기함으로써 500 내지 600Mbps의 전송속도로 데이터의 입출력이 가능하도록 설계된 메모리이다.
여기서 그 사양(spec)에 따르면 8비트의 버스로 600M비트/초의 전송속도를 목표로 그 개발이 이루어지고 있어 시스템의 속도요구를 크게 만족시킬 수 있는 환경을 제공할 수 있게 된다.
한편, 램버스디램에서는 전술한 바와 같이 패킷 형태의 명령어를 입력으로 받아들어 어드레스를 생성하게 되는데, 이때 글리치(glitch)에 대한 마진(margin)확보가 어려워 회로동작의 안정화를 구현하는 데 어려움이 발생하는데, 이를 살피면 다음과 같다.
도1은 램버스디램의 어드레스발생회로의 개략적 구성을 나타내고 있다.
도1의 구성은 실제로 제품에 적용되는 상세회로구성을 그 기능별로 간략하게 나타난 블록구성을 나타내고 있으며, 그 각 블록의 구성을 살펴보면, 패킷어드레스(RQ)를 클럭(Clock)에 동기하여 입력하고 상기 패킷어드레스의 입력레벨(이는 램버스시그널레벨(RSL;Rambus Signal Level)임)을 내부회로의 동작에 적합하도록 CMOS레벨로 정형하는 레벨변환부(1-1)와, 상기 레벨변환부(1-1)의 출력을 상기 클럭(Clock)의 제1에지(edge)에 동기하여 입력하는 제1플립플롭(1-2)과, 외부어드레스의 입력시 발생되는 제1인에이블신호(EN1)를 상기 클럭의 제2에지에 동기하여 입력하는 제2플립플롭(1-3)과, 상기 패킷어드레스의 입력이 해당 어드레스의 입력인지 아닌지를 알리는 제2인에이블신호(EN2)를 상기 클럭(Clock)의 제2에지에 동기하여 입력하는 제3플립플롭(1-4)과, 상기 제1플립플롭(1-2)의 출력(add-p1)과 제2플립플롭(1-3)의 출력(EN11)을 입력하는 래치부(1-5)와, 상기 제3플립플롭(1-4)의 출력과 선택신호(sel)를 조합하는 논리(logic)부(1-6)와, 상기 래치부(1-5)의 출력(add-pre)을 상기 논리부(1-6)의 출력(EN22)에 응답하여 내부 어드레스로 출력하는 출력부(1-7)로 구성된다.
상기 구성에서, RQ는 패킷어드레스이고, 클럭 Clock는 리시브(receive)클럭을 나타낸다. 그리고 상기 도1의 구성은 온칩(on-chip)상에 존재하는 다수개의 어드레스발생회로 중 하나를 나타낸 회로이다. 도2는 도1의 동작타이밍도를 나타내고 있다. 도2의 타이밍도를 참조하여 도1의 동작을 설명하면 다음과 같다. 클럭(Clock)의 상승에지에 동기하여 패킷어드레스(RQ)는 램버스 시그널레벨(RSL)로 입력되고, 이는 레벨변환부(1-1)를 통해 CMOS레벨로 정형된다. 여기서 램버스시그널레벨에 대하여는 램버스사의 스펙을 참조할 수 있다. 그리고 상기 레벨변환부(1-1)는 플립플롭 등을 사용하여 구현되며, 이 플립플롭은 차동입력리시브(Differencial input receive)특성을 갖는다.
CMOS레벨로 정형된 어드레스는 클럭(Clock)에 동기되어 동작하는 제 1플립플롭(1-2)으로 공급된다. 여기서 제1플립플롭(1-2)은 클럭의 폴링에지(falling edge)에서 동작하는 네가티브 플립플롭으로 구성되며, 상기 클럭(Clock)에 동기하여 입력어드레스(add_p1)를 출력한다. 그리고 제2플립플롭(1-3)은 제1인에이블신호(EN1)을 입력하고 이를 클럭(Clock)에 동기하여 새로운 제3인에이블신호(EN11)를 출력한다. 여기서 제1인에이블신호(EN1)는 외부로부터 어드레스가 입력시 칩 내부에서 발생되는 인에이블신호를 나타낸다. 그리고 상기 제2플립플롭(1-3)은 도2의 타이밍도에서 알 수 있듯이, 클럭(Clock)의 라이징에서(rising edge)에서 동작하는 포지티브플립플롭으로 구성된다.
한편 래치부(1-5)는 제1플립플롭(1-2)으로부터 출력된 어드레스신호(add-p1)을 저장하였다가 제3인에이블신호(EN11)의 입력에 동기하여 출력하는데, 이 신호는 add-pre를 나타낸다. 제3플립플롭(1-4)는 제2인에이블신호(EN2)를 입력하고 이를 클럭(Clock)에 동기하여 출력한다. 상기 제2인에이블신호(EN2)는 패킷어드레스(RQ)의 입력이 소정의 원하는 해당 어드레스인지를 알리는 신호로서, 이는 후에 설명되는 출력부(1-7)의 구동을 결정하는 신호로 작용하게 된다. 그리고 상기 제3플립플롭(1-4)은 전술한 제2플립플롭(1-3)과 같이 클럭(Clock)의 라이징에지에서 동작하는 포지티브플립플롭으로 구성된다. 논리부(1-6)는 제3플립플롭(1-4)으로부터 출력되는 인에이블신호를 입력하고, 이 입력을 선택할 것인지를 알리는 선택신호(sel)의 입력에 응답하여 제4인에이블신호(EN12)를 발생하게 된다.
최종적으로, 출력부(1-7)는 래치부(1-5)의 출력을 제4인에이블신호(EN12)의 입력에 응답하여 내부 어드레스 Addr를 발생하게 된다.
그러나 도1의 구성은 전술한 바와 같이, 패킷형태의 명령어를 입력으로 받아들여 어드레스를 생성하는 논리구성을 이루고 있어 글리치가 발생할 가능성이 매우 크다는 문제점이 있다. 즉, 도2를 참조하면, 패킷 어드레스중에서 "O"이라는 신호가 입력될 시에, 이는 타이밍구조상 제1플립플롭(1-2)에서 래치하게 된다. 상세히 살펴보면 도2 에서 "A1"부분의 클럭(Clock) 폴링에지에서 제1플립플롭(1-2)이 "O"을 래치하게 된다. 그리고 이 래치는 도2에서 "A2"부분의 폴링에지까지 지속된다. 그리고 이렇게 래치된 값은 "A3"부분의 라이징에지에서 출력되어 래치부(1-5)로 입력된다.
여기서 도2의 제4인에이블신호 EN12의 인에이블구간이 어디까지 지속되느냐에 따라 글리치 발생으로 인해 잘못된 어드레스가 출력되느냐 안되느냐가 결정된다.
먼저, 도2에서 t1시점을 살핀다. 이때에는 add-pre가 글리치로 발생하는 시점보다 이전이므로 안전한 상태로 된다. 즉, 출력부(1-7)를 제4인에이블신호(EN12)가 구동하지 않으므로 잘못된 어드레스가 출력될 염려가 없게 된다. 그러나 t2 시점에서는 이 제4인에이블신호(EN12)가 출력부(1-7)을 구동하게되고, 이로부터 바로 이전에 래치된 "O"이 출력하는 현상이 발생한다. 그래서 잘못된 어드레스가 출력하게 되고, 이로부터 디바이스의 오작동을 유발시키게 된다.
한편 도1과 같은 논리구조하에서는 그 마진(margin)확보가 매우 어려워 기술적으로 제4인에이블신호(EN12)의 인에이블구간을 정확하게 제어하는 것은 실질적으로 매우 어려운 사항이어서 위와 같은 글리치발생은 회로동작의 안정성확보를 크게 어렵게 하였다.
따라서 본 발명은 전술한 종래기술의 문제점을 해결하기 위해 창안된 것으로, 잘못된 어드레스의 발생이 방지되어 회로동작의 안정화를 구현한 패킷 명령어 구동형 메모리의 어드레스발생회로를 제공함을 그 목적으로 한다.
본 발명의 다른 목적은 어드레스 발생구성에서 나타날 수 있는 글리치의 발생을 마진확보를 통해 방지하는 명령어 구동형 메모리의 어드레스발생회로를 제공함에 있다.
본 발명의 또 다른 목적은 글리치의 발생에 따른 잘못된 어드레스의 발생을 방지하도록 마진확보가 이루어지도록 하는 패킷 명령어 구동형 메모리의 어드레스발생방법을 제공함에 있다.
상기한 본 발명의 목적을 달성하기 위하여, 패킷어드레스를 클럭에 동기하여 입력하고 상기 패킷어드레스의 입력레벨을 내부회로동작레벨로 변환하는 레벨변환부와; 상기 레벨변환부의 출력을 상기 클럭의 제1에지에 동기하여 입력하는 제 1플립플롭과; 외부어드레스의 입력시 발생되는 제1인에이블신호를 상기 클럭의 제2에지에 동기하여 출력하는 제2플립플롭과; 상기 패킷어드레스의 입력이 해당 어드레스의 입력인지 아닌지를 알리는 제2인에이블신호를 상기 클럭의 제1에지에 동기하 여 입력하는 제3플립플롭과; 상기 제3플립플롭이 상기 클력의 제1에지에 동작하도록 상기 클럭을 전달하는 인에이블시점 단축수단과; 상기 제1플립플롭과 제2플립플롭의 출력을 입력하는 래치부와; 상기 제3플립플롭의 출력과 선택신호를 조합하는 논리부와; 상기 래치부의 출력을 상기 논리부의 출력에 응답하여 출력하는 출력부를 구비하는 패킷 명령어 구동형 메모리의 어드레스발생회로를 제공하는 것을 특징으로 한다.
또한 상기 본 발명의 또 다른 목적을 달성하기 위하여 본 발명은, 패킷어드레스를 클럭에 동기하여 입력하고 상기 패킷어드레스의 입력레벨을 내부회로동작레벨로 변환하는 레벨변환과정과; 상기 레벨변환부의 출력을 입력하고 이를 상기 클럭의 제1에지에 동기하여 출력하는 제1생성과정과; 외부어드레스의 입력시 발생되는 제1인에이블신호를 입력하고 이를 상기 클럭의 제2에지에 동기하여 출력하는 제2생성과정과; 상기 패킷어드레스의 입력이 해당 어드레스의 입력인지 아닌지를 알리는 제2인에이블신호를 입력하고 이를 상기 클럭의 제1에지에 동기하여 출력하는 제3생성과정과; 상기 제3플립플롭이 상기 클럭의 제1에지에 동작하여 인에이블시점이 단축되도록 상기 클럭을 전달하는 과정과; 상기 제1플립플롭과 제2플립플롭의 출력을 입력하는 래치과정과; 상기 제3플립플롭의 출력과 선택신호를 조합하는 과정과; 상기 래치과정의 출력을 상기 조합하는 과정의 출력에 응답하여 출력하는 과정을 구비하는 패킷 명령어 구동형 메모리의 어드레스발생방법을 제공하는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도 록 한다.
도3은 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리의 어드레스발생회로를 나타낸다. 도3의 구성은 실제로 제품에 적용되는 상세회로구성을 그 기능별로 간략하게 나타난 블록구성을 나타내고 있으며, 그 각 블록의 구성을 살펴보면, 패킷어드레스(RQ)를 클럭(Clock)에 동기하여 입력하고 상기 패킷어드레스(RQ)의 입력레벨(이는 램버스 시그널레벨(RSL;Rambus Signal Level)임.)을 내부회로의 동작에 적합하도록 CMOS레벨로 정형하는 레벨변환부(3-1)와, 상기 레벨변환부(3-1)의 출력을 상기 클럭(Clock)의 제1에지(edge)에 동기하여 입력하는 제1플립플롭(3-2)과, 외부어드레스의 입력시 발생되는 제1인에이블신호(EN1)를 상기 클럭(Clock)의 제2에지에 동기하여 출력하는 제2플립플롭(3-3)과, 상기 패킷어드레스의 입력이 해당 어드레의 입력인지 아닌지를 알리는 제2인에이블신호(EN2)를 상기 클럭(Clock)의 제1에지에 동기하여 입력하는 제3플립플롭(3-4)과, 상기 제3플립플롭(3-4)이 상기 클럭(Colck)의 제1에지에 동작하도록 상기 클럭(Clock)을 전달하여 인에이블시점을 단축하는 수단(I2)과, 상기 제1플립플롭(3-2)과 제2플립플롭(3-3)의 출력을 입력하는 래치부(3-5)와, 상기 제3플립플롭(3-4)의 출력과 선택신호(sel)의 출력을 조합하는 논리(logic)부(3-6)와, 상기 래치부(3-5)의 출력을 상기 논리부(3-6)의 출력에 응답하여 출력하는 출력부(3-7)로 구성된다. 상기 구성에서, RQ는 패킷어드레스이고, 클럭(Clock)은 리시브(receive)클럭을 나타낸다. 그리고 상기 도3의 구성은 온칩(on-chip)상에 존재하는 다수개의 어드레스 발생회로 중 하나를 나타낸 회로이다. 그리고 상기 인에이블 단축수단(I2)은 간단한 실시예로서 인버터(iverter)로 구성하였다.
도4는 도3의 동작타이밍도를 나타내고 있다. 도4의 타이밍도를 참조하여 도3의 동작을 설명하면 다음과 같다.
클럭(Clock)에 동기하여 패킷어드레스(RQ)는 램버스 시그널레벨(RSL)로 입력되고, 이는 레벨변환부(3-1)를 통해 CMOS레벨로 정형된다. CMOS레벨로 정형된 어드레스는 클럭(Clock)에 동기되어 동작하는 제1플립플롭(3-2)로 공급된다. 여기서 제1플립플롭(3-2)은 클럭의 폴링에지(falling edge)에서 동작하는 네가티브플립플롭으로 구성되며, 상기 클럭(Clock)에 동기하여 입력어드레스(add_p1)를 출력한다.
그리고 제2플립플롭(3-3)은 제1인에이블신호(EN1)을 입력하고 이를 클럭(Clock)에 동기하여 새로운 제3인에이블신호(EN31)를 출력한다. 여기서 제1인에이블신호(EN1)은 외부로부터 어드레스가 입력시 칩 내부에서 발생되는 인에이블신호를 나타낸다. 그리고 상기 제2플립플롭(3-3)은 포지티브플립플롭을 구성된다.
래치부(3-5)는 제1플립플롭(3-2)으로부터 출력된 어드레스신호 add-p1을 저장하였다가 제3인에이블신호(EN31)의 입력에 동기하여 출력하는데, 이 신호는 add-pre를 나타낸다. 제3플립플롭(3-4)은 제2인에이블신호(EN2)를 입력하고 이를 클럭(Clock)에 동기하여 출력한다. 상기 제2인에이블신호(EN2)는 패킷어드레스 RQ의 입력이 소정의 원하는 해당 어드레스인지를 알리는 신호로서, 이는 후에 설명되는 출력부(3-7)의 구동을 결정하는 신호로 작용하게 된다.
그리고 상기 제3플립플롭(3-4)은 전술한 제2플립플롭(3-3)와 같이 포지티브 플립플롭으로 구성되지만, 인에이블 시점 단축수단(12)에 의해서 제1플립플롭(3-2)과 같이 클럭(Clock)의 폴링에지에서 동작하는 네가티브플립플롭으로 동작한다.
인에이블시점 단축수단(12)는 제3플립플롭(3-4)의 내부조직을 네가티브플립플롭으로 새로이 설계하여 본 발명의 목적을 달성할 수 있도록 할 수도 있으나, 도3의 구성에서와 같이 제3플립플롭(3-4)이 네가티브플립플롭으로 동작하도록 하여 간단하게 인에이블시점을 단축할 수 있도록 인버터(I2)로 구현하는 것이 보다 설계적으로 효율적이고 아울러서 본 발명의 목적을 달성하는 방법임이 확인되었다.
논리부(3-6)는 제3플립플롭(3-4)으로부터 출력되는 인에이블신호를 입력하고, 이 입력을 선택할 것인지를 알리는 선택신호(sel)의 입력에 응답하여 제4인에이블신호(EN32)를 발생하게 된다. 최종적으로, 출력부(3-7)는 래치부(3-5)의 출력을 제4인에이블신호(EN32)의 입력에 응답하여 내부 어드레스 Addr를 발생하게 된다.
도4를 참조하면 제4인에이블신호(EN32)의 인에이블시점이 매우 단축되었음을 확인할 수 있다. 그래서 예를 들어 RQ를 통해 오데이타 "O"이 입력되고, 또한 이 "O"이 래치부(3-5)에 래치되어 add-pre에 "O"이라는 글리치가 발생한다 하여도, 출력부(3-7)는 제4인에이블신호(EN32)에 의해 구동되므로 이 "O"이라는 add-pre를 출력하는 일이 전혀 없게된다.
즉, add-pre에 "O"이라는 글리치가 발생하기 이전에 제4인에이블신호(EN32)의 인에이블구간은 종료하게 되므로(즉, 전술한 종래의 타이밍과 대비시에 반클럭 정도 앞서서 종료하게 됨), 결과적으로 내부어드레스 Addr은 계속 유효한 값을 갖는 어드레스로 발생하게 된다.
이상에서 자세히 설명된 바와 같이, 상술한 바에 따르면, 본 발명에 의한 패킷 명령어 구동형 메모리의 어드레스 발생회로에서는 글리치가 발생하기 이전에 출력부 구동신호의 인에이블을 종료시킴으로서 발생을 근본적으로 제거하여, 회로의 동작안정화를 확보하는 효과가 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 패킷명령어 구동형 메모리에 있어서,
    패킷 어드레스를 클럭에 동기하여 입력하고 상기 패킷어드레스의 입력레벨을 내부회로동작레벨로 변환하는 레벨변환부와;
    상기 레벨변환부의 출력을 상기 클럭의 제1에지에 동기하여 입력하는 제1플립플롭과;
    외부어드레스의 입력시 발생되는 제1인에이블신호를 상기 클럭의 제2에지에 동기하여 출력하는 제2플립플롭과;
    상기 패킷어드레스의 입력이 해당 어드레의 입력인지 아닌지를 알리는 제2인에이블신호를 상기 클럭의 제1에지에 동기하여 입력하는 제3플립플롭과;
    상기 제3플립플롭이 상기 클럭의 제1에지에 동작하도록 상기 클럭을 전달하는 인에이블시점 단축수단과;
    상기 제1플립플롭과 제2플립플롭의 출력을 입력하는 래치부와;
    상기 제3플립플롭의 출력과 선택신호를 조합하는 논리부와;
    상기 래치부의 출력을 상기 논리부의 출력에 응답하여 출력하는 출력부를 구비함을 특징으로 하는 패킷 명령어 구동형 메모리의 어드레스 발생 회로.
  2. 제1항에 있어서, 상기 인에이블 시점 단축수단이 상기 클럭을 입력하여 상기 제3플립플롭으로 공급하는 인버터로 이루어짐을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스 발생회로.
  3. 제1항 또는 제2항에 있어서, 상기 제1플립플롭이 네가티브플립플롭이고, 상기 제2 및 제3플립플롭이 포지티브플립플롭임을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스발생회로.
  4. 패킷명령어 구동형 메모리에 있어서,
    패킷어드레스를 클럭에 동기하여 입력하고 상기 패킷어드레스의 입력레벨을 내부회로 동작레벨로 변환하는 레벨변환과정과;
    상기 레벨변환부의 출력을 입력하고 이를 상기 클럭의 제1에지에 동기하여 출력하는 제1생성과정과;
    외부어드레스의 입력시 발생되는 제1인에이블신호를 입력하고 이를 상기 클럭의 제2에지에 동기하여 출력하는 제2생성과정과;
    상기 패킷어드레스의 입력이 해당 어드레의 입력인지 아닌지를 알리는 제2인에이블신호를 입력하고 이를 상기 클럭의 제1에지에 동기하여 출력하는 제3생성과정과;
    상기 제3플립플롭이 상기 클럭의 제1에지에 동작하여 인에이블 시점이 단축되도록 상기 클럭을 전달하는 과정과;
    상기 제1플립플롭과 제2플립플롭의 출력을 입력하는 래치과정과;
    상기 제3플립플롭의 출력과 선택신호의 출력을 조합하는 과정과;
    상기 래치과정의 출력을 상기 조합하는 과정의 출력에 응답하여 출력하는 과정을 구비함을 특징으로하는 패킷 명령어 구동형 메모리의 어드레스 발생방법.
  5. 제4항에 있어서, 상기 인에이블시점 단축과정이 상기 클럭을 입력하여 상기 제3플립플롭으로 공급하는 인버터에 의해 구동됨을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스 발생방법.
  6. 제4항 또는 제5항에 있어서, 상기 제1생성과정이 네가티브플립플롭에 의해 구동되고, 상기 제2 및 제3생성과정이 포지티브 플립플롭에 의해 구동됨을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스발생방법.
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