JPH06326568A - 制御パルスの保護方法と保護回路 - Google Patents

Abstract

(57)【要約】 【目的】 例えばパルス発生回路等で所定数の制御パル
スを発生してこれを所要の機能回路に入力してこの機能
回路に所定の動作させるなどの場合において、制御パル
スの列に混入したノイズ等が見かけ上制御パルスとして
取り扱われることで機能回路が誤動作を起こさないよう
に、ノイズ等に対して制御パルスの発生個数を保護する
制御パルスの保護方法と保護回路を提供することを目的
とする。 【構成】 入力された制御パルスをその制御パルスのパ
ルス幅よりも小なる一定時間遅延させて遅延パルスとし
て出力する遅延回路３１と、遅延回路３１からの遅延パ
ルスと制御パルスとの論理和をとって論理和信号を生成
する論理和回路３２と、制御パルスがデータ端子に入力
され、遅延パルスを入力データの打抜き用のクロック
に、また論理和信号を保持内容リセット用のリセット信
号に使用して、入力された制御パルスの打直しを行うフ
リップフロップ３３とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばパルス発生回路
等で所定数の制御パルスを発生してこれを所要の機能回
路に入力してこの機能回路に所定の動作させるなどの場
合において、制御パルスの列に混入したノイズ等が見か
け上制御パルスとして取り扱われることで機能回路が誤
動作を起こさないように、ノイズ等に対して制御パルス
の発生個数を保護する制御パルスの保護方法と保護回路
に関するものである。

【０００２】かかる保護回路が適用される対象として
は、例えば伝送路エラー検出のために主信号をパリティ
ブロック化して伝送する伝送装置が考えられる。パリテ
ィブロックは、例えば２３Ｂ１Ｐのパリティブロックの
場合、２３ビットのデータに１ビットの偶パリティまた
は奇パリティを付加して伝送することで、データに生じ
たエラーを検出できるようにする方式であり、主信号を
このパリティブロックの列にして伝送する。そして伝送
路エラー検出回路を用いて、各パリティブロックをチェ
ックして伝送路エラーを検出している。

【０００３】この伝送路エラー検出回路が正常に動作し
ているかを試験するためには、ＰＶＩ（Parity Violati
on Insertion) の機能が使用される。このＰＶＩの機能
は、ある決められた時間Ｔ内に、ある決められた個数Ｎ
のパリティブロックにパリティ違反のビットを挿入する
ことにより擬似的に主信号にエラーを発生させ、伝送路
エラー検出回路でこの主信号のエラー発生個数を検出
し、その検出したエラーの個数が擬似的に発生させたエ
ラーの個数に一致するかどうかで、伝送路エラー検出回
路が正常に動作しているか否かを確認するものである。
したがって、ＰＶＩで発生されるパリティ違反の数は規
定よりも多くても少なくてもならず、ノイズ等の混入に
よる誤動作によりＰＶＩの機能で発生される違反ビット
の個数が変化することは許されない。

【０００４】

【従来の技術】図６には、伝送装置におけるＰＶＩ機能
を実行する部分の従来の回路構成が示される。なお、こ
の伝送装置においてはパリティブロックとして３Ｂ１Ｐ
（すなわち３ビットのデータ＋１ビットのパリティ）の
ブロックが使用されている。図示のように、この従来回
路は大略的にはＰＶＩ制御回路１、主信号回路２を含み
構成される。

【０００５】ＰＶＩ制御回路１は発振器１１、計数回路
１２、論理積回路１３を含み構成される。ここで、発振
器１１は発振周波数Ｎ／Ｔの出力パルス(1) を出力する
回路である。計数回路１２は発振器１１の出力パルス
(1) をカウントする回路であって、ＰＶＩ命令(2) でリ
セットされて出力パルス(1) のカウントを開始する。論
理積回路１３は計数回路１２の出力信号(4) の有無に応
じて発振器１１の出力信号(1) を通過させて制御パルス
(5) として主信号回路２に出力する回路である。

【０００６】また、主信号回路２は、主信号処理回路２
０、パリティブロック幅生成回路２１、パリティ演算回
路２２、排他的論理和回路２３、パリティ挿入回路２４
等を含み構成される。ここで、パリティブロック幅生成
回路２１は制御パルス(5) が入力されるとクロック(6)
に基づいてパリティブロック幅（３Ｂ１Ｐブロックであ
るから４クロック幅）のブロック幅パルス(7) を生成し
出力する回路である。パリティ演算回路２２は主信号Ｄ
ＡＴＡに基づいて３Ｂ１Ｐブロックに挿入するパリティ
ビットの０／１を演算する回路である。排他的論理和回
路２３はブロック幅パルス(7) が入力されたときにはパ
リティ演算回路２２の出力信号をパリティ違反となるよ
うに論理反転させ、それ以外ではそのまま通過させて出
力する回路である。パリティ挿入回路２４は排他的論理
和回路２３からの出力信号の０／１をパリティビットと
して主信号にブロック毎に挿入して３Ｂ１Ｐブロックの
主信号(8) として出力する回路である。

【０００７】この従来回路の動作を図７のタイムチャー
トを参照して以下に説明する。ＰＶＩ制御回路１は外部
からＰＶＩ命令(2) を受けると、ＰＶＩ機能を実行する
ために、ある決められたＴ時間の間にＮ個の制御パルス
(5) を生成するよう動作する。このため、周期Ｎ／Ｔを
持つ発振器１１を内部に持っており、ＰＶＩ命令(2) を
受けると、計数回路１２の計数値をリセットし、発振器
１１の出力パルス(1) の計数を開始する。計数回路１２
は１〜Ｎをカウントしている間“Ｌ”の出力信号(4) を
出力し、この期間中、論理積回路１３が開かれて発振器
１１からの出力パルス(1) を通過させるので、Ｎ個の出
力パルス(1) が制御パルス(5) として出力される。

【０００８】主信号回路２では、パリティブロック幅生
成回路２１で制御パルス(5) の立上りを検出してパリテ
ィブロックの周期幅を持つブロック幅パルス(7) を作り
出す。このブロック幅パルス(7) とパリティ演算回路２
２で演算された結果信号との排他的論理和を排他的論理
和回路２３でとり、パリティ挿入回路２４で主信号に挿
入する。これによりパリティブロック幅生成回路２１か
らのブロック幅パルス(7) が“Ｈ”の期間中は、パリテ
ィ演算回路２２で演算された結果が論理反転されてパリ
ティブロックに挿入されるので、そのブロックはパリテ
ィ違反となり、ＰＶＩが実現される。このブロック幅パ
ルス(7) の幅は３Ｂ１Ｐのパリティブロック幅であるた
め、１個の制御パルス(5) に対して必ず１個のブロック
のパリティのみを反転させる。つまり、１個の制御パル
ス(5) に対して１個のＰＶＩが挿入されることになる。

【０００９】この従来回路は、図７における異常動作の
タイムチャートに示すように、制御パルス(5) に外部か
らのノイズ等が重畳した場合、パリティブロック幅生成
回路２１がそのノイズを制御パルスと誤って検出してし
まう。その場合、パリティブロック幅生成回路２１はそ
のノイズに対してもブロック幅パルス(7) を生成してし
まうため、ＰＶＩの個数が増加してしまう。

【００１０】したがって、かかるノイズ等による誤動作
を防止する必要があるが、従来回路では、計数回路から
出力される制御パルスには特に保護を設けておらず、実
装技術によってノイズ等が混入しないような構造とする
ことにより回路の誤動作を極力抑えるようにしていた。

【００１１】

【発明が解決しようとする課題】しかし、実装技術だけ
ではノイズ混入等を完全には防止できず、誤動作に対す
る保護が十分であるとは言えないので、実装技術で防止
できない要因による誤動作も防止する必要がある。また
回路の誤動作の防止を実装技術だけで実現しようとする
場合には、実装設計時に設計に多くの制約を受け、柔軟
な設計に対して支障をきたしている。

【００１２】本発明は上述のような事情に鑑みてなされ
たものであり、その目的とするところは、制御パルスの
発生個数がノイズ等によって変化しないようにすること
にあり、それにより、かかる制御パルスで動作される所
定の機能回路がノイズ等により誤動作することを防止す
るものである。

【００１３】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明の制御パルスの保護回路は、入力
された制御パルスをその制御パルスのパルス幅よりも小
なる一定時間遅延させて遅延パルスとして出力する遅延
回路３１と、遅延回路３１からの遅延パルスと制御パル
スとの論理和をとって論理和信号を生成する論理和回路
３２と、制御パルスがデータ端子に入力され、遅延パル
スを入力データの打抜き用のクロックに、また論理和信
号を保持内容リセット用のリセット信号に使用して、入
力された制御パルスの打直しを行うフリップフロップ３
３とを備えたものである。

【００１４】また本発明の制御パルスの保護方法は、入
力された制御パルスを該制御パルスのパルス幅により小
なる一定時間遅延させて遅延パルスとし、この遅延パル
スと制御パルスの論理演算によって制御パルスの１周期
の終了前のタイミングで論理演算信号を生成し、遅延パ
ルスと論理演算信号を用いて、入力された制御パルスを
打ち直すことでノイズ等に対する制御パルスの保護を行
うものである。

【００１５】

【作用】入力された制御パルスを遅延回路３１を通すこ
とで該制御パルスのパルス幅により小なる一定時間遅延
させて遅延パルスを生成する。この遅延パルスと制御パ
ルスの論理和演算を論理和回路３２でとって制御パルス
の１周期の終了前のタイミングで論理和信号を生成す
る。そして遅延パルスをフリップフロップ３３のデータ
打抜き用のクロックに、また論理和信号を保持内容リセ
ット用の信号にそれぞれ用いて、入力された制御パルス
を打ち直す。

【００１６】このようにすると、上記遅延時間よりも短
いノイズ等はフリップフロップ３３に吸収されてその出
力側に現れず、また制御パルスと次の制御パルス間に発
生したノイズ等に対しても、フリップフロップ３３から
出力される制御パルスの個数は変化しない。よってノイ
ズ等に対しても制御パルスが保護され、この制御パルス
で動作される回路はノイズ等に対しての誤動作を防止で
き、安定した回路動作を保証できるようになる。。

【００１７】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図２には本発明の一実施例としての制御パルスの
保護回路が示される。図２において、図６の従来回路と
同一機能の回路には同一の参照番号が付されている。従
来回路との相違点として、本実施例回路では、主信号回
路２に、Ｄフリップフロップ２５、遅延回路２６、論理
和回路２７からなる保護回路が付加されている。

【００１８】ここで、ＰＶＩ制御回路１からの制御パル
ス(5) は、フリップフロップ２５のデータ端子Ｄ、遅延
回路２６、論理和回路２７にそれぞれ入力される。遅延
回路２６は入力された制御パルス(5) を一定時間（α−
β）だけ遅延させて遅延パルス(10)として出力する回路
で、この遅延パルス(10)はフリップフロップ２５のクロ
ック端子Ｃと論理和回路２７に入力される。ここで、上
述のαは制御パルス(5) のパルス幅、βは後述の論理和
回路２７からのリセット信号(11)のパルス幅である。論
理和回路２７は遅延パルス(10)と制御パルス(5) の論理
和（負論理）をとってリセット信号(11)を生成する回路
で、このリセット信号(11)はフリップフロップ２５のリ
セット端子Ｒに入力される。フリップフロップ２５の出
力端子Ｑからは保護処理後の制御パルス(12)がパリティ
ブロック幅生成回路２１に出力される。

【００１９】この実施例回路の動作を図３〜図６のタイ
ムチャートを参照して以下に説明する。まず、制御パル
ス(5) にノイズが混入していない正常時の動作を図３の
タイムチャートを参照して説明する。

【００２０】ＰＶＩ命令(2) を受けるとＰＶＩ制御回路
１がＴ時間にＮ個の制御パルス(5)を出力する動作は従
来回路で説明したものと同じである。本実施例回路で
は、ＰＶＩ制御回路１に入力される信号が本来のＰＶＩ
制御回路１からの制御パルス(5) か、あるいはノイズで
あるかを判定するために、制御パルス(5) を遅延回路２
６で一定時間（α−β）だけ遅延させ、その遅延パルス
(10)をクロックとしてその立上りでフリップフロップ２
５によって元の制御パルス(5) を打ち抜いてそのレベル
を保持し、保護処理後の制御パルス(12)としてパリティ
ブロック幅生成回路２１に入力させる。また論理和回路
２７で遅延パルス(10)とフリップフロップ２５の論理和
をとってリセット信号(11)を生成し、このリセット信号
(11)の立下りでフリップフロップ２５をリセットして制
御パルス(12)をＯＦＦにする。

【００２１】次に、ＰＶＩ制御回路１側から制御パルス
(5) が出力されていない状態で主信号回路２の入力側に
ノイズ等が発生した場合の動作を図４のタイムチャート
を参照して説明する。

【００２２】この場合、フリップフロップ２５は制御パ
ルス(5) を一定時間（α−β）だけ遅延させた遅延パル
ス(10)をクロックとして元の制御パルス(5) を一度打ち
抜くようにしているので、遅延時間（α−β）よりも短
い周期のノイズ等はフリップフロップ２５で全て吸収さ
れてしまってその出力側（制御パルス(12)側）に現れな
い。よってノイズ等がパリティブロック幅生成回路２１
に誤って受け付けられてブロック幅パルス(7) が生成さ
れることはない。

【００２３】次に、制御パルス(5)₁と制御パルス(5)₂の
間にノイズが発生した場合の動作を図５のタイムチャー
トを参照して説明する。

【００２４】この場合、フリップフロップ２５は、論理
和回路２７からのリセット信号(11)₁ によってリセット
された後に、遅延回路２６で遅延されたノイズ等の立上
りで次の制御パルス(5)₂を打ち抜くことになり、このノ
イズ等によって制御パルス(12)₂ が出力されてパリティ
ブロック幅生成回路２１に受け付けられることになる
が、この制御パルス(12)₂ をリセットするリセット信号
(11)₂ が論理和回路２７で生成されるのは、当該次の制
御パルス(5)₂の１周期の終り付近になるので、この制御
パルス(5)₂を遅延させた遅延パルス(10)₂ の立上りで当
該制御パルス(5)₂を打ち抜いたとしても、フリップフロ
ップ２５の出力信号（制御信号(12)₂ ）のレベルは変わ
らない。よってノイズ等の後に入力される正規の制御パ
ルス(5)₂はパリティブロック幅生成回路２１に対してブ
ロック幅パルス(7) を生成する動作要求とはならないの
で、パリティブロック幅生成回路２１に受け付けられる
制御パルス(12)の個数は変化せず、ＰＶＩ動作の誤動作
とはならない。

【００２５】

【発明の効果】以上に説明したように、本発明によれ
ば、制御パルスの発生個数がノイズ等によって変化する
ことを防止でき、よってかかる制御パルスで動作される
所定の機能回路がノイズ等によって誤動作することを防
止できる。また、かかる保護回路を遅延回路と論理和回
路とフリップフロップからなる簡単な回路で実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としての制御パルスの保護回
路を示す図である。

【図３】実施例回路においてノイズ等がないときの各部
信号のタイムチャートである。

【図４】実施例回路において制御パルスがなくかつノイ
ズ等があるときの各部信号のタイムチャートである。

【図５】実施例回路において制御パルスと制御パルスの
間にノイズ等が発生したときの各部信号のタイムチャー
トである。

【図６】伝送装置におけるＰＶＩ機能を行う部分の従来
の回路構成を示す図である。

【図７】従来回路の各部信号のタイムチャートである。

【符号の説明】

１ ＰＶＩ制御回路 ２ 主信号回路 １１ 発振器 １２ 計数回路 １３ 論理積回路 ２０ 主信号処理回路 ２１ パリティブロック幅生成回路 ２２ パリティ演算回路 ２３ 排他的論理和回路 ２４ パリティ挿入回路 ２５ フリップフロップ ２６ 遅延回路 ２７ 論理和回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力された制御パルスを該制御パルスの
   パルス幅よりも小なる一定時間遅延させて遅延パルスと
   して出力する遅延回路（３１）と、 該遅延回路からの遅延パルスと該制御パルスとの論理和
   をとって論理和信号を生成する論理和回路（３２）と、 該制御パルスがデータ端子に入力され、該遅延パルスを
   該入力データの打抜き用のクロックに、また該論理和信
   号を保持内容リセット用のリセット信号に使用して該入
   力された制御パルスの打直しを行うフリップフロップ
   （３３）とを備えた制御パルスの保護回路。
2. 【請求項２】 入力された制御パルスを該制御パルスの
   パルス幅により小なる一定時間遅延させて遅延パルスと
   し、該遅延パルスと該制御パルスの論理演算によって該
   制御パルスの１周期の終了前のタイミングで論理演算信
   号を生成し、該遅延パルスと該論理演算信号を用いて該
   入力された制御パルスを打ち直すことでノイズ等に対す
   る制御パルスの保護を行う制御パルスの保護方法。