JPH06303113A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH06303113A JPH06303113A JP8610293A JP8610293A JPH06303113A JP H06303113 A JPH06303113 A JP H06303113A JP 8610293 A JP8610293 A JP 8610293A JP 8610293 A JP8610293 A JP 8610293A JP H06303113 A JPH06303113 A JP H06303113A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- gate
- pulse
- output
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 入力信号のパルス幅にかかわらず、一定のパ
ルス幅のパルス信号を発生させる。 【構成】 パルス発生回路はノアゲート１と遅延回路２
とノアゲート３とフィードバック回路４で構成される。
遅延回路２はノアゲート１の出力信号Ｓ2 を遅延して信
号Ｓ3 として出力する。ノアゲート３はノアゲート１の
出力信号Ｓ1 と遅延回路２の出力信号Ｓ3 を入力とし、
信号Ｓ4 を出力する。フィードバック回路４はノアゲー
ト３の出力信号Ｓ4 を信号Ｓ5 としてフィードバックす
る。ノアゲート１は入力信号Ｓ1 とフィードバック回路
４の出力信号Ｓ5 を入力とし、信号Ｓ2 を出力する。
ルス幅のパルス信号を発生させる。 【構成】 パルス発生回路はノアゲート１と遅延回路２
とノアゲート３とフィードバック回路４で構成される。
遅延回路２はノアゲート１の出力信号Ｓ2 を遅延して信
号Ｓ3 として出力する。ノアゲート３はノアゲート１の
出力信号Ｓ1 と遅延回路２の出力信号Ｓ3 を入力とし、
信号Ｓ4 を出力する。フィードバック回路４はノアゲー
ト３の出力信号Ｓ4 を信号Ｓ5 としてフィードバックす
る。ノアゲート１は入力信号Ｓ1 とフィードバック回路
４の出力信号Ｓ5 を入力とし、信号Ｓ2 を出力する。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路を用いたパルス
発生回路に関する。
発生回路に関する。
【０００２】
【従来の技術】図５はパルス発生回路の第１の従来例の
回路図、図６は信号Ｓ1 〜Ｓ4 の波形図である。
回路図、図６は信号Ｓ1 〜Ｓ4 の波形図である。
【０００３】このパルス発生回路は、信号Ｓ1 を反転す
るインバータ９と、奇数個のインバータで構成され、イ
ンバータ９の出力信号Ｓ2 を遅延時間ｄｔ遅延する遅延
回路２と、インバータ９の出力信号Ｓ2 と遅延回路２の
出力信号Ｓ3 を入力とし、信号Ｓ4 を出力するノア回路
３で構成されている。
るインバータ９と、奇数個のインバータで構成され、イ
ンバータ９の出力信号Ｓ2 を遅延時間ｄｔ遅延する遅延
回路２と、インバータ９の出力信号Ｓ2 と遅延回路２の
出力信号Ｓ3 を入力とし、信号Ｓ4 を出力するノア回路
３で構成されている。
【０００４】次に、このパルス発生回路の動作を図６の
波形図を参照して説明する。
波形図を参照して説明する。
【０００５】時刻ｔ1 に信号Ｓ1 が立ち上がると、信号
Ｓ2 がローレベルになり、信号Ｓ4がハイレベルとな
る。信号Ｓ3 は信号Ｓ2 がローレベルになってから遅延
回路２により決まる遅延時間ｄｔ後の時刻ｔ3 にハイレ
ベルになる。信号Ｓ3 がハイレベルになると信号Ｓ4 は
ローレベルになる。すなわち、信号Ｓ4 として遅延時間
ｄｔに相当するパルス幅のパルス信号が得られたことに
なる。
Ｓ2 がローレベルになり、信号Ｓ4がハイレベルとな
る。信号Ｓ3 は信号Ｓ2 がローレベルになってから遅延
回路２により決まる遅延時間ｄｔ後の時刻ｔ3 にハイレ
ベルになる。信号Ｓ3 がハイレベルになると信号Ｓ4 は
ローレベルになる。すなわち、信号Ｓ4 として遅延時間
ｄｔに相当するパルス幅のパルス信号が得られたことに
なる。
【０００６】しかしながら、信号Ｓ1 が立ち上がった
後、信号Ｓ3 が立ち上がる前、例えば時刻ｔ2 に信号Ｓ
1 が立ち下がると、信号Ｓ2 がハイレベルになり、信号
Ｓ4 がローレベルになってしまう。すなわち、信号Ｓ4
のパルス幅は遅延回路２の遅延時間ｄｔではなく、信号
Ｓ1 が立ち下がるタイミングにより決められてしまう。
後、信号Ｓ3 が立ち上がる前、例えば時刻ｔ2 に信号Ｓ
1 が立ち下がると、信号Ｓ2 がハイレベルになり、信号
Ｓ4 がローレベルになってしまう。すなわち、信号Ｓ4
のパルス幅は遅延回路２の遅延時間ｄｔではなく、信号
Ｓ1 が立ち下がるタイミングにより決められてしまう。
【０００７】図７はパルス発生回路の第２の従来例の回
路図、図８は信号Ｓ6 〜Ｓ9 の波形図である。
路図、図８は信号Ｓ6 〜Ｓ9 の波形図である。
【０００８】このパルス発生回路は、図５のパルス発生
回路のノアゲート３の代りにナンドゲート７を用いたも
のである。
回路のノアゲート３の代りにナンドゲート７を用いたも
のである。
【０００９】次に、このパルス発生回路の動作を図８の
波形図を参照して説明する。
波形図を参照して説明する。
【００１０】時刻ｔ1 に信号Ｓ6 が立ち下がると、信号
Ｓ7 がハイレベルになり、信号Ｓ9がローレベルとな
る。信号Ｓ8 は信号Ｓ7 がハイレベルになってから遅延
回路２により決まる遅延時間ｄｔの後の時刻ｔ3 にロー
レベルになる。信号Ｓ8 がローレベルになると、信号Ｓ
9 はハイレベルになる。すなわち、信号Ｓ9 として遅延
時間ｄｔに相当するパルス幅のパルス信号が得られたこ
とになる。
Ｓ7 がハイレベルになり、信号Ｓ9がローレベルとな
る。信号Ｓ8 は信号Ｓ7 がハイレベルになってから遅延
回路２により決まる遅延時間ｄｔの後の時刻ｔ3 にロー
レベルになる。信号Ｓ8 がローレベルになると、信号Ｓ
9 はハイレベルになる。すなわち、信号Ｓ9 として遅延
時間ｄｔに相当するパルス幅のパルス信号が得られたこ
とになる。
【００１１】しかしながら、信号Ｓ6 が立ち下がった
後、信号Ｓ8 が立ち下がる前、例えば時刻ｔ2 に信号Ｓ
6 が立ち上がると、信号Ｓ7 がローレベルになり、信号
Ｓ9 がハイレベルとなってしまう。すなわち、図７のパ
ルス発生回路も、図５のパルス発生回路と同様に、信号
Ｓ9 のパルス幅は遅延回路２の遅延時間ｄｔではなく、
信号Ｓ6 が立ち上がるタイミングにより決められてしま
う。
後、信号Ｓ8 が立ち下がる前、例えば時刻ｔ2 に信号Ｓ
6 が立ち上がると、信号Ｓ7 がローレベルになり、信号
Ｓ9 がハイレベルとなってしまう。すなわち、図７のパ
ルス発生回路も、図５のパルス発生回路と同様に、信号
Ｓ9 のパルス幅は遅延回路２の遅延時間ｄｔではなく、
信号Ｓ6 が立ち上がるタイミングにより決められてしま
う。
【００１２】
【発明が解決しようとする課題】上述した従来のパルス
発生回路は、入力信号のパルス幅が遅延回路の遅延時間
より短かい場合、遅延回路の遅延時間に依存した一定パ
ルス幅のパルス信号を発生することができないという欠
点があった。
発生回路は、入力信号のパルス幅が遅延回路の遅延時間
より短かい場合、遅延回路の遅延時間に依存した一定パ
ルス幅のパルス信号を発生することができないという欠
点があった。
【００１３】本発明の目的は、入力信号のパルス幅のい
かんにかかわらず、一定のパルス幅のパルス信号を発生
するパルス発生回路を提供することにある。
かんにかかわらず、一定のパルス幅のパルス信号を発生
するパルス発生回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明のパルス発生回路
は、１個以上の入力信号とフィードバック信号を入力と
し、これらの入力のうち少なくとも１つが第１の論理レ
ベルのとき第１の論理レベルとは反対の第２の論理レベ
ルの信号を出力する第１のゲート回路と、第１のゲート
回路の出力信号の論理レベルが反転してから一定時間後
に第１のゲート回路の出力信号を論理レベルを反転して
出力する遅延回路と、第１のゲート回路の出力信号と前
記遅延回路の出力信号を入力とする、第１のゲート回路
と同種の第２のゲート回路と、第２のゲート回路の出力
信号を入力し、前記フィードバック信号として出力する
フィードバック回路を有する。
は、１個以上の入力信号とフィードバック信号を入力と
し、これらの入力のうち少なくとも１つが第１の論理レ
ベルのとき第１の論理レベルとは反対の第２の論理レベ
ルの信号を出力する第１のゲート回路と、第１のゲート
回路の出力信号の論理レベルが反転してから一定時間後
に第１のゲート回路の出力信号を論理レベルを反転して
出力する遅延回路と、第１のゲート回路の出力信号と前
記遅延回路の出力信号を入力とする、第１のゲート回路
と同種の第２のゲート回路と、第２のゲート回路の出力
信号を入力し、前記フィードバック信号として出力する
フィードバック回路を有する。
【００１５】
【作用】第２のゲート回路の出力信号が入力信号として
フィードバックされているので、第１のゲート回路の出
力はローレベルまたはハイレベルに固定される。したが
って、遅延回路の遅延時間に相当するパルス幅のパルス
信号が常に得られることになる。
フィードバックされているので、第１のゲート回路の出
力はローレベルまたはハイレベルに固定される。したが
って、遅延回路の遅延時間に相当するパルス幅のパルス
信号が常に得られることになる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１７】図１は本発明の第１の実施例のパルス発生
回路の回路図、図２は信号Ｓ1 〜Ｓ 5 の波形図である。
回路の回路図、図２は信号Ｓ1 〜Ｓ 5 の波形図である。
【００１８】本実施例は図５の従来例のパルス発生回路
に対応するもので、２個のインバータよりなり、信号Ｓ
4 を信号Ｓ5 としてフィードバックするフィードバック
回路４が新たに設けられ、インバータ９の代りに信号Ｓ
1 とフィードバック回路４の出力信号Ｓ5 を入力信号と
するノアゲート１が設けられている。
に対応するもので、２個のインバータよりなり、信号Ｓ
4 を信号Ｓ5 としてフィードバックするフィードバック
回路４が新たに設けられ、インバータ９の代りに信号Ｓ
1 とフィードバック回路４の出力信号Ｓ5 を入力信号と
するノアゲート１が設けられている。
【００１９】次に、本実施例の動作を図２の波形図を参
照して説明する。
照して説明する。
【００２０】時刻ｔ1 に信号Ｓ1 が立ち上がると、信号
Ｓ2 がローレベルになり、信号Ｓ4がハイレベルとな
り、フィードバック回路４の信号Ｓ5 がハイレベルとな
る。したがって、信号Ｓ2 はローレベルに固定され、時
刻ｔ2 に信号Ｓ1 が立ち下がっても、信号Ｓ2 はローレ
ベルのままである。そして、信号Ｓ2 が立ち下がってか
ら遅延回路２の遅延時間ｄｔ経過した時刻ｔ3 に信号Ｓ
3 は立ち上がり、信号Ｓ 4 はローレベルとなる。すなわ
ち、信号Ｓ4 として遅延時間ｄｔのパルス幅のパルス信
号が得られたことになる。
Ｓ2 がローレベルになり、信号Ｓ4がハイレベルとな
り、フィードバック回路４の信号Ｓ5 がハイレベルとな
る。したがって、信号Ｓ2 はローレベルに固定され、時
刻ｔ2 に信号Ｓ1 が立ち下がっても、信号Ｓ2 はローレ
ベルのままである。そして、信号Ｓ2 が立ち下がってか
ら遅延回路２の遅延時間ｄｔ経過した時刻ｔ3 に信号Ｓ
3 は立ち上がり、信号Ｓ 4 はローレベルとなる。すなわ
ち、信号Ｓ4 として遅延時間ｄｔのパルス幅のパルス信
号が得られたことになる。
【００２１】図３は本発明の第２の実施例のパルス発生
回路の回路図、図４は信号Ｓ6 〜Ｓ 10の波形図である。
回路の回路図、図４は信号Ｓ6 〜Ｓ 10の波形図である。
【００２２】本実施例は図７の従来例のパルス発生回路
に対応するもので、２個のインバータよりなり、信号Ｓ
9 を信号Ｓ10 フィードバックするフィードバック回路
８が新たに設けられ、インバータ９の代りに信号Ｓ6 と
フィードバック回路８の出力信号Ｓ10を入力信号とする
ナンドゲート５が設けられている。
に対応するもので、２個のインバータよりなり、信号Ｓ
9 を信号Ｓ10 フィードバックするフィードバック回路
８が新たに設けられ、インバータ９の代りに信号Ｓ6 と
フィードバック回路８の出力信号Ｓ10を入力信号とする
ナンドゲート５が設けられている。
【００２３】次に、本実施例の動作を図４の波形図を参
照して説明する。
照して説明する。
【００２４】時刻ｔ1 に信号Ｓ6 が立ち下がると、信号
Ｓ7 がハイレベルになり、信号Ｓ9がローレベルとな
り、フィードバック回路８の出力信号Ｓ10がローレベル
となる。したがって、信号Ｓ7 はハイレベルに固定さ
れ、時刻ｔ2 に信号Ｓ6 が立ち上がっても、信号Ｓ7 は
ハイレベルのままである。そして、信号Ｓ7 が立ち上が
ってから遅延回路６の遅延時間ｄｔ経過した時刻ｔ3 に
信号Ｓ8 は立ち下がり、信号Ｓ9 はハイレベルとなる。
すなわち、信号Ｓ9 として遅延時間ｄｔのパルス幅のパ
ルス信号が得られたことになる。
Ｓ7 がハイレベルになり、信号Ｓ9がローレベルとな
り、フィードバック回路８の出力信号Ｓ10がローレベル
となる。したがって、信号Ｓ7 はハイレベルに固定さ
れ、時刻ｔ2 に信号Ｓ6 が立ち上がっても、信号Ｓ7 は
ハイレベルのままである。そして、信号Ｓ7 が立ち上が
ってから遅延回路６の遅延時間ｄｔ経過した時刻ｔ3 に
信号Ｓ8 は立ち下がり、信号Ｓ9 はハイレベルとなる。
すなわち、信号Ｓ9 として遅延時間ｄｔのパルス幅のパ
ルス信号が得られたことになる。
【００２５】なお、遅延回路２，６としては遅延線を用
いたものでもよい。また、フィードバック回路４，８と
して単に、ノアゲート３（ナンドゲート７）の出力とノ
アゲート１（ナンドゲート５）の入力を接続してもよ
い。さらに、入力信号Ｓ1 （Ｓ 6 ）は複数でもよい。
いたものでもよい。また、フィードバック回路４，８と
して単に、ノアゲート３（ナンドゲート７）の出力とノ
アゲート１（ナンドゲート５）の入力を接続してもよ
い。さらに、入力信号Ｓ1 （Ｓ 6 ）は複数でもよい。
【００２６】
【発明の効果】以上説明したように本発明は、パルス発
生回路の出力信号を入力信号としてフィードバックする
ことにより、常に一定のパルス幅のパルス信号を発生す
ることができる効果がある。
生回路の出力信号を入力信号としてフィードバックする
ことにより、常に一定のパルス幅のパルス信号を発生す
ることができる効果がある。
【図１】本発明の第１の実施例のパルス発生回路の回路
図である。
図である。
【図２】図１のパルス発生回路の各信号Ｓ1 〜Ｓ5 の波
形図である。
形図である。
【図３】本発明の第２の実施例のパルス発生回路の回路
図である。
図である。
【図４】図３のパルス発生回路の各信号Ｓ6 〜Ｓ10の波
形図である。
形図である。
【図５】パルス発生回路の第１の従来例の回路図であ
る。
る。
【図６】図５のパルス発生回路の各信号Ｓ1 〜Ｓ4 の波
形図である。
形図である。
【図７】パルス発生回路の第２の従来例の回路図であ
る。
る。
【図８】図７のパルス発生回路の各信号Ｓ6 〜Ｓ9 の波
形図である。
形図である。
１，３ ノアゲート ２ 遅延回路 ４，８ フィードバック回路 ５，７ ナンドゲート ９ インバータ Ｓ1 〜Ｓ10 信号 ｄｔ 遅延回路２の遅延時間
Claims (1)
- 【請求項１】 １個以上の入力信号とフィードバック信
号を入力とし、これらの入力のうち少なくとも１つが第
１の論理レベルのとき第１の論理レベルとは反対の第２
の論理レベルの信号を出力する第１のゲート回路と、 第１のゲート回路の出力信号の論理レベルが反転してか
ら一定時間後に第１のゲート回路の出力信号を論理レベ
ルを反転して出力する遅延回路と、 第１のゲート回路の出力信号と前記遅延回路の出力信号
を入力とする、第１のゲート回路と同種の第２のゲート
回路と、 第２のゲート回路の出力信号を入力し、前記フィードバ
ック信号として出力するフィードバック回路を有するパ
ルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8610293A JPH06303113A (ja) | 1993-04-13 | 1993-04-13 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8610293A JPH06303113A (ja) | 1993-04-13 | 1993-04-13 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303113A true JPH06303113A (ja) | 1994-10-28 |
Family
ID=13877350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8610293A Withdrawn JPH06303113A (ja) | 1993-04-13 | 1993-04-13 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303113A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812492A (en) * | 1996-05-30 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal |
| US6262613B1 (en) | 1998-04-13 | 2001-07-17 | Nec Corporation | Pulse duration changer for stably generating output pulse signal from high-frequency input pulse signal and method used therein |
-
1993
- 1993-04-13 JP JP8610293A patent/JPH06303113A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812492A (en) * | 1996-05-30 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal |
| US6262613B1 (en) | 1998-04-13 | 2001-07-17 | Nec Corporation | Pulse duration changer for stably generating output pulse signal from high-frequency input pulse signal and method used therein |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |