JPH06350417A - 波形生成回路 - Google Patents
波形生成回路Info
- Publication number
- JPH06350417A JPH06350417A JP5137280A JP13728093A JPH06350417A JP H06350417 A JPH06350417 A JP H06350417A JP 5137280 A JP5137280 A JP 5137280A JP 13728093 A JP13728093 A JP 13728093A JP H06350417 A JPH06350417 A JP H06350417A
- Authority
- JP
- Japan
- Prior art keywords
- input
- clock signal
- circuit
- output
- inverted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 波形生成回路において、反転クロック信号が
常に正転クロック信号に対して遅延時間を伴って論理反
転することのない、シーケンシャルな関係の波形を生成
する。 【構成】 基準クロック信号１１を一方の入力とする２
入力論理和回路１２と、基準クロック信号１１を一方の
入力とし２入力論理和回路１２の出力１４を他方の入力
とし、この２入力の論理積による出力１３ａを２入力論
理和回路１２の他方の入力とする２入力論理積回路１３
と、基準クロック信号１１を一方の入力とし２入力論理
和回路１２の出力１４を他方の入力とする２入力反転論
理積回路１５とを備え、２入力論理和回路１２の出力１
４を反転クロック信号とし、２入力反転論理積回路１５
の出力１６を正転クロック信号として生成する。
常に正転クロック信号に対して遅延時間を伴って論理反
転することのない、シーケンシャルな関係の波形を生成
する。 【構成】 基準クロック信号１１を一方の入力とする２
入力論理和回路１２と、基準クロック信号１１を一方の
入力とし２入力論理和回路１２の出力１４を他方の入力
とし、この２入力の論理積による出力１３ａを２入力論
理和回路１２の他方の入力とする２入力論理積回路１３
と、基準クロック信号１１を一方の入力とし２入力論理
和回路１２の出力１４を他方の入力とする２入力反転論
理積回路１５とを備え、２入力論理和回路１２の出力１
４を反転クロック信号とし、２入力反転論理積回路１５
の出力１６を正転クロック信号として生成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＳＩＣやマイコンな
どのデジタル回路において、シーケンシャルな関係の波
形生成を可能とする波形生成回路に関するものである。
どのデジタル回路において、シーケンシャルな関係の波
形生成を可能とする波形生成回路に関するものである。
【０００２】
【従来の技術】図３および図４により従来の波形生成回
路について説明する。
路について説明する。
【０００３】図３において、図４のタイミングチャート
に示す正転クロック信号２が反転ゲート１に入力される
と、この反転ゲート１の出力側には、図４に示すように
遅延時間４を経て論理反転された反転クロック信号３が
出力される。
に示す正転クロック信号２が反転ゲート１に入力される
と、この反転ゲート１の出力側には、図４に示すように
遅延時間４を経て論理反転された反転クロック信号３が
出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の波形生成回路では、正転クロック信号２を反
転ゲート１により論理反転して反転クロック信号３を得
るものであるため、反転クロック信号３は正転クロック
信号２に対し常に遅延時間を伴ったタイミング波形とな
ってしまう。
うな従来の波形生成回路では、正転クロック信号２を反
転ゲート１により論理反転して反転クロック信号３を得
るものであるため、反転クロック信号３は正転クロック
信号２に対し常に遅延時間を伴ったタイミング波形とな
ってしまう。
【０００５】従って、例えば、ＲＡＭの制御に必要な図
５に示すような仕様の波形であるワードライン信号５お
よびプリチャージ信号６のようなタイミング波形を生成
することができない。
５に示すような仕様の波形であるワードライン信号５お
よびプリチャージ信号６のようなタイミング波形を生成
することができない。
【０００６】本発明は、上記従来の問題を解決するもの
で、反転クロック信号が正転クロック信号に対し遅延時
間を伴って論理反転されることのない、シーケンシャル
な関係の波形を簡便に生成できる波形生成回路を提供す
ることを目的とする。
で、反転クロック信号が正転クロック信号に対し遅延時
間を伴って論理反転されることのない、シーケンシャル
な関係の波形を簡便に生成できる波形生成回路を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明は、基準クロック信号を一方の入力とする２入
力論理和回路と、前記基準クロック信号を一方の入力と
し前記２入力論理和回路の出力を他方の入力とし、この
２入力の論理積による出力を前記２入力論理和回路の他
の入力とする２入力論理積回路と、前記基準クロック信
号を一方の入力とし前記２入力論理和回路の出力を他方
の入力とする２入力反転論理積回路とを備え、前記２入
力論理和回路の出力を反転クロック信号とし、前記２入
力反転論理積回路の出力を正転クロック信号として生成
する構成にしたものである。
に本発明は、基準クロック信号を一方の入力とする２入
力論理和回路と、前記基準クロック信号を一方の入力と
し前記２入力論理和回路の出力を他方の入力とし、この
２入力の論理積による出力を前記２入力論理和回路の他
の入力とする２入力論理積回路と、前記基準クロック信
号を一方の入力とし前記２入力論理和回路の出力を他方
の入力とする２入力反転論理積回路とを備え、前記２入
力論理和回路の出力を反転クロック信号とし、前記２入
力反転論理積回路の出力を正転クロック信号として生成
する構成にしたものである。
【０００８】
【作用】上記の構成により、基準クロック信号を一方の
入力とし２入力論理和回路の出力を他方の入力とし、こ
の２入力の論理積による出力を２入力論理和回路の他方
の入力とする２入力論理積回路によりフィードバックを
かける構成にしたため、反転クロック信号は正転クロッ
ク信号に対して遅延時間を伴った論理反転がされること
がなくなる。よって、正転クロック信号が立上がってか
ら反転クロック信号が立ち下がり、反転クロック信号が
立ち上がってから正転クロック信号が立ち下がるタイミ
ングの波形を簡便に生成できる。
入力とし２入力論理和回路の出力を他方の入力とし、こ
の２入力の論理積による出力を２入力論理和回路の他方
の入力とする２入力論理積回路によりフィードバックを
かける構成にしたため、反転クロック信号は正転クロッ
ク信号に対して遅延時間を伴った論理反転がされること
がなくなる。よって、正転クロック信号が立上がってか
ら反転クロック信号が立ち下がり、反転クロック信号が
立ち上がってから正転クロック信号が立ち下がるタイミ
ングの波形を簡便に生成できる。
【０００９】
【実施例】以下、本発明の一実施例について、図１及び
図２を参照しながら説明する。
図２を参照しながら説明する。
【００１０】図１は、本発明の一実施例を示す波形生成
回路の構成図、図２はその動作を説明するタイミングチ
ャートである。
回路の構成図、図２はその動作を説明するタイミングチ
ャートである。
【００１１】図１において、全体符号１０で示す波形生
成回路は、基準クロック信号１１を一方の入力とする２
入力論理和回路１２と、前記基準クロック信号１１を一
方の入力とし前記２入力論理和回路１２の出力を他方の
入力とする２入力論理積回路１３と、基準クロック信号
１１を一方の入力とし２入力論理和回路１２の出力信号
１４を他方の入力とする２入力反転論理積回路１５とか
ら構成される。
成回路は、基準クロック信号１１を一方の入力とする２
入力論理和回路１２と、前記基準クロック信号１１を一
方の入力とし前記２入力論理和回路１２の出力を他方の
入力とする２入力論理積回路１３と、基準クロック信号
１１を一方の入力とし２入力論理和回路１２の出力信号
１４を他方の入力とする２入力反転論理積回路１５とか
ら構成される。
【００１２】前記２入力論理積回路１３の出力信号１３
ａは２入力論理和回路１２の他方の入力として加えられ
る。また、前記２入力論理和回路１２の出力１４は反転
クロック信号として、前記２入力反転論理積回路１５の
出力１６は正転クロック信号としてそれぞれ取り出され
る。
ａは２入力論理和回路１２の他方の入力として加えられ
る。また、前記２入力論理和回路１２の出力１４は反転
クロック信号として、前記２入力反転論理積回路１５の
出力１６は正転クロック信号としてそれぞれ取り出され
る。
【００１３】次に、上記のように構成された波形生成回
路について、図２を用いてその動作を説明する。
路について、図２を用いてその動作を説明する。
【００１４】上記構成の論理回路では、反転クロック信
号１４＝出力信号１３ａ・基準クロック信号１１、出力
信号１３ａ＝反転クロック信号１４・基準クロック信号
１１、正転クロック信号１６＝ＩＮＶ（反転クロック信
号１４・基準クロック信号１１）なる論理式でそれぞれ
表されるため、基準クロック信号１１がハイレベルの時
は、反転クロック信号１４、正転クロック信号１６、出
力信号１３ａはそれぞれ図２のＴ１区間に示す値をと
る。次に基準クロック信号１１がハイレベルからローレ
ベルになった時は、反転クロック信号１４、正転クロッ
ク信号１６、出力信号１３ａはそれぞれ図２のＤ１、Ｄ
２の遅延時間後にＴ２区間に示す値をとる。
号１４＝出力信号１３ａ・基準クロック信号１１、出力
信号１３ａ＝反転クロック信号１４・基準クロック信号
１１、正転クロック信号１６＝ＩＮＶ（反転クロック信
号１４・基準クロック信号１１）なる論理式でそれぞれ
表されるため、基準クロック信号１１がハイレベルの時
は、反転クロック信号１４、正転クロック信号１６、出
力信号１３ａはそれぞれ図２のＴ１区間に示す値をと
る。次に基準クロック信号１１がハイレベルからローレ
ベルになった時は、反転クロック信号１４、正転クロッ
ク信号１６、出力信号１３ａはそれぞれ図２のＤ１、Ｄ
２の遅延時間後にＴ２区間に示す値をとる。
【００１５】また、基準クロック信号１１がローレベル
からハイレベルになった時は、反転クロック信号１４、
正転クロック信号１６、出力信号１３ａはそれぞれ図２
のＤ３・Ｄ４の遅延時間後にＴ３区間に示す値をとる。
以下これを繰り返す。
からハイレベルになった時は、反転クロック信号１４、
正転クロック信号１６、出力信号１３ａはそれぞれ図２
のＤ３・Ｄ４の遅延時間後にＴ３区間に示す値をとる。
以下これを繰り返す。
【００１６】このように本実施例の波形生成回路によれ
ば、基準クロック信号を一方の入力とし、２入力論理和
回路１２の出力である反転クロック信号１４を他方の入
力とし、この２入力の論理積による出力信号１３ａを２
入力論理和回路１２の他方の入力とする２入力論理積回
路１３によりフィードバックをかける構成としたので、
反転クロック信号１４は常に正転クロック信号１６に対
して遅延時間を伴った論理反転する波形とはならず、図
２の反転クロック信号１４と正転クロック信号１６に見
られるような２つの波形を簡単な構成で生成することが
できる。
ば、基準クロック信号を一方の入力とし、２入力論理和
回路１２の出力である反転クロック信号１４を他方の入
力とし、この２入力の論理積による出力信号１３ａを２
入力論理和回路１２の他方の入力とする２入力論理積回
路１３によりフィードバックをかける構成としたので、
反転クロック信号１４は常に正転クロック信号１６に対
して遅延時間を伴った論理反転する波形とはならず、図
２の反転クロック信号１４と正転クロック信号１６に見
られるような２つの波形を簡単な構成で生成することが
できる。
【００１７】従って、例えば、ＲＡＭ制御に必要な図５
に見られるような仕様の波形を生成することができる。
また、ＲＡＭ制御に限らずあらゆる回路においても、図
５に見られるような仕様の２つの波形を生成するものに
も利用できる。
に見られるような仕様の波形を生成することができる。
また、ＲＡＭ制御に限らずあらゆる回路においても、図
５に見られるような仕様の２つの波形を生成するものに
も利用できる。
【００１８】
【発明の効果】以上のように、本発明によれば、基準ク
ロック信号を一方の入力とし２入力論理和回路の出力を
他方の入力とし、この２入力の論理積による出力を２入
力論理和回路の他方の入力とする２入力論理積回路によ
りフィードバックをかける構成にしたため、反転クロッ
ク信号が常に正転クロック信号に対して遅延時間を伴っ
た論理反転する波形とはならず、例えば、図５に見られ
るような仕様の２つの波形を簡便に生成できるという効
果を有する。
ロック信号を一方の入力とし２入力論理和回路の出力を
他方の入力とし、この２入力の論理積による出力を２入
力論理和回路の他方の入力とする２入力論理積回路によ
りフィードバックをかける構成にしたため、反転クロッ
ク信号が常に正転クロック信号に対して遅延時間を伴っ
た論理反転する波形とはならず、例えば、図５に見られ
るような仕様の２つの波形を簡便に生成できるという効
果を有する。
【図１】本発明の一実施例を示す波形生成回路の構成図
【図２】本実施例における波形生成回路の動作説明用タ
イミングチャート
イミングチャート
【図３】従来の波形生成回路の一例を示す構成図
【図４】従来における回路のタイミングチャート
【図５】ＲＡＭの制御に利用される波形図
５ ＲＡＭに対するワードライン信号 ６ ＲＡＭに対するプリチャージ信号 １０ 波形生成回路 １１ 基準クロック信号 １２ ２入力論理和回路 １３ ２入力論理積回路 １５ ２入力反転論理積回路 １４ 反転クロック信号 １６ 正転クロック信号 １３ａ ２入力論理積回路１３
Claims (1)
- 【請求項１】 基準クロック信号を一方の入力とする２
入力論理和回路と、前記基準クロック信号を一方の入力
とし前記２入力論理和回路の出力を他方の入力とし、こ
の２入力の論理積による出力を前記２入力論理和回路の
他の入力とする２入力論理積回路と、前記基準クロック
信号を一方の入力とし前記２入力論理和回路の出力を他
方の入力とする２入力反転論理積回路とを備え、前記２
入力論理和回路の出力を反転クロック信号とし、前記２
入力反転論理積回路の出力を正転クロック信号として生
成する波形生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5137280A JPH06350417A (ja) | 1993-06-08 | 1993-06-08 | 波形生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5137280A JPH06350417A (ja) | 1993-06-08 | 1993-06-08 | 波形生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350417A true JPH06350417A (ja) | 1994-12-22 |
Family
ID=15194994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5137280A Pending JPH06350417A (ja) | 1993-06-08 | 1993-06-08 | 波形生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350417A (ja) |
-
1993
- 1993-06-08 JP JP5137280A patent/JPH06350417A/ja active Pending
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