JPH04104608A

JPH04104608A - アナログスイッチ回路

Info

Publication number: JPH04104608A
Application number: JP22320990A
Authority: JP
Inventors: Jun Hirai; 潤平井; Kaoru Izawa; 伊澤　芳
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1990-08-24
Filing date: 1990-08-24
Publication date: 1992-04-07
Anticipated expiration: 2012-02-26
Also published as: JP2585848B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

この発明は、複数の音声信号等、複数の入力信号を選択
する各種の信号選択手段等に用いられるアナログスイッ
チ回路に関する。

【従来の技術】

従来、複数の信号を選択するアナログスイッチ回路には
、機械的なスイッチを用いたもの、電子スイッチを用い
たものがあり、電子スイッチを用いたものにはバイポー
ラスイッチ回路、ＦＥＴスイ・ノチ回路があり、ＦＥＴ
（電界効果トランジスタ）スイッチ回路には、ＦＥＴを
用いたもの、０ＭＯ３を用いたものがある。従来、Ｃ−ＭＯ３回路を用いて複数の入力信号から任意
のものを選択するアナログスイッチ回路には、例えば、
第９図に示すように、選択すべき入力信号Ｓ、、Ｓ、、
Ｓ、に対応して入力端子２１．２２．２３が設けられて
いるとともに、アナログスイッチ４１．４２．４３が設
置され、各アナログスイッチ４１〜４３の信号取出し側
は共通に接続されて単一の出力端子６が設けられている
。各アナログスイッチ４１〜４３に対してそのオン、オフ
を選択的に切り換えるスイッチング制御手段としてロジ
ック回路８が設置され、このロジック回路８には制御入
力端子１０を通して外部制御信号ＣＬが加えられる。ロ
ジック回路８では、外部制御信号ＣＬからアナログスイ
ッチング４１〜４３に対応する制御パルスＣ，、Ｃ，、
Ｃ，が形成され、各制御パルス０１〜Ｃ３は対応する各
アナログスイッチ４１〜４３の正相入力部に加えられる
とともに、インバータ１２を以て反転された後、逆相入
力部に加えられている。このようなアナログスイ・７チ回路では、外部制御信号
ＣＬが加えられると、その外部制御信号ＣＬに基づき、
ロジック回路８には第１０図のＡ、Ｂ及びＣに示すよう
に、制御パルスＣ３、Ｃ２、Ｃ３が得られる。即ち、制
御パルスＣ，−Ｃ３の高（Ｈ）レベル区間で対応するア
ナログスイッチ４１〜４３が導通し、選択的に導通した
アナログスイッチ４１〜４３により、入力信号Ｓ、〜Ｓ
３が選択的に出力端子６から取り出される。

【発明が解決しようとする課題】

ところで、このようなアナログスイッチ回路では、アナ
ログスイッチ４１〜４３の切り換わりタイミングを高速
化することにより、総てのアナログスイッチ４１〜４３
が同時に遮断状態になる期間をできるだけ短くなるよう
にしていた。ところが、ロジック回路８が複雑化すると、数ｎＳオー
ダの遅延が各アナログスイッチ４１〜４３に個別↓こ生
し、この結果、全アナログスイッチ４１〜４３が同時に
オフ状態となる全オフ区間Ｔｏｆｆが生しる。このため
、このアナログスイッチ回路の後段に、増幅器やバッフ
ァ回路を設置すると、その入力が一時的に不定になった
り、入力ハイアス電流のを無によっては大きなノイズを
生しさせる原因Ｓこなる。即ち、この現象を詳細に見る
と、スイッチング時点で全アナログスイッチ４１〜４３
の同時オフが発生した場合、高インピーダンス状態２こ
なるので、このアナログスイッチ回路の後段回路に電流
吸収回路がないときには、隣接回路から制御信号が飛び
込みやすくなり、これが大きなパルス性ノイズを発生さ
せる原因になる。このため、アナログスイッチ回路の出力部には、パルス
性ノイズを吸収するためのキャパシタを付加することが
行われており、その分だけ部品点数の増加や接続のため
のピンを形成する必要があった。そこで、この発明は、切換え時の制御信号の遅延による
アナログスイッチの同時遮断期間を無くし、切換えノイ
ズの発生を抑制したアナログスイッチ回路の提供を目的
とする。

【課題を解決するための手段】

即ち、この発明のアナログスイッチ回路は、通過又は遮
断すべき複数の入力信号（Ｓ、　、Ｓ２、Ｓ、）に対応
して設置され、前記入力信号を選択的に通過又は遮断さ
せる複数のアナログスイッチ（４１，４２，４３）を備
えたアナログスイッチ回路において、前記アナログスイ
ッチに対する制御パルス（ＣＩ　、Ｃ２、Ｃ，）を受け
、その前縁に同期するとともに、その後縁側を一定時間
だけ遅延させて前記アナログスイッチに加えるパルス遅
延手段（遅延回路５１．５２．５３）を設置してなるも
のである。また、この発明のアナログスイッチ回路は、通過又は遮
断すべき複数の入力信号に対応して設置され、前記入力
信号を選択的に通過又は遮断させる複数のアナログスイ
ッチを備えたアナログスイッチ回路において、前記アナ
ログスイッチに対する制御パルスを受けてスイッチング
する第１のスイッチング手段（トランジスタ５０２）と
、抵抗（５０６）を通して一定の時定数で充電されると
ともに前記第１のスイッチング手段が前記制御パルスで
導通したとき、そのスイッチング手段を通して瞬時に放
電されるキャパシタ（５０８）を備えた時定数回路（５
０４）と、この時定数回路の前記キャパシタの端子電圧
を受け、前記制御パルスの後縁側を遅延させて前記アナ
ログスイッチに加える第２のスイッチング手段（インバ
ータ回路５１０）とを備えてなるものである。また、この発明のアナログスイッチ回路は、前記キャパ
シタを前記第１のスイッチング手段に並列に存在してい
る浮遊容量（Ｃ３）を以て構成することができる。

【作　　　用】

この発明のアナログスイッチ回路では、アナログスイッ
チに対する制御パルスの後縁側を一定時間だけ遅延させ
るパルス遅延手段を設置している。即ち、パルス遅延手段では、制御パルスの前縁側に同期
、その後縁側を一定時間だけ遅延させた遅延制御パルス
が得られる。したがって、複数のアナログスイッチを選
択的に切り換える場合に、後縁側が遅延した制御パルス
を用いてスイッチング制御を行なえば、遮断状態になる
アナログスイッチの遅延による導通区間と、導通すべき
アナログスイッチの導通期間とが重なり合い、複数のア
ナログスイッチが同時にオフ状態になることが防止され
る。また、この発明のアナログスイッチ回路では、制御信号
が到来すると、この制御信号によって第１のスイッチン
グ手段が導通する。この第１のスイッチング手段が導通
する前に、キャパシタは抵抗を通して充電されており、
その充電電圧は、第１のスイッチング手段の導通によっ
てキャパシタが短絡され、瞬時に放電される。また、この放電の後、制御信号によって第１のスイッチ
ング手段が遮断されると、キャパシタには抵抗を通じて
充電される。充電時には、抵抗の抵抗値及びキャパシタ
の静電容量によって一定の時定数が設定されており、キ
ャパシタの充電はその時定数を以て緩やかに行われる。即ち、コンデンサの充放電は、充電特級やかに、放電は
瞬時に行われ、その端子電圧の時間的な推移はその充放
電に依存する。第２のスイッチング手段は、その端子電圧を受け、その
端子電圧が一定値以上で導通し、一定値以下で遮断とな
る。このため、第１のスイッチング手段が導通した場合
には瞬時にスイッチングし、第１のスイッチング手段が
遮断状態に移行した場合には、そのスイッチングから時
定数回路の特定・数による遅延時間だけ遅れてスイッチ
ングすることになる。第１のスイッチング手段に加えられた制御パルスは、例
えば、その前縁（立上がり）に同期し、後縁（立下り）
では一定の遅延時間を以て遅延した制御パルスに変換さ
れてアナログスイ・ソチに加えられることになる。したがって、複数のアナログスイッチのスイッチ制御を
、このような制御パルスを以て行なえば、遮断状態にす
べきアナログスイッチの導通区間に、導通すべきアナロ
グスイッチの導通期間を重ね合わせ、複数のアナログス
イッチが同時に遮断、即ち、同時オフ状態が確実に防止
される。また、この発明のアナログスイッチ回路では、キャパシ
タを第１のスイッチング手段に対して並列に寄生する浮
遊容量を以て充当しても、同様の動作が得られる。

【実　施　例】

以下、この発明を口面に示した実施例を参照して詳細に
説明する。（第１実施例）第１Ｖは、この発明のアナログスイッチ回路の第１実施
例を示す。このアナログスイッチ回路には、複数の人力信号Ｓ、　
、Ｓ２、Ｓ：ｌに対応して複数の入力端子２１．２２．
２３が設けられ、各入力端子２１〜２３に加えられた入
力信号Ｓ、〜Ｓ３の通過又は遮断を選択的に行うスイッ
チング手段としてアナログスイッチ４１．４２．４３が
設置されている。入力信号Ｓ１〜Ｓ３は、個別に設置されたバッファ回路
１４を通してアナログスイッチ４１〜４３に加えられ、
導通させたアナログスイッチ４１〜４３を経て増幅器１
６に加えられて増幅された後、出力端子６から取り出さ
れる。アナログスイッチ４１〜４３を選択的に切り換えるため
にスイッチング制御手段としてロジック回路８が設置さ
れ、このロジック回路８にはアナログスイッチ４１〜４
３をスイッチングさせるための外９部制御信号ＣＬが制
御入力端子ＩＯを通して加えられている。このロジック回路８では、加えられた外部制御信号ＣＬ
に応してアナログスイッチ４１〜４３を制御するための
内部制御信号が形成され、即ち、各アナログスイッチ４
１〜４３に対応する第１の制御パルスＣ５、Ｃ２、Ｃ３
が形成される。各制御パルスＣ５〜Ｃ３は、高低（Ｈ，
Ｌ）２レヘルのスイッチングパルスである。各制御パル
ス０１〜Ｃ３は、アナログスイッチ４１〜４３毎に設置
されたパルス遅延手段としての遅延回路５１．５２．５
３を経てその後縁側を遅延させた後、遅延制御パルスＤ
１、Ｄ２、Ｄ３としてアナログスイッチ４１〜４３の正
相制御人力部に加えられるとともに、インバータ１２を
介して逆相制御入力部に加えられている。遅延回路５１〜５３は、第２図のＡに示すように、各制
御パルス０１〜Ｃ３を受け、第２図のＢに示すように、
制御パルスＣ１〜Ｃ３の前縁に同期し、その後縁側を所
定時間Ｔだけ遅延させた第２の制御パルスとして遅延制
御パルスＤｔ、Ｄｉ、Ｄ３を出力するものである。このように構成すれば、各制御パルス０１〜Ｃ３は各遅
延回路５１〜５３によってその後縁側が所定時間Ｔだけ
遅延するため、例えば、導通しているアナログスイッチ
４１からアナログスイッチ４２へ導通を切り換える場合
、アナログスイッチ４１の導通期間が遅延時間Ｔだけア
ナログスイッチ４２側の導通区間にずれ込むため、アナ
ログスイッチ４１の導通区間とアナログスイッチ４２の
導通区間が重なりあうことになる。二のようなアナログ
スイッチ４１とアナログスイッチ４２の導通区間の関係
は、アナログスイッチ４２とアナログスイッチ４３、ア
ナログスイッチ４３とアナログスイッチ・１１について
も同様である。したがって、アナログスイッチ４１〜４
３が全オフとなる全オフ期間の発生が防止され、この結
果、スイッチング時のノイズ発生が防止される。そＬで、この実施例では、各アナログスイッチ４１〜４
３の前段にハフフッ回路１４を設置しており、入力信号
８１〜Ｓ３の入力側とアナログスイッチ４１〜４３との
結合関係が低インピーダンス化されており、アナログス
イッチ４１〜４３の出力側も同時に低インピーダンス化
され、常にその状態に維持される。この結果、制御パル
スＣ１〜Ｃ３の漏れ（フィートスルー）の影響を受は難
くなる和１点がある。（第２実施例）次−二第゛３図は、この発明のアナログスイ、７千回路
の第２実施例を示す。各遅延回路５１〜５３には、第１のスイッチング手段と
してトランジスタ５０２が設置され、各トランジスタ５
０２０ヘースには、ロジック回路８から制御パルス０１
〜Ｃ３が加えられる。このトランジスタ５０２のコレクタ側には制御パルスＣ
１〜Ｃ３の後縁側を遅延させるための時定数回路５０４
が設置されている。この時定数回路５０４には抵抗５０
６及びキャパシタ５０８が設置されており、抵抗５０６
はトランジスタ５０２のコレクタと正側電源ライン５０
９との間に挿入され、キャパシタ５０８はトランジスタ
５０２に並列に接続されでいる。即ち、キャパシタ５０
８はトランジスタ５０２がオフ状態にあるとき、抵抗５
０６を通して充電され、キャパシタ５０８に対してトラ
ンジスタ５０２が放電回路を構成し、キャパシタ５０８
の端子電圧■、は、トランジスタ５０２の導通時、トラ
ンジスタ５０２を通して放電される。この時定数回路５０４の出力側には、第２のスイッチン
グ手段であるインバータ回路５１０が設置されている。このインバータ回路５１０は、Ｃ−Ｎ０Ｓインバ一タ回
路を以て構成され、正側電源ライン５０９と接地側との
間にＰチャネルＭＯ３−ＦＥＴ　（以下単に「トランジ
スタ」という）５１２及びＮチャネルＭＯ３−ＦＥＴ　
（以下単に「トランジスタ」という）５１４が直列に接
続されており、各トランジスタ５１２．５１４のゲート
が共通に接続され、そのゲートに対してキャパシタ５０
８の端子電圧Ｖ、が加えられている。各インバータ回路５１０の出力である遅延制御パルスＤ
１〜Ｄ、は、トランジスタ５１２．５１４の中間接続点
から取り出され、アナログスイッチ４１〜４３の正相入
力部に加えられるとともに、インバータ１２を介して逆
相入力部に加えられている。以上のように構成したので、例えば、トランジスタ５０
２のベースに第４ＶのＡに示す制御パルスＣ３が加えら
れると、この制御パルスＣ１によってトランジスタ５０
２が導通する。このトランジスタ５０２の導通前に抵抗
５０６を通して充電されていたキャパシタ５０８はトラ
ンジスタ５０２を通して瞬時に放電され、第４図のＢに
示すように、制御パルスＣ８の前縁（立上り）に同期し
てその端子電圧ＶＣは接地レベルに降下する。このとき
、インバータ回路５１０のトランジスタ５１２が導通し
、トランジスタ５１４が非導通となるため、インバータ
回路５１０の出力点Ｃの電位は、第４図のＣに示すよう
に急峻に立ち上がってＨレベル状態となる。次に、制御パルスＣ３がＬレベル↓こ移行すると、トラ
ンジスタ５０２は遮断状態となり、キャパシタ５０８は
抵抗５０６を通して充電される。キャパシタ５０８の端
子電圧■、は、第４図のＢに示すように、抵抗５０６の
抵抗値Ｒとキャパシタ５０８の静電容量Ｃ８とによって
定まる時定数を以て緩やかに立ち上がる。この端子電圧
■ｃの値がインバータ回路５１０のスレッショルド電圧
〜”ＴＨを超えると、トランジスタ５１２が非導通にな
り、トランジスタ５１４が導通するため、インバータ回
路５１０の出力点Ｃの電位はＬレベルに降下する。この
結果、出力点Ｃには、第４図のＣに示すように、トラン
ジスタ５０２のベース二こ加えられた制御パルスＣ１に
対してその後縁部が遅延時間Ｔだけ遅延した遅延制御パ
ルスＤ、が形成される。このような動作は、制御パルスＣ２、Ｃ３に設けた遅延
回路５２．５３によっても同様に行われ、各遅延回路５
２．５３から遅延制御パルスＤ２、Ｄ３が得られる。このような遅延制御パルスＤ１〜Ｄ３を用いて各アナロ
グスイッチ４１〜４３のスイッチング制御を行えば、制
御パルスＣ１の立下りと制御パルスＣ２の立上り、制御
パルスＣ２の立下りと制御パルスＣ３の立上り、制御パ
ルスＣ１１の立下りと制御パルスいの立上りがそれぞれ
一致していたとしても、各制御パルスＣ１〜Ｃ３によっ
て形成された各遅延制御パルスＤ１〜Ｄ３の後縁部が遅
延時間Ｔを持つため、遅延制御パルスＤ、の後縁と遅延
制御パルスＤ２の前縁側、遅延制御パルスＤ２の後縁側
と遅延側？ＩＩｌパルスＤ３の前縁側、遅延制御パルス
Ｄ３の後縁側と遅延制御パルスＤの前縁側が遅延時間Ｔ
を以て重なり合うことになり、アナログスイッチ４１〜
４３の切換え時、導通区間が遅延時間Ｔを以て重なり、
各アナログスイッチ４１〜４３の同時オフ状態を確実に
回避することが可能になる。そして、各アナログスイッチ４１〜４３の入力側には前
記第１実施例（第１図）と同様にハソファ回路１４を通
して人力信号８１〜Ｓ３が加えられ、そのアナログスイ
ッチ４１〜４３を通過した人力信号５１〜Ｓ、は、増幅
器１６で増幅された後、出力端子６から取り出される。（第３実施例）次に、第５図は、この発明のアナログノ、インチ回路の
第３実施例を示す。第２実施例では、時定数回路５０４のキャパシタ５０８
をディスクリート素子や集積回路上の容量素子で形成し
たが、第３実施例では必要なキャパシタ５０Ｂを第１の
スイッチング手段としてＭ０３−ＦＥＴからなるトラン
ジスタ５０３に付随する浮遊容量Ｃｓで充当してもよい
。この浮遊容量Ｃｓは、トランジスタ５０３のドレイン
・ソース間に寄生する容量や配線間に寄生する容量で構
成することができる。このような浮遊容量Ｃ３を以てキャパシタ５０Ｂを構成
しても、前記実施例と同様な動作を実現することができ
る。次に、第６図は、第５回に示したアナログスイッチ回路
の具体的な回路構成例を示す。この実施例は、アナログスイッチ回路が集積回路で構成
され、アナログスイッチ４１はＣ−ＭＯ８回路をなす並
列に接続されたＰチャネル型のトランジスタ４０２とＮ
チャネル型のトランジスタ４０４とが設置されるととも
に、トランジスタ４０６．４０８．４１０．４１２を併
設したものである。各トランジスタ４０４．４０８．４１０の共通に接続さ
れたゲートには遅延回路５１から遅延制御パルスＤ、が
加えられ、また、各トランジスタ４０２．４０６．４１
２の共通に接続されたゲートには遅延制御パルスＤ、が
インバータ１２で反転されて加えられる。このアナログスイッチ回路において、電源端子３０には
電源から正電圧■Ｉ、Ｄ、電源端子３２には電源から負
電圧ＶＳＳが加えられる。そして入力端子３４にはロジ
ック回路８から制御パルスＣ１、入力端子３３には通過
又は遮断すべき入力信号ＳＩが加えられ、この入力信号
Ｓ１は抵抗３５を介してアナログスイッチ４１に加えら
れている。そして、アナログスイッチ４１が導通したとき、そのア
ナログスイッチ４１を通過した入力信号Ｓ１が出力端子
３８から取り出される。次に、第７図は、この発明のアナログスイッチ回路の応
用例である信号切換回路を示す。この信号切換回路では、スインｓｗ、　、ｓｗ。・・・ＳＷ、７がこの発明にかかるアナログスイッチ回
路を以て構成されており、各入力端子２１．２２．２３
・・・２８には選択すべき入力信号が加えられている。即ち、入力端子２１には、信号源としてのチューナから
オーディオ信号のしチャネル信号（Ｌｌ）、入力端子２
２には、信号源としてのチューナからオーディオ信号の
Ｒチャネル信号（Ｒ７〕力＜′ｆＪ［Ｉえられ、各入力
端子２１．２２にはライン出力信号のり、Ｒ信号が加え
られている。スイッチｓｗ、、ｓｗ５の通過信号はハンファ回路６２
．６４及び抵抗６６．６８を通して結合され、その合成
出力が出力端子７０から取り出される。各スイッチＳＷ
、、ＳＷ６、ｓｗ、ｏ、ｓｗ、。の通過信号はライン上で合成され、高忠実度のＬ出力と
しで出力端子７１から取り出され、また、各スイッチＳ
　Ｗ＝　、Ｓ　Ｗｓ　、Ｓ　Ｗ＋ｚ、ＳＷ、６の通過信
号はライン上で合成され、高忠実度のＲ出力として出力
端子７２から取り出される。このような信号切換回路では、この発明のアナログスイ
ッチ回路を用いて信号切換え時のノイズ発生を確実に除
くことができるので、高忠実度のオーディオ出力を取り
出すことができる。（その他の実施例）前記各実施例では３組のアナログスイッチ４１〜４３を
設置した場合について説明したが、選択すべき入力信号
に応して３以下又は４以上のアナログスイッチを設置し
てもよい。

【実験結果】

次に、第８図は、第５図に示したアナログスイッチ回路
における遅延回路５１の実験結果を示す。この遅延回路５１では、キャパシタ５０８が浮遊容量Ｃ
８で充当されており、抵抗５０６には１００にΩの抵抗
値が設定されている。実験によれば、トランジスタ５０３のゲートに第８図の
Ａに示す制御パルスＣ１を加えると、第８図のＢに示す
ように、浮遊容量Ｃ３の放電及び充電が行われ、出力点
Ｃには、第８図のＣに示すように、浮遊容量Ｃ５の端子
電圧■、に応した遅延制御パルスＤ１が得られる。この
実験例では、遅延制御パルスＤ１の立上りから遅延制御
パルスＤ１は瞬時に立下り、また、制御パルスＣＩの立
下り開始点ａ１から遅延制御パルスの立下点ａｚまで６
　（ｎｓ）以上の十分な遅延時間Ｔが得られていること
が分かる。

【発明の効果】

以上説明したように、この発明によれば、次のような効
果が得られる。（ａ）　　複数のアナログスイッチを選択的にスイッチ
ングさせる場合に、遮断状態となるべきアナログスイッ
チの導通区間を遅延させ、その導通区間と導通すべきア
ナログスイッチの導通区間とを重ね合わせることで、ア
ナログスイッチの同時オフ状態を防止でき、スイッチン
グ時のノイズ発生を確実に抑制することができる。（ｂ）　　第１のスイッチング手段を制御パルスでスイ
ッチングさせてコンデンサを放電させ、その充電を抵抗
を通して行うので、制御パルスの前縁に同期し、その後
縁側を充電の時定数を以て遅延させた制御パルスを得る
ことができ、この制御パルスを以てアナログスイッチの
同時オフ状態を確実に防止でき、不要なノイズ発生を回
避することができる。（Ｃ）　　第１のスイッチング手段に併設すべきキャパ
シタを浮遊容量を以て充当すれば、回路構成の簡略化が
実現できる。

【図面の簡単な説明】

第１図はこの発明のアナログスイッチ回路の第１実施例
を示す回路図、第２図は第１図に示したアナログスイッチ回路の動作を
示す図、第３図はこの発明のアナログスイッチ回路の第２実施例
を示す回路図、第４図は第３図に示したアナログスイッチ回路の動作を
示す図、第５図はこの発明のアナログスイッチ回路の第３実施例
を示す回路図、第６図は第５図に示したアナログスイッチ回路の具体的
な回路構成例を示す回路図、第７図はこの発明のアナログスイッチ回路の応用例を示
すブロック図、第８図は第５図に示したアナログスイッチ回路の実験結
果を示す図、第９図は従来のアナログスイッチ回路を示す回路図、第１０［ｉｌ：ｉ第９図に示したアナログスイッチ回路
の動作を示す図である。４１．４２．４３・・・アナログスイッチ５１．５２．
５３・・・遅延回路（パルス遅延回路）５０２・・・トランジスタ（第１のスイッチング手段）５０４・・・時定数回路５０６・・・抵抗５０８・・・キャパシタ５１０・・・インバータ回路（第２のスイッチング手段
）工」工」圧呂くの第闇、Ｔ第凹

Claims

【特許請求の範囲】１、通過又は遮断すべき複数の入力信号に対応して設置
され、前記入力信号を選択的に通過又は遮断させる複数
のアナログスイッチを備えたアナログスイッチ回路にお
いて、前記アナログスイッチに対する制御パルスを受け、その
前縁に同期するとともに、その後縁側を一定時間だけ遅
延させて前記アナログスイッチに加えるパルス遅延手段
を設置してなることを特徴とするアナログスイッチ回路
。２、通過又は遮断すべき複数の入力信号に対応して設置
され、前記入力信号を選択的に通過又は遮断させる複数
のアナログスイッチを備えたアナログスイッチ回路にお
いて、前記アナログスイッチに対する制御パルスを受けてスイ
ッチングする第１のスイッチング手段と、抵抗を通して
一定の時定数で充電されるとともに前記第１のスイッチ
ング手段が前記制御パルスで導通したとき、そのスイッ
チング手段を通して瞬時に放電されるキャパシタを備え
た時定数回路と、この時定数回路の前記キャパシタの端子電圧を受け、前
記制御パルスの後縁側を遅延させて前記アナログスイッ
チに加える第２のスイッチング手段と、を備えてなることを特徴とするアナログスイッチ回路。３、前記キャパシタは、前記第１のスイッチング手段に
並列に存在している浮遊容量を以て構成してなることを
特徴とする請求項２記載のアナログスイッチ回路。