KR20010094927A

KR20010094927A - 출력 버퍼 회로 및 그 제어 방법

Info

Publication number: KR20010094927A
Application number: KR1020010003565A
Authority: KR
Inventors: 이토구니히로; 우노오사무
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-03-30
Filing date: 2001-01-22
Publication date: 2001-11-03
Also published as: TW525345B; US20010026178A1; US7053660B2; US6924669B2; US20050189964A1; KR100693846B1

Abstract

출력 버퍼는 급격한 파형을 갖는 입력 신호를 수신하고 완만한 파형을 갖는 출력 신호를 생성하는 제1 구동 회로를 구비한다. 제2 구동 회로는 출력 단자에서 상기 제1 구동 회로에 접속되고 상기 제1 구동 회로보다 낮은 임피던스를 갖는다. 또한, 지연 회로는 상기 출력 단자에 접속되고 지연된 출력 신호를 생성한다. 제1 제어 회로는 상기 지연 회로와 상기 제2 구동 회로의 사이에 접속되고 상기 입력 신호 및 상기 지연된 출력 신호를 수신하며 상기 제2 구동 회로를 구동하는 데에 사용되는 제1 제어 신호를 생성한다.

Description

출력 버퍼 회로 및 그 제어 방법{OUTPUT BUFFER CIRCUIT AND CONTROL METHOD THEREFOR}

본 발명은 출력 버퍼 회로, 특히 완만한 상승 및 하강 에지를 갖는 출력 신호를 출력하는 출력 버퍼 회로 및 회전율 제어형 출력 버퍼 회로(slew-rate control type output buffer circuit)에 관한 것이다.

예컨대, USB(Universal Serial Bus)와 같은 인퍼페이스는 컴퓨터를 키보드에 접속하고 느린 데이터 전송을 성취하는 데에 사용되며, 신호 상승 및 하강 시간이 긴 출력 버퍼 회로를 구비한다. 상승 및 하강 시간이 긴 신호의 사용은 버스 케이블을 불필요 복사 방지용의 실드(shield)에 제공할 필요가 없다.

도 1은 제1 종래 기술의 출력 버퍼 회로(11)의 개략도이다.

출력 버퍼 회로(11)는 구동 회로(12), 제1 및 제2 제어 회로(13, 14)를 구비하고 있다. 구동 회로(12)는 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 접속되어 있는 P 채널(PMOS) 트랜지스터(TP1)와 N 채널(NMOS) 트랜지스터(TN1)를 구비하고 있다. PMOS 및 NMOS 트랜지스터(TP1, TN1)의 사이의 노드는 출력 버퍼 회로(11)의 출력 단자(15)에 접속되어 있다.

제1 제어 회로(13)는 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬 접속되어 있는 PMOS 트랜지스터(TP2) 및 2 개의 NMOS 트랜지스터(TN2, TN3)를 구비하고 있다. PMOS 트랜지스터(TP2)와 인접 NMOS 트랜지스터(TN2)의 사이의 노드는 PMOS 트랜지스터(TP1)의 게이트에 접속되어 있다. 외부 입력 신호(VIN)는 각각의 트랜지스터(TP2, TN2, TN3)의 게이트에 인가된다. 외부 입력 신호(VIN)에 응답하여, 트랜지스터(TP2, TN2, TN3)는 제어 신호(VP)를 출력 트랜지스터(TP1)의 게이트에 공급한다.

제2 제어 회로(14)는 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬 접속되어 있는 2 개의 PMOS 트랜지스터(TP3, TP4) 및 NMOS 트랜지스터(TN4)를 구비하고 있다. PMOS 트랜지스터(TP4)와 인접 NMOS 트랜지스터(TN4)의 사이의 노드는 NMOS 트랜지스터(TN1)의 게이트에 접속되어 있다. 외부 입력 신호(VIN)는 각각의 트랜지스터(TP3, TP4, TN4)의 게이트에 인가되어 있다. 외부 입력 신호(VIN)에 응답하여, 트랜지스터(TP3, TP4, TN4)는 제어 신호(VN)를 출력 트랜지스터(TN1)의 게이트에 공급한다.

PMOS 및 NMOS 트랜지스터(TP1, TN1)의 각각은 상대적으로 큰 트랜지스터 사이즈(게이트 폭)를 갖는다. 즉, PMOS 및 NMOS 트랜지스터(TP1, TN1)의 각각은 출력 단자(15)에서 낮은 임피던스를 갖는다. 제1 제어 회로(13)의 NMOS 트랜지스터(TN2, TN3)는 저전위 전원(VSS)에 유입하는 전류량을 제어하여, 완만한 하강 에지를 갖는 제어 신호(VP)는 PMOS 트랜지스터(TP1)에 공급된다. 결과로서, 완만한 상승 에지를 갖는 외부 출력 신호(VOUT)는 출력 단자(15)로부터 출력된다. 제2 제어 회로(14)의 PMOS 트랜지스터(TP3, TP4)는 고전위 전원(VDD)에서 유출되는 전류량을 제어하여, 완만한 상승 에지를 갖는 제어 신호(VN)가 NMOS 트랜지스터(TN1)에 공급된다. 결과로서, 완만한 하강 에지를 갖는 외부 출력 신호(VOUT)는 외부 단자(15)로부터 출력된다.

또, 출력 신호(VOUT)의 파형은 제1 및 제2 제어 회로(13, 14)에 의해 출력 트랜지스터(TP1, TN1)의 게이트에 각각 인가되는 제어 신호(VP, VN)의 파형 천이 시간을 제어함으로써 완만한 천이의 파형을 갖게된다.

출력 신호(VOUT)의 상승 시간 및 하강 시간의 최소치 및 최대치는 규격에 의해 규정되어 있다. 그러나, 제어 신호(VP, VN)의 파형은 각각의 트랜지스터(TP2∼TP4, TN2∼TN4)의 사이즈의 변화, 또는 제조 공정의 인자인 제1 및 제2 제어 회로(13, 14)와 출력 트랜지스터(TP1, TN2)의 사이의 배선 용량의 변동, 전원 전압의 변동 또는 온도 변화에 의해 크게 영향을 받는다. 즉, 외부 출력 신호(VOUT)의 상승 및 하강 시간의 변동은 증가하여, 상승 및 하강 시간은 규격 범위를 초과하게 된다.

도 2는 제2 종래 기술의 회전율 제어형 출력 버퍼 회로(211)의 개략도이다. 출력 버퍼 회로(211)는 출력 구동 트랜지스터의 게이트에서 입력 파형의 기울기(회전율)를 조정하여 출력 신호 변화시 소비 전류를 감소시킨다. 출력 버퍼 회로(211)는 출력 구동 트랜지스터(간단히 "출력 트랜지스터"라고 칭함; T1, T2), 외부 입력 신호(VIN)에 응답하여 각각의 출력 트랜지스터(T1, T2)의 온(ON)/오프(OFF) 제어를 실행하는 회전율 제어 회로(212, 213), 및 지연 회로(214)를 구비한다.

PMOS 트랜지스터인 제1 출력 트랜지스터(T1), NMOS 트랜지스터인 제2 출력 트랜지스터(T2)는 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬 접속되고, 트랜지스터(T1, T2)간의 노드는 출력 버퍼 회로(211)의 출력 단자(215)에 접속되어 있다. 특히, 제1 출력 트랜지스터(T1)는 고전위 전원(VDD)에 접속된 소스와 출력 단자(215)에 접속된 드레인으로 구성되고, 제1 제어 회로(212)로부터의 제어 신호(VP)가 제1 출력 트랜지스터(T1)의 게이트에 인가된다. 제2 출력 트랜지스터(T2)는 저전위 전원(VSS)에 접속된 소스와 출력 단자(215)에 접속된 드레인으로 구성되고, 제2 제어 회로(213)로부터의 제어 신호(VN)가 제2 출력 트랜지스터(T2)의 게이트에 인가된다.

제1 제어 회로(212)는 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬 접속되어 있는 PMOS 트랜지스터(T11)와 NMOS 트랜지스터(T12, T13), NMOS 트랜지스터(T13)에 병렬 접속된 NMOS 트랜지스터(T14)를 구비한다. PMOS 트랜지스터(T11)는 고전위 전원(VDD)에 접속된 소스와 NMOS 트랜지스터(T12)의 드레인에 접속된 드레인으로 구성되고, 외부 입력 신호(VIN)가 양 트랜지스터(T11, T12)의 게이트에 인가된다. NMOS 트랜지스터(T12)의 소스는 NMOS 트랜지스터(T13)의 드레인에 접속되어 있고, NMOS 트랜지스터(T13)의 소스는 저전위 전원(VSS)에 접속되어 있다. NMOS 트랜지스터(T14)는 상대적으로 큰 온 저항(ON resistance)을 갖고 그 트랜지스터의 게이트는 고전위 전원(VDD)에 접속되어 있다. 따라서, NMOS 트랜지스터(T14)는 보통 온(ON)되어 저항 소자로서 사용된다.

제2 제어 회로(213)는 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬 접속된 PMOS 트랜지스터(T21, T22)와 NMOS 트랜지스터(T23)와, PMOS 트랜지스터(T21)에 병렬 접속된 PMOS 트랜지스터(T24)를 구비한다. PMOS 트랜지스터(T21)는 고전위 전원(VDD)에 접속된 소스와 PMOS 트랜지스터(T22)의 소스에 접속된 드레인으로 구성되고, 외부 입력 신호(VIN)가 양 트랜지스터(T21, T22)의 게이트에 인가되어 있다. PMOS 트랜지스터(T22)의 드레인은 소스가 저전위 전원(VSS)에 접속되어 있는 NMOS 트랜지스터(T23)의 드레인에 접속되어 있다. PMOS 트랜지스터(T24)는 상대적으로 큰 온 저항을 갖고 그것의 게이트는 저전위전원(VSS)에 접속되어 있다. 따라서, PMOS 트랜지스터(T24)는 보통 온되어 저항 소자로서 사용된다.

지연 회로(214)는 외부 입력 신호(VIN)가 인가되는 입력 단자와 NMOS 트랜지스터(T13)와 PMOS 트랜지스터(T21)의 게이트에 접속된 출력 단자를 갖는 인버터 회로로 구성되어 있다.

출력 버퍼 회로(211)는 이하와 같이 동작한다.

(1) 외부 입력 신호(VIN)가 L 레벨[저전위 전원(VSS)의 레벨]로부터 H 레벨[고전위 전원(VDD)의 레벨]로 변화할 때, PMOS 트랜지스터(T22)는 즉시 턴오프하고 NMOS 트랜지스터(T23)는 턴온하여, 제어 신호(VIN)를 H 레벨로부터 L 레벨로 급격히 하강시킨다. 따라서, 출력 트랜지스터(T2)는 즉시 턴오프한다.

H 레벨 외부 입력 신호(VIN)에 응답하여, 제1(PMOS) 트랜지스터(T11)는 즉시 턴오프하고, NMOS 트랜지스터(T12)는 턴온한다. 그러나, 지연 회로(214)에 의해 지연되는 H 레벨의 외부 입력 신호(VIN)는 NMOS 트랜지스터(T13)의 게이트에 인가된다. 즉, 외부 입력 신호(VIN)가 변화하기 전의 H 레벨의 반전된 외부 입력 신호(VIN)는 소정의 시간동안 NMOS 트랜지스터(T13)의 게이트에 인가된다. 따라서, NMOS 트랜지스터(T13)는 소정의 시간동안 작동 가능하게 되어 제어 신호(VP)는 도 3에 *1으로 표시된 것과 같이 급격히 하강한다. 지연 회로(214)로부터의 지연 신호의 레벨이 소정의 지연 시간이 지난 후에 H 레벨로부터 L 레벨로 변화할 때, NMOS 트랜지스터(T13)는 턴오프되어 제어 신호(VP)는 NMOS 트랜지스터(T14)의 큰 온 저항에 의해 완만히 하강한다. 따라서, 제1 출력 트랜지스터(T1)가 완전히 턴온하는데에 필요한 시간은 제2 출력 트랜지스터(T2)가 턴오프되는 시간보다 더 길고, 따라서 L 레벨로부터 H 레벨로 완만히 변화하는 외부 출력 신호(VOUT)를 발생시킨다.

(2) 외부 입력 신호(VIN)가 H 레벨에서 L 레벨로 변화할 때, NMOS 트랜지스터(T12)는 즉시 턴오프되고, PMOS 트랜지스터(T11)는 턴온되어, 제어 신호(VP)를 L 레벨에서 H 레벨로 급격하게 상승시킨다. 따라서, 제1 출력 트랜지스터(T1)는 즉시 턴오프된다.

L 레벨 외부 입력 신호(VIN)에 응답하여, NMOS 트랜지스터(T23)는 즉시 턴오프되고, PMOS 트랜지스터(T22)는 턴온된다. 그러나, 지연 회로(214)에 의해 지연되는 L 레벨 외부 입력 신호(VIN)는 PMOS 트랜지스터(T21)의 게이트에 인가된다. 즉, 외부 입력 신호(VIN)가 변화하기 전에 L 레벨의 반전된 외부 입력 신호(VIN)는 소정의 시간동안 PMOS 트랜지스터(T21)의 게이트에 인가된다. 따라서, PMOS 트랜지스터(T21) 는 소정의 지연 시간동안 동작 가능하게 되어 제어 신호(VP)는 도 3의 *2에 의해 표시된 바와 같이 급격하게 상승하게 된다. 지연 회로(214)로부터의 지연 신호의 레벨이 소정의 지연 시간이 경과된 후에 L 레벨로부터 H 레벨로 변화할 때, PMOS 트랜지스터(T21)는 턴오프되어 제어 신호(VN)는 PMOS 트랜지스터(T24)의 큰 온 저항에 따라 완만히 상승하게 된다. 따라서, 제2 출력 트랜지스터(T2)가 완전히 턴온되는 데에 필요한 시간은 제1 출력 트랜지스터(T1)가 턴오프되는 시간보다 더 길게 되어, H 레벨에서 L 레벨로 완만히 변화하는 외부 출력 신호(VOUT)를 생성한다.

도 3은 제어 신호(VP, VN), 외부 출력 신호(VOUT) 및 출력 트랜지스터(T1,T2)를 통하여 흐르는 스위칭 전류(I)의 파형을 도시한다. 외부 출력 신호(VOUT)가 L 레벨에서 H 레벨로 변화할 때, 도 3에 도시된 바와 같이, 제어 신호(VP)는 완만하게 하강하고 제어 신호(VN)는 급격히 하강한다. 결과로서, 출력 트랜지스터(T1, T2)는 동시에 턴온되지 않는다. 외부 출력 신호(VOUT)의 레벨이 H 레벨에서 L 레벨로 변화할 때에, 출력 트랜지스터(T1, T2)는 동시에 턴온하지 않는다. 이것은 스위칭 시간에 출력 트랜지스터(T1, T2)를 통하여 흐르는 전류(I)를 감소시켜서, 출력 버퍼 회로(211)의 소비 전류를 절감할 수 있다.

NMOS 트랜지스터(T13) 및 PMOS 트랜지스터(T21)가 스위칭 시간에 지연 회로(214)의 지연 시간동안 턴온됨에 따라, 제어 신호(VP, VN)는 *1 및 *2로 표시된 바와 같이 급격히 변화한다. 지연 회로(214)의 지연 시간은 제어 신호(VP, VN)가 출력 트랜지스터(T1, T2)의 임계 전압에 도달하는 시간으로 설정되기 때문에, 외부 출력 신호(VOUT)에 응답하는 상승 및 하강을 더 빠르게 할 수 있어서, 출력 버퍼 회로(211)의 전파 지연 시간을 감소시킨다. 외부 출력 신호의 회전율은 보통 COMS 인버터의 출력 신호의 회전율보다 더 늦기 때문에, 출력 버퍼 회로(211)는 느린(저주파수) 데이터 전송에 적합하다.

그러나, 출력 버퍼 회로(211)가 고주파수 데이터 전송에 사용되는 경우에, 제어 신호(VP, VN)는 고주파수에 응답하여 변화할 수 없어서, 외부 출력 신호(VOUT)를 풀스윙(FULL SWING)할 수 없게 된다. 도 4a에 도시된 바와 같이 외부 입력 신호(VIN)가 출력 버퍼 회로(211)에 공급되는 경우, 예컨대, 제어 신호(VP, VN)는 도 4b에 도시된 바와 같이 외부 입력 신호(VIN)가 급격하게 변화하기 때문에H 레벨 및 L 레벨에 도달할 수 없다. 결과로서, 외부 출력 신호(VOUT)는 도 4c에 도시된 바와 같이 H 레벨[고전위 전원(VDD)의 레벨]에 도달할 수 없게 된다. 즉, 발생된 외부 입력 신호(VIN)의 H 레벨 펄스 폭(W1)보다 더 좁은 H 레벨 펄스 폭(W2)을 갖는 외부 출력 신호(VOUT)는 데이터 전송에서 에러를 발생시킨다. 또한 펄스 폭(W2)은 기능불량을 일으키는 공정, 온도 및 공급 전압(PTV 변동)의 변동에 의해 더 좁아지게 된다.

이 동작 속도보다 더 느린 속도에서 출력 버퍼 회로(211)를 사용하기 위해서, 긴 시간동안 출력 트랜지스터(T1, T2)의 임계 전압 부근의 중간 전위에서 제어 신호(VP, VN)의 전압을 유지하는 것이 필요하다. 그러나, 이것은 이전의 경우에서의 외부 출력 신호(VOUT) 및 펄스 폭의 풀스윙에 관련되는 이후 설명할 문제를 발생시킨다.

따라서, 본 발명의 제1 목적은 천이 시간이 거의 변화하지 않는 신호를 출력할 수 있는 출력 버퍼 회로를 제공하는 것이다.

본 발명의 제2 목적은 높은 동작 주파수나 낮은 동작 주파수를 극복할 수 있는 회전율 제어형 출력 버퍼 회로를 제공하는 것이다.

본 발명의 제1 특징에 있어서, 출력 버퍼 회로를 제어하는 방법이 제공된다. 출력 버퍼 회로는 급격한 파형을 갖는 입력 신호를 수신하고 완만한 파형을 갖는 출력 신호를 발생시켜서 출력 버퍼 회로의 출력 단자로부터 출력하는 제1 구동 회로와, 출력 단자에 접속되고 제1 구동 회로보다 낮은 출력 임피던스를 갖는 제2 구동 회로를 구비한다. 상기 방법은 제1 구동 회로를 사용하여 입력 신호의 변화에 따라서 출력 신호를 변화시키고 출력 신호를 소정의 양만큼 변화시킨 후에 제2 구동 회로를 구동시키는 단계를 포함한다.

본 발명의 제2 특징에 있어서, 출력 버퍼를 제어하는 방법이 제공된다. 출력 버퍼 회로는 제1 및 제2 구동 회로를 포함한다. 제1 구동 회로는 제1 전원과 출력 버퍼 회로의 출력 단자의 사이에 접속된 제1 출력 트랜지스터와, 제2 전원과 출력 단자의 사이에 접속된 제2 출력 트랜지스터를 구비한다. 제1 및 제2 출력 트랜지스터는 급격한 파형을 갖는 입력 신호에 응답하여 완만한 파형을 갖는 출력 신호를 발생시킨다. 제2 구동 회로는 제1 전원과 출력 단자의 사이에 접속된 제3 출력 트랜지스터와, 제2 전원과 출력 단자의 사이에 접속된 제4 출력 트랜지스터를 구비한다. 제3 및 제4 출력 트랜지스터는 제1 및 제2 출력 트랜지스터보다 낮은 임피던스를 갖는다. 우선, 출력 신호가 제1 구동 회로를 사용하여 입력 신호에 따라 생성된다. 다음에, 지연 신호는 출력 신호를 지연시킴으로써 생성되고 제3 및 제4 출력 트랜지스터를 제어하는 제어 신호는 지연 신호 및 입력 신호에 따라 생성되어 제어 신호에 따라 제2 구동 회로를 구동시킨다.

본 발명의 제3 특징에 있어서, 급격한 파형을 갖는 입력 신호를 수신하고 완만한 파형을 갖는 출력 신호를 생성하여 출력 버퍼 회로의 출력 단자에서 출력하는 제1 구동 회로를 구비하는 출력 버퍼 회로를 제공한다. 제2 구동 회로는 출력 단자에 접속되고 제1 구동 회로보다 낮은 출력 임피던스를 갖는다. 지연 회로는 출력 단자에 접속되어 출력 신호를 지연시키고 지연된 출력 신호를 생성한다. 제1 제어회로는 지연 회로와 제2 구동 회로의 사이에 접속되어 입력 신호 및 지연된 출력 신호를 수신하고 제2 구동 회로를 구동하는 제1 제어 신호를 생성한다.

본 발명의 제4 특징에 있어서, 제1 전원과 제2 전원의 사이에 직렬 접속된 제1 및 제2 출력 트랜지스터를 구비하는 출력 버퍼 회로를 제공한다. 제1 및 제2 제어 회로는 제1 및 제2 출력 트랜지스터에 접속되어 입력 신호를 수신하고 제1 및 제2 출력 트랜지스터를 제어하는 제1 및 제2 제어 신호를 각각 생성한다. 제1 및 제2 출력 트랜지스터는 출력 버퍼 회로의 출력 단자에서 출력 신호를 생성한다. 제3 제어 회로는 출력 단자와 제1 및 제2 제어 회로의 사이에 접속되어 입력 신호 및 출력 신호를 수신하고 입력 신호 및 출력 신호에 따라 제1 및 제2 제어 신호의 회전율을 제어함으로써 출력 신호의 회전율을 제어한다. 제3 제어 회로는 제1 및 제2 출력 트랜지스터가 턴오프되어 입력 신호에 따라 제1 및 제2 제어 신호를 생성할 때 제1 및 제2 제어 회로를 제어하고, 제1 및 제2 출력 트랜지스터가 턴온될 때 제1 및 제2 제어 신호가 입력 신호의 변화에 응답하여 급격하게 상승하거나 하강하고 소정의 시간이 경과된 후에 완만히 상승 또는 하강하며 출력 신호가 소정의 레벨에 도달할 때 급격하게 상승 또는 하강하도록 제1 및 제2 제어 회로를 제어한다.

발명의 다른 특징 및 장점은 발명의 원리를 예시하는 방법으로 첨부된 도면을 참조하여 이하의 설명으로부터 분명해 질 것이다.

도 1은 제1 종래 기술의 출력 버퍼 회로의 개략도.

도 2는 제2 종래 기술의 출력 버퍼 회로의 개략도.

도 3은 도 2의 출력 버퍼 회로의 동작을 설명하는 파형도.

도 4a 내지 도 4c는 도 2의 출력 버퍼 회로의 고주파수 동작을 설명하는 파형도.

도 5는 본 발명의 제1 실시예에 따른 출력 버퍼 회로의 개략도.

도 6은 도 5의 출력 버퍼 회로의 동작을 설명하는 파형도.

도 7은 도 5의 출력 버퍼 회로의 출력 신호의 천이 기간을 설명하는 파형도.

도 8은 본 발명의 제2 실시예에 따른 출력 버퍼 회로의 개략도.

도 9는 본 발명의 제3 실시예에 따른 출력 버퍼 회로의 개략도.

도 10은 본 발명의 제4 실시예에 따른 출력 버퍼 회로의 개략도.

도 11은 도 10의 출력 버퍼 회로의 동작을 설명하는 파형도.

도 12a 내지 도 12c는 도 10의 출력 버퍼 회로의 고주파수 동작을 설명하는 파형도.

도 13은 본 발명의 제4 실시예에 따른 출력 버퍼 회로의 개략도.

도 14는 도 13의 출력 버퍼 회로의 동작을 설명하는 파형도.

<도면의 주요 부호의 간단한 설명>

11, 211 : 출력 버퍼 회로

22 : 제1 구동 회로

23, 42 : 제2 구동 회로

24, 52, 212 : 제1 제어 회로

25, 53, 213 : 제2 제어 회로

26 : 지연 회로

42a, 42b, 42c : 부구동 회로

234 : 제1 인버터 회로

235 : 제2 인버터 회로

236 : NAND 게이트

237 : NOR 게이트

T1 : 제1 출력 트랜지스터

T2 : 제2 출력 트랜지스터

T3 : 제3 출력 트랜지스터

T4 : 제4 출력 트랜지스터

도면에 있어서 동일한 소자는 동일한 번호로 사용되었다.

도 5는 본 발명의 제1 실시예에 따른 출력 버퍼 회로(21)의 개략도이다. 출력 버퍼 회로(21)는 제1 및 제2 구동 회로(22, 23), 제1 및 제2 제어 회로(24, 25), 및 지연 회로(26)를 구비한다. 출력 버퍼 회로(21)는 입력 단자(27)로부터 외부 입력 신호(VIN)를 수신하고 소정의 규격에 대응하는 완만한 상승 및 하강 에지를 갖는 외부 출력 신호(VOUT)를 생성한다. 출력 버퍼 회로(21)는 출력 단자(28)로부터 외부 출력 신호(VOUT)를 출력한다. 출력 버퍼 회로(21)는 출력 단자(28)에 대하여 낮은 임피던스 특성을 갖는다.

제1 구동 회로(22)는 소정의 규격에 대응하는 완만한 상승 및 하강 에지를 갖는 외부 출력 신호(VOUT)를 생성하고, 제2 구동 회로(23)는 낮은 임피던스 특성을 제공한다.

제1 구동 회로(22)는 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 접속된 PMOS 트랜지스터(제1 출력 트랜지스터; T1) 및 NMOS 트랜지스터(제2 출력 트랜지스터; T2)를 구비한다. 출력 트랜지스터(T1, T2)는 트랜지스터 사이즈(게이트 폭)를 외부 출력 신호(VOUT)가 입력 신호(VIN)의 급격한 변화에 응답하여 완만히 상승하거나 하강하도록 설정한다. 즉, 출력 트랜지스터(T1, T2)는 트랜지스터 사이즈를 높은 임피던스 특성을 갖도록 설정한다. 제1 제어 회로(24)로부터의 제1 제어 신호(S1)는 제1 출력 트랜지스터(T1)의 게이트에 인가되고, 제1 제어 회로(24)로부터의 제2 제어 신호(S2)는 제2 출력 트랜지스터(T2)의 게이트에 인가된다.

제2 구동 회로(23)는 고전위 전원(VDD)과 저전위 전원(VSS)의 사이에 직렬 접속된 PMOS 트랜지스터(제3 출력 트랜지스터; T3) 및 NMOS 트랜지스터(제4 출력 트랜지스터; T4)를 구비한다. 출력 트랜지스터(T3, T4)는 트랜지스터 사이즈(게이트 폭)를 외부 출력 신호(VOUT)가 정적 상태에 있을 때 낮은 임피던스 특성을 갖도록 설정한다. 제2 제어 회로(25)로부터의 제3 제어 신호(S3)는 제3 출력 트랜지스터(T3)의 게이트에 인가되고, 제2 제어 회로(25)로부터의 제4 제어 신호(S4)는 제4 출력 트랜지스터(T4)의 게이트에 인가된다.

제1 제어 회로(24)는 2 개의 인버터 회로(31, 32)를 포함한다. 제1 인버터 회로(31)는 외부 입력 신호(VIN)를 수신하고 반전된 외부 입력 신호(VIN)인 제1 제어 신호(S1)를 생성한다. 제2 인버터 회로(32)는 외부 입력 신호(VIN)를 수신하고, 반전된 외부 입력 신호(VIN)인 제2 제어 신호(S2)를 생성한다.

제2 제어 회로(25)는 NAND 게이트(33) 및 NOR 게이트(34)를 포함한다. NAND 게이트(33)는 외부 입력 신호(VIN)와 지연 회로(26)로부터의 지연 신호(SD)를 수신하고 외부 입력 신호(VIN)와 지연 신호(SD)에 NAND 연산을 실행하여 제3 제어 신호(S3)를 생성한다. NOR 게이트(34)는 외부 입력 신호(VIN)와 지연 회로(26)로부터의 지연 신호(SD)를 수신하고 외부 입력 신호(VIN)와 지연 신호(SD)에 NOR 연산을 실행하여 제4 제어 신호(S4)를 생성한다.

지연 회로(26)는 직렬 접속된 짝수 개의 인버터 회로(35∼38)를 포함한다. 제1 인버터 회로(35)는 외부 출력 신호(VOUT)가 공급되고 최종 인버터 회로(38)는 지연 신호(SD)를 출력한다. 따라서 외부 출력 신호(VOUT)는 인버터 회로(35∼38)의 개수에 따라 소정의 시간만큼 지연된다.

인버터 회로(35∼38)의 개수는 제1 구동 회로(22)가 제1 구동 회로(22)의 특성에 따라 동작한 후 제2 구동 회로(23)가 소정의 지연 시간에서 동작하도록 설정된다. 즉, 제1 구동 회로(22)의 출력 트랜지스터(T1, T2)는 높은 임피던스 특성을 갖기때문에, 제1 구동 회로(22)에 의해 생성된 외부 출력 신호(VOUT)는 완만한 상승 및 하강 에지를 갖는다. 외부 출력 신호(VOUT)가 충분히 상승하거나 하강한 후, 제2 구동 회로(23)는 구동된다. 제2 구동 회로(23)는 낮은 임피던스 특성을 갖는다. 따라서, 제1 구동 회로(22)는 외부 출력 신호(VOUT)를 완만하게 상승시키고 하강시켜, 제2 구동 회로(23)는 저출력 임피던스 특성을 유지한다.

출력 버퍼 회로(21)의 동작은 도 6 및 도 7을 참조하여 설명할 것이다.

우선, 외부 입력 신호(VIN)가 L 레벨[저전위 전원(VSS)의 레벨]에서 H 레벨[고전위 전원(VDD)의 레벨]로 상승하는 경우에 대하여 설명한다. 이 경우에 있어서, 외부 출력 신호(VOUT)의 변화 지점으로부터 지연 신호(SD)의 변화 지점까지의 기간을 제1 기간[도 6의 기간(A1)]으로 설정하고, 지연 신호(SD)가 변화한 후의 기간을 제2 기간[도 6의 기간(B1)]으로 설정한다.

[제1 기간]

입력 신호(VIN)의 상승에 응답하여, 제1 제어 회로(24)는 제1 및 제2 제어 신호(S1, S2)를 하강시켜서, 제1 출력 트랜지스터(T1)를 턴온하고 제2 출력 트랜지스터(T2)를 턴오프한다.

제2 제어 회로(25)는 H 레벨의 제3 제어 신호(S3)를 출력하고, 입력 신호(VIN)의 상승에 응답하여 제4 제어 신호(S4)를 하강시킨다. 이것은 제3 출력 트랜지스터(T3)를 턴오프하고 제4 출력 트랜지스터(T4)를 턴오프한다. 결과로서, 높은 임피던스 특성을 갖는 제1 출력 트랜지스터(T1)는 외부 출력 신호(VOUT)를 L레벨에서 H 레벨로 천천히 상승시킨다.

제1 기간에 있어서, 제1 및 제2 출력 트랜지스터(T1, T2)는 동시에 턴온될 수 있다. 그러나, 출력 트랜지스터(T1, T2)가 높은 임피던스 특성을 가짐에 따라, 출력 트랜지스터(T1, T2)에 흐르는 전류량은 낮은 임피던스 특성을 갖는 종래의 출력 트랜지스터(TP1, TN1)에 흐르는 전류량보다 매우 적다.

[제2 기간]

지연 신호(SD)의 상승에 응답하여, 제2 제어 회로(25)는 제3 제어 신호(S3)를 하강시켜서, 제3 출력 트랜지스터(T3)를 턴온한다. 제3 출력 트랜지스터(T3)의 ON 동작은 출력 버퍼 회로(21)가 저출력 임피던스 특성을 갖도록 한다. 상기로부터 분명해진 바와 같이, 제4 출력 트랜지스터(T4)는 먼저 턴오프되고 다음에 소정의 시간이 경과된 후에 제3 출력 트랜지스터(T3)는 턴온된다. 따라서, 출력 트랜지스터(T3, T4)는 동시에 턴온되지 않기 때문에, 출력 트랜지스터(T3, T4)에 흐르는 관통 전류는 거의 제로(0)가 된다.

외부 입력 신호(VIN)가 H 레벨에서 L 레벨로 하강하는 경우를 설명한다. 이 경우에 있어서, 외부 출력 신호(VOUT)의 변화 지점으로부터 지연 신호(SD)의 변화 지점까지의 기간을 제3 기간[도 6의 기간(A2)]으로 설정하고, 지연 신호(SD)가 변화한 후의 기간을 제4 기간[도 6의 기간(B2)]으로 설정한다.

[제3 기간]

입력 신호(VIN)의 하강에 응답하여, 제1 제어 회로(24)는 제1 및 제2 제어 신호(S1, S2)를 상승시켜서, 제1 출력 트랜지스터(T1)를 턴오프하고 제2 출력 트랜지스터(T2)를 턴온한다.

입력 신호(VIN)의 하강에 응답하여, 제2 제어 회로(25)는 제3 제어 신호(S3)를 상승시키고 L 레벨의 제4 제어 신호(S4)를 출력한다. 이것은 제3 출력 트랜지스터(T3)를 턴오프하고 제4 출력 트랜지스터(T4)의 턴오프를 유지한다. 결과로서, 높은 임피던스 특성을 갖는 제2 출력 트랜지스터(T2)는 외부 출력 신호(VOUT)를 H 레벨에서 L 레벨로 천천히 하강시킨다.

[제4 기간]

지연 신호(SD)의 하강에 응답하여, 제2 제어 회로(25)는 제4 제어 신호(S4)를 상승시켜서, 제4 출력 트랜지스터(T4)를 턴온한다. 제4 출력 트랜지스터(T4)의 온(ON) 동작은 출력 버퍼 회로(21)가 저출력 임피던스 특성을 갖도록 한다. 분명히, 제3 출력 트랜지스터(T3)는 우선 턴오프되고 다음에 소정의 시간이 경과된 후에 제4 출력 트랜지스터(T4)가 턴온된다. 따라서, 출력 트랜지스터(T3, T4)는 동시에 턴온되지 않기 때문에, 출력 트랜지스터(T3, T4)에서 흐르는 관통 전류는 거의 제로(0)가 된다.

도 7은 제1 실시예의 출력 버퍼 회로(21)와 종래의 출력 버퍼 회로(11)로부터의 외부 출력 신호(VOUT)의 파형을 파형을 도시한다. V1min 은 출력 버퍼 회로(21)의 외부 출력 신호(VOUT)의 천이 시간이 최소값일 때의 파형을 표시하고, V1max 는 출력 버퍼 회로(21)의 외부 출력 신호(VOUT)의 천이 시간이 최대값일 때의 파형을 표시한다. V2min 은 종래의 출력 버퍼 회로(11)의 외부 출력 신호(VOUT)의 천이 시간이 최소값일 때의 파형을 표시하고, V2max 는 종래의 출력 버퍼회로(11)의 외부 출력 신호(VOUT)의 천이 시간이 최대값일 때의 파형을 표시한다. 천이 시간은 생산 공정 등의 변화에 종속하여 변화한다. 제1 실시예에 따라, 제1 및 제2 출력 트랜지스터(T1, T2)는 높은 임피던스 특성을 갖고 급격한 상승 및 하강을 표시하는 제1 및 제2 제어 신호(S1, S2)는 제1 및 제2 출력 트랜지스터(T1, T2)의 게이트에 인가된다. 제1 및 제2 제어 신호(S1, S2)가 생산 변화에 의해 영향을 받기 어렵기 때문에, 천이 시간의 변화는 종래 기술에 비교해서 적어진다.

제1 실시예의 출력 버퍼 회로(21)는 이하의 장점을 갖는다.

(1) 제1 구동 회로(22)는 급격한 파형을 갖는 입력 신호(VIN)에 응답하여 완만한 파형을 갖는 신호(VOUT)를 생성하고, 제2 구동 회로(23)는 제1 구동 회로(22)보다 저출력 임피던스를 갖는다. 제1 및 제2 제어 회로(24, 25)는 입력 신호(VIN)와 지연 회로(26)으로부터의 지연 신호(SD)에 응답하여 제1 구동 회로(22)에 의해 출력 신호(VOUT)를 충분히 변화시킨 후에 제2 구동 회로(23)를 구동한다. 제1 구동 회로(22)의 각각의 출력 트랜지스터(T1, T2)의 게이트에 인가되는 제어 신호(S1, S2)는 제조 변동에 의해 영향을 받기 어렵다. 따라서, 제1 구동 회로(22)는 완만한 파형을 갖는 출력 신호(VOUT)를 생성해서 출력 신호(VOUT)의 정적 상태에서 제2 구동 회로(23)의 낮은 임피던스 특성 때문에 출력 신호(VOUT)의 천이 시간의 변화는 더 작게 된다.

(2) 제2 제어 회로(25)는 제3 출력 트랜지스터(T3)가 턴오프된 후에 제4 출력 트랜지스터(T4)를 턴온한다. 제2 제어 회로(25)는 또한 제4 출력 트랜지스터(T4)가 턴오프된 후에 제3 출력 트랜지스터(T3)를 턴온한다. 결과로서,제3 및 제4 출력 트랜지스터(T3, T4)는 동시에 턴온하지 않기 때문에, 관통 전류는 제3 및 제4 출력 트랜지스터(T3, T4)로 흐르지 않는다. 이것은 소비 전류의 증가를 방지한다.

도 8은 본 발명의 제2 실시예에 따라 출력 버퍼 회로(41)의 개략도를 도시한다. 출력 버퍼 회로(41)는 출력 임피던스 값을 변경한다. 출력 버퍼 회로(41)는 제1 및 제2 구동 회로(22, 42), 제1 및 제2 제어 회로(24, 43), 지연 회로(26) 및 제3 인버터 회로(44, 45, 46)를 구비한다. 제2 구동 회로(42)는 복수개의 부구동 회로(42a, 42b, 42c)(이 경우에는 3 개)로 구성되고, 제2 제어 회로(43)는 3 개의 관련된 부제어 회로(43a, 43b, 43c)로 구성되어 있다.

부구동 회로(42a, 42b, 42c)는 각각 PMOS 트랜지스터(출력 트랜지스터; T3a∼T3c) 및 NMOS 트랜지스터(출력 트랜지스터; T4a∼T4c)로 구성되어 있다. PMOS 트랜지스터(T3a∼T3c) 중 적어도 하나는 다른 트랜지스터와 상이한 임피던스를 갖는다.

각 부제어 회로(43a, 43b, 43c)는 각각의 출력 트랜지스터(T3a∼T3c)를 제어하기 위한 제어 신호(S3a∼S3c)를 생성하는 NAND 게이트(47a∼47c)와, 각각의 출력 트랜지스터(T4a∼T4c)를 제어하기 위한 제어 신호(S4a∼S4c)를 생성하는 NOR 게이트(48a∼48c)로 구성되어 있다. 각각의 NAND 게이트(47a∼47c)는 외부 입력 신호(VIN), 지연 신호(SD) 및 선택 신호(SEL0, SEL1, SEL2)를 수신하는 3 입력 소자이다. 각각의 NOR 게이트(48a∼48c)는 외부 입력 신호(VIN), 지연 신호(SD) 및 인버터 회로(44, 45, 46)로부터의 반전된 선택 신호(SEL0, SEL1, SEL2)를 수신하는3 입력 소자이다.

따라서, 선택 신호(SEL0, SEL1, SEL2) 중 적어도 하나가 하이 상태(H 레벨)가 될 때, 제어 신호(S3a∼S3c, S4a∼S4c)는 H 레벨 선택 신호에 응답하여 부구동 회로(42a, 42b, 42c) 중 적어도 하나에 인가됨으로써 그 부구동 회로를 동작 가능하게 한다. 출력 버퍼 회로(41)의 출력 임피던스는 동작 가능한 적어도 하나의 부구동 회로(42a∼42c)에 의해 결정된다.

제2 실시예는 이하의 장점을 갖는다.

출력 버퍼 회로(41)는 상이한 임피던스를 갖는 3 개의 부구동 회로(42a∼42c)로 구성된 제2 구동 회로(42)를 갖는다. 선택 신호(SEL0, SEL1, SEL2)에 따라, 부구동 회로(42a∼42c) 중 적어도 하나는 출력 신호(VOUT)가 정적 상태일 때에 출력 임피던스를 선택할 수 있다.

도 9는 본 발명의 제3 실시예에 따른 반전 출력 버퍼 회로(51)의 개략도이다. 반전 출력 버퍼 회로(51)는 위상이 입력 신호(VIN)의 위상과 정반대인 출력 신호(VOUT)를 생성한다. 반전 출력 버퍼 회로(51)는 제1 및 제2 구동 회로(22, 23), 제1 및 제2 제어 회로(52, 53) 및 지연 회로(54)를 구비한다. 제1 제어 회로(52)는 2 개의 버퍼 회로(55, 56)를 구비한다. 버퍼 회로(55, 56)는 각각 입력 신호(VIN)과 동일한 위상의 제1 및 제2 제어 신호(S11, S12)를 제1 및 제2 출력 트랜지스터(T1, T2)의 게이트에 인가한다. 제2 제어 회로(53)는 제3 출력 트랜지스터(T3)의 게이트에 인가된 제3 제어 신호(S13)를 생성하는 OR 게이트(57)와, 제4 출력 트랜지스터(T4)의 게이트에 인가된 제4 제어 신호(S14)를 생성하는 AND 게이트(58)를 구비한다. 홀수 개의 인버터 회로(35, 36, 37)로 구성되는 지연 회로(54)는 외부 출력 신호(VOUT)를 지연하고 외부 출력 신호(VOUT)의 반전된 신호를 생성한다. 출력 버퍼 회로(51)는 제1 실시예의 출력 버퍼 회로(21)와 유사한 방법으로 동작한다.

출력 버퍼 회로(51)는 제2 실시예에 적용될 수 있다. 제1 및 제2 제어 신호(S11, S12)가 입력 신호(VIN)와 동일한 위상을 가짐에 따라, 입력 신호(VIN)는 제1 및 제2 출력 트랜지스터(T1, T2)의 게이트에 직접 인가될 수 있다. 이러한 경우에 있어서, 제1 제어 회로는 생략될 수 있다.

제1 내지 제3 실시예는 고전위 전원(VDD)에 접속된 출력 트랜지스터(T1, T3)만을 구비하는 출력 버퍼 회로, 또는 저전위 전원(VSS)에 접속된 출력 트랜지스터(T2, T4)만을 구비하는 오픈 드레인형 출력 버퍼 회로에 구체화될 수 있다.

도 10은 본 발명의 제4 실시예에 따른 회전율 제어형 출력 버퍼 회로(231)의 개략도이다. 출력 버퍼 회로(231)는 제1 및 제2 출력 구동 트랜지스터(이하에는 간단히 "출력 트랜지스터"라고 함)(T1, T2)와, 외부 입력 신호(VIN)에 응답하여 각각의 출력 트랜지스터(T1, T2)의 온/오프 제어를 실행하는 제1 및 제2 회전율 제어 회로(이하에는 간단히 "제어 회로"라고 함)(212, 213)와, 지연 회로(232) 및 신호 발생기(233)를 구비한다.

버퍼 회로인 것이 바람직한 지연 회로(232)는 종래의 지연 회로(14)와 사실상 동일한 지연 시간만큼 외부 입력 신호(VIN)를 지연시킨 지연 신호(SD)를 생성한다.

신호 발생기(233)는 제1 및 제2 인버터 회로(234, 235), NAND 게이트(236) 및 NOR 게이트(237)로 구성되어 있다.

제1 인버터 회로(234)는 낮은 임계 전압(Vt1)[출력 버퍼 회로(231)의 L 레벨 출력 인터페이스 규격인 VOL_max 정도의 전압]을 갖는다. 이 임계 전압(Vt1)에 기초하여, 제1 인버터 회로(234)는 외부 출력 신호(VOUT)의 반전된 신호(S1)를 NAND 게이트(236)에 공급한다. 반전된 신호(S1)는 외부 출력 신호(VOUT)의 전압이 임계 전압(Vt1)보다 큰 동안 L 레벨을 유지한다.

NAND 게이트(236)는 반전된 신호(S1) 및 지연 신호(SD)를 수신하고 반전된 신호(S1)와 지연 신호(SD)에 NAND 연산을 실행하여 제1 스위칭 제어 신호(S2)를 생성한다. 제1 스위칭 제어 신호(S2)는 NMOS 트랜지스터(T13)의 게이트에 인가된다. 제1 스위칭 제어 신호(S2)는 지연 신호(SD)의 상승으로부터 반전된 신호(S1)의 하강 기간동안 L 레벨을 유지한다. 즉, 제1 스위칭 제어 신호(S2)는 외부 입력 신호(VIN)가 상승하기 때문에 소정의 시간이 경과된 후에 외부 출력 신호(VOUT)가 임계 전압(Vt1)보다 더 높아질 때까지 L 레벨을 유지한다. 따라서, NMOS 트랜지스터(T13)는 지연 신호(SD)의 상승으로부터 반전된 신호(S1)의 하강까지의 기간동안 오프시킨다. 즉, 신호 발생기(233)는 외부 입력 신호(VIN)가 상승하기 때문에 소정의 시간동안 NMOS 트랜지스터(T13)를 턴온하고, 즉시 NMOS 트랜지스터(T13)를 턴오프하며, 외부 출력 신호(VOUT)의 레벨에 따라 NMOS 트랜지스터(T13)를 다시 턴온한다.

NMOS 트랜지스터(T13)의 온(ON)/오프(OFF)는 제어 신호(VP)의 하강 파형[즉, 외부 출력 신호(VOUT)의 상승 파형]을 결정한다. 특히, NMOS 트랜지스터(T13)가 온되어 있는 동안 제어 신호(VP)는 급격히 하강하고, NMOS 트랜지스터(T13)가 오프되어 있는 동안 NMOS 트랜지스터(T14)의 온 저항에 의해 완만하게 하강한다. 따라서, 외부 출력 신호(VOUT)는 NMOS 트랜지스터(T13)가 외부 입력 신호(VIN)의 상승에서 턴온됨에 따라 동작 개시 지점에 급속히 도달하고, 외부 출력 신호(VOUT)는 NMOS 트랜지스터(T13)가 턴오프됨에 따라 완만히 상승한다. 외부 출력 신호(VOUT)는 임계 전압(Vt1)을 초과할 때, NMOS 트랜지스터(T13)는 다시 턴온되고, 외부 출력 신호(VOUT)를 H 레벨로 급격히 상승시킨다.

제2 인버터 회로(235)는 높은 임계 전압(Vt2)[출력 버퍼 회로(231)의 H 레벨 출력 인터페이스 규격인 VOH_min 정도의 전압]을 갖는다. 임계 전압(Vt2)에 기초하여, 제2 인버터 회로(235)는 외부 출력 신호(VOUT)의 반전된 신호(S3)를 NOR 게이트(237)에 공급한다. 반전된 신호(S3)는 외부 출력 신호(VOUT)의 전압이 임계 전압(Vt2)보다 낮은 동안 H 레벨을 유지한다.

NOR 게이트(237)는 반전된 신호(S3) 및 지연 신호(SD)를 수신하고 반전된 신호(S3)와 지연 신호(SD)에 NOR 연산을 실행하여 제2 스위칭 제어 신호(S4)를 생성한다. 제2 스위칭 제어 신호(S4)는 PMOS 트랜지스터(T21)의 게이트에 인가된다. 제2 스위칭 제어 신호(S4)는 지연 신호(SD)의 하강으로부터 반전된 신호(S3)의 상승까지의 기간동안 H 레벨을 유지한다. 즉, 제2 스위칭 제어 신호(S4)는 외부 입력 신호(VIN)가 하강하기 때문에 소정의 시간이 경과된 후에 외부 출력 신호(VOUT)가임계 전압(Vt2)보다 낮게 될 때까지 H 레벨을 유지한다. 따라서, PMOS 트랜지스터(T21)는 지연 신호(SD)의 하강으로부터 반전된 신호(S3)의 상승까지의 기간동안 오프된다. 즉, 외부 입력 신호(VIN)가 하강하기 때문에 신호 발생기(233)는 소정의 시간동안 PMOS 트랜지스터(T21)를 턴온하고, 임시로 PMOS 트랜지스터(T21)를 턴오프하며, 외부 출력 신호(VOUT)의 레벨에 따라 다시 PMOS 트랜지스터(T21)를 턴온한다.

PMOS 트랜지스터(T21)의 온(ON)/오프(OFF)는 제어 신호(VN)의 상승 파형[즉, 외부 출력 신호(VOUT)의 하강 파형]을 결정한다. 특히, PMOS 트랜지스터(T21)가 온되어 있는 동안 제어 신호(VN)는 급격히 상승하고, PMOS 트랜지스터(T21)가 오프되어 있는 동안 PMOS 트랜지스터(T24)의 온 저항에 의해 완만하게 상승한다. 따라서, 외부 출력 신호(VOUT)는 PMOS 트랜지스터(T21)가 외부 입력 신호(VIN)의 하강에서 턴온됨에 따라 동작 개시 지점에 급속히 도달하고, 외부 출력 신호(VOUT)는 PMOS 트랜지스터(T21)가 턴오프됨에 따라 완만히 하강한다. 외부 출력 신호(VOUT)는 임계 전압(Vt2)을 초과할 때, PMOS 트랜지스터(T21)는 다시 턴온되고, 외부 출력 신호(VOUT)를 L 레벨로 급격히 하강시킨다.

출력 버퍼 회로(231)의 동작은 도 11을 참조하여 설명될 것이다.

(1) 외부 입력 신호(VIN)가 L 레벨에서 H 레벨로 변화할 때, PMOS 트랜지스터(T22)는 즉시 턴오프되고 NMOS 트랜지스터(T23)는 턴온된다. 이것은 제어 신호(VN)를 H 레벨로부터 L 레벨로 급격히 하강시켜서, 제2 출력 트랜지스터(T2)는 즉시 턴오프된다.

PMOS 트랜지스터(T11)는 H 레벨의 외부 입력 신호(VIN)에 의해 즉시 턴오프되고 NMOS 트랜지스터(T12)는 턴온된다. 그러나, NMOS 트랜지스터(T13)의 온(ON)/오프(OFF) 동작은 NAND 게이트(236)로부터의 출력 신호(S2)에 의해 제어된다. 외부 입력 신호(VIN)가 H 레벨로 변화한 후, 즉시 NAND 게이트(236)는 지연 회로(232)로부터 L 레벨 지연 신호(SD)[변화하기 전의 L 레벨의 외부 입력 신호(VIN)] 및 제1 인버터 회로(234)로부터의 H 레벨의 반전된 신호(S1)를 수신하고, H 레벨의 스위칭 제어 신호(S2)를 NMOS 트랜지스터(T13)의 게이트에 인가하여, NMOS 트랜지스터(T13)는 턴온된다. NMOS 트랜지스터(T13)의 온(ON) 동작은 제어 신호(VP)를 H 레벨로부터 급격히 하강시킨다.

지연 회로(232)의 지연 시간은 제어 신호(VP)가 H 레벨로부터 제1 출력 트랜지스터(T1)의 임계 전압으로 하강하는 시간으로 설정된다. 따라서, 제어 신호(VP)가 임계 전압에 도달할 때, 지연 회로(232)로부터의 지연 신호는 L 레벨에서 H 레벨로 변화하고 스위칭 제어 신호(S2)는 H 레벨에서 L 레벨로 변화한다. 이것은 NMOS 트랜지스터(T13)를 턴오프한다. 이 때에, 매우 큰 온 저항을 갖는 NMOS 트랜지스터(T14)는 제어 신호(VP)를 완만하게 하강시키고 외부 출력 신호(VOUT)를 완만하게 상승시킨다.

그 후, 외부 출력 신호(VOUT)가 제1 인버터 회로(234)의 임계 전압(Vt1)으로 상승할 때, 인버터 회로(234)로부터의 반전된 신호는 H 레벨에서 L 레벨로 변화하고 스위칭 제어 신호(S2)는 L 레벨에서 H 레벨로 변화한다. 결과로서, NMOS 트랜지스터(T13)는 턴온한다. 턴온된 NMOS 트랜지스터(T13)는 제어 신호(VP)를 L 레벨로급격히 하강시킨다. 따라서, 외부 출력 신호(VOUT)는 H 레벨로 급격히 상승한다.

(2) 외부 입력 신호(VIN)가 H 레벨에서 L 레벨로 변화할 때, NMOS 트랜지스터(T12)는 즉시 턴오프되고 PMOS 트랜지스터(T11)는 턴온된다. 이것은 제어 신호(VP)를 L 레벨에서 H 레벨로 급격히 상승시켜서, 제1 출력 트랜지스터(T1)를 즉시 턴오프시킨다.

NMOS 트랜지스터(T23)는 L 레벨의 외부 입력 신호(VIN)에 응답하여 즉시 턴오프되고 PMOS 트랜지스터(T22)는 턴온된다. 그러나, PMOS 트랜지스터(T21)의 온(ON)/오프(OFF) 동작은 NOR 게이트(237)로부터의 스위칭 제어 신호(S4)에 의해 제어된다. 외부 입력 신호(VIN)가 L 레벨로 변화한 후 즉시, NOR 게이트(237)는 지연 회로(232)로부터의 H 레벨의 지연 신호(SD)[변화되기 이전의 H 레벨의 외부 입력 신호(VIN)]와 제2 인버터 회로(235)로부터의 L 레벨의 반전된 신호(S3)를 수신하고, L 레벨의 스위칭 제어 신호(S4)를 PMOS 트랜지스터(T21)의 게이트에 인가하여, PMOS 트랜지스터(T21)를 턴온한다. PMOS 트랜지스터(T21)의 온 동작은 제어 신호(VN)가 L 레벨로부터 급격히 상승하도록 한다.

지연 회로(232)의 지연 시간은 제어 신호(VN)가 L 레벨로부터 제2 출력 트랜지스터(T2)의 임계 전압으로 상승하는 시간으로 설정된다. 따라서, 제어 신호(VN)가 임계 전압에 도달할 때, 지연 회로(232)로부터의 지연 신호는 H 레벨에서 L 레벨로 변화하고 스위칭 제어 신호(S4)는 L 레벨에서 H 레벨로 변화한다. 이것은 PMOS 트랜지스터(T21)를 턴오프한다. 이 때에, 매우 큰 온 저항을 갖는 PMOS 트랜지스터(T24)는 제어 신호(VN)를 완만하게 상승시키고 외부 출력 신호(VOUT)를 완만하게 하강시킨다.

따라서, 외부 출력 신호(VOUT)가 인버터 회로(235)의 임계 전압(Vt2)으로 하강할 때, 인버터 회로(235)로부터의 반전된 신호는 L 레벨에서 H 레벨로 변화하고 스위칭 제어 신호(S4)는 H 레벨에서 L 레벨로 변화한다. 이것은 PMOS 트랜지스터(T21)를 턴온한다. 턴온된 PMOS 트랜지스터(T21)는 제어 신호(VN)를 H 레벨로 급격히 상승시킨다. 따라서, 외부 출력 신호(VOUT)는 L 레벨로 급격히 하강한다.

제1 및 제2 제어 회로(212, 213) 및 신호 발생기(233)는 제어 신호(VP, VN)를 외부 출력 신호(VOUT)의 레벨에 따라 급격히 상승시키거나 하강시킨다. 이것은 PTV 변동이 시간과 관련하여 제어 신호(VP, VN) 및 외부 출력 신호(VOUT)의 상승 및 하강 위치를 변경하는 영향만을 일으킨다. 즉, 펄스 폭은 제조 변동(PTV)에 의해 영향을 받지 않는다.

제어 신호(VP, VN) 및 외부 출력 신호(VOUT)가 풀스윙함에 따라, 출력 버퍼 회로(231)는 고속(고주파수) 데이터 전송을 극복할 수 있다.

예컨대, 도 12a에 도시된 바와 같이 H 레벨의 짧은 펄스 폭(Wa)을 갖는 외부 입력 신호(VIN)가 인가될 때, 제어 신호(VP, VN)는 외부 입력 신호(VIN)가 변화할 때까지 H 레벨이나 L 레벨에 확실하게 도달해서, 제어 신호(VP, VN)는 풀스윙한다. 결과로서, 외부 출력 신호(VOUT)는 풀스윙하여 펄스 폭(Wb)이 외부 입력 신호(VIN)의 H 레벨 펄스 폭(Wa)과 사실상 동일한 외부 출력 신호(VOUT)를 생성한다.

제4 실시예에 따른 출력 버퍼 회로(231)는 이하의 장점을 갖는다.

(1) 제1 및 제2 출력 트랜지스터(T1, T2)의 온(ON)/오프(OFF) 상태가 입력 신호(VIN)에 따라 스위칭될 때, 출력 트랜지스터(T1)(또는 T2)는 제어 신호(VP)(또는 VN)에 의해 즉시 턴오프되고 출력 트랜지스터(T2)(또는 T1)는 완만하게 변화하는 제어 신호(VN)(또는 VP)에 의해 턴온된다. 따라서 제1 및 제2 출력 트랜지스터(T1, T2)는 동시에 턴온되지 않기 때문에, 출력 트랜지스터(T1, T2)에서 흐르는 관통 전류는 매우 작다. 이것은 소비 전류를 감소시킨다.

(2) 지연 회로(232)의 지연 시간동안, 제1 및 제2 제어 회로(212, 213)의 트랜지스터(T13, T21)는 턴온되어서, 제어 신호(VP, VN)를 급격하게 상승시킨다. 이러한 급격한 상승은 외부 출력 신호(VOUT)의 상승 및 하강 반응을 빠르게 할 수 있어서, 출력 버퍼 회로(231)의 전파 지연 시간을 짧게 한다.

(3) 외부 출력 신호(VOUT)의 레벨에 기초하여, 제어 신호(VP, VN)는 제어 신호(VP, VN)가 완만하게 상승하거나 하강하는 동안 급격히 상승하거나 하강한다. 따라서, 제어 신호(VP, VN)는 짧은 기간 내에 H 레벨 및 L 레벨로 변화하여 풀스윙할 수 있고, 외부 출력 신호(VOUT)도 풀스윙할 수 있다. 따라서, 출력 버퍼 회로(231)는 고속(고주파수) 데이터 전송을 극복할 수 있고, 넓은 주파수 대역을 가질 수 있다.

(4) 제어 신호(VP, VN) 및 외부 출력 신호(VOUT)가 풀스윙함에 따라, PTV 변동에 의한 펄스 폭의 변화는 억제되어, 펄스 폭이 입력 신호(VIN)의 펄스 폭과 사실상 동일한 것인 외부 출력 신호(VOUT)를 생성할 수 있다.

(5) 외부 출력 신호(VOUT)는 낮은 임계 전압을 갖는 제1 인버터 회로(234)및 높은 임계 전압을 갖는 제2 인버터 회로(235)를 사용하여 NAND 게이트(236) 및 NOR 게이트(237)로 귀환된다. 따라서, 변곡점은 H 레벨이나 L 레벨 부근에서 외부 출력 신호(VOUT)의 파형에서 나타난다. 이것은 수신측과의 인터페이스 상에서 가능한 노이즈에 의한 인터페이스를 감소시킨다. 즉, 변곡점은 외부 출력 신호(VOUT)의 중간 전위의 부근에서 나타나지 않는다.

도 13은 본 발명의 제5 실시예에 따른 출력 버퍼 회로(241)의 회로도이다. 출력 버퍼 회로(241)는 제1 및 제2 출력 트랜지스터(T1, T2), 외부 입력 신호(VIN)에 응답하여 각각의 출력 트랜지스터(T1, T2)의 온/오프 제어를 실행하는 제1 및 제2 제어 회로(212, 213), 지연 회로(232) 및 신호 발생기(242)를 구비하고 있다.

신호 발생기(242)는 NAND 게이트(236), NOR 게이트(237) 및 슈미트 인버터 회로(Schmitt inverter circuit; 243)를 포함한다. 히스테리시스 특성(Hysteresis characteristic)을 갖는 인버터 회로(243)는 외부 출력 신호(VOUT)를 수신하고 외부 출력 신호(VOUT)의 반전된 신호(S11)를 NAND 게이트(236) 및 NOR 게이트(237)에 공급한다.

인버터 회로(243)는 상대적으로 넓은 히스테리시스 폭을 갖고, 그것의 L 측 임계 전압(VtL)은 출력 버퍼 회로(241)의 L 레벨 출력 인터페이스 규격인 VOL_max 정도로 설정되고, H 측 임계 전압(VtH)은 H 레벨 출력 인터페이스 규격인 VOH_min 정도로 설정된다.

(1) 외부 입력 신호(VIN)가 L 레벨에서 H 레벨로 변화할 때, 제어 신호(VP)는 턴온된 NMOS 트랜지스터(T13)에 의해 H 레벨로부터 제1 출력 트랜지스터(T1)의임계 전압으로 급격하게 하강시킨다. NMOS 트랜지스터(T13)가 턴오프될 때, 제어 신호(VP)는 NMOS 트랜지스터(T14)의 온 저항에 의해 완만하게 하강한다. 따라서, 외부 출력 신호(VOUT)는 완만하게 상승한다.

슈미트 인버터 회로(243)의 H 측 임계 전압(VtH)은 버퍼의 H 레벨 출력 인터페이스 규격인 VOH_min 정도로 설정된다. 따라서, 외부 출력 신호(VOUT)가 임계 전압(VtH)에 도달할 때, 슈미트 인버터 회로(243)로부터 반전된 신호(S11)는 H 레벨로부터 L 레벨로 변화하고, NAND 게이트(236)의 출력 신호(S12)를 L 레벨에서 H 레벨로 변화시킨다. 결과로서, NMOS 트랜지스터(T13)는 턴온된다. 턴온된 NMOS 트랜지스터(T13)는 제어 신호(VP)를 L 레벨로 급격하게 하강시킨다.

(2) 외부 입력 신호(VIN)가 H 레벨에서 L 레벨로 변화할 때, 제어 신호(VN)는 턴온된 PMOS 트랜지스터(T21)에 의해 제2 출력 트랜지스터(T2)의 임계 전압으로 급격히 상승한다. PMOS 트랜지스터(T21)가 턴오프될 때, 제어 신호(VN)는 PMOS 트랜지스터(T24)의 온 저항에 따라 완만하게 상승한다. 따라서, 외부 출력 신호(VOUT)는 완만하게 하강한다.

슈미트 인버터 회로(243)의 L 측 임계 전압(VtL)은 버퍼의 L 레벨 출력 인터페이스 규격인 VOL_max 정도로 설정된다. 따라서, 외부 출력 신호(VOUT)는 임계 전압(VtL)에 도달할 때, 슈미트 인버터 회로(243)로부터의 반전된 신호(S11)는 L 레벨에서 H 레벨로 변화하고, NOR 게이트(237)의 출력 신호(S13)를 L 레벨에서 H 레벨로 변화시킨다. 결과로서, PMOS 트랜지스터(T21)는 턴온된다. 턴온된 PMOS 트랜지스터(T21)는 제어 신호(VN)를 H 레벨로 급격히 상승시킨다.

제5 실시예의 출력 버퍼 회로(241)는 이하의 장점을 갖는다. 제어 신호(VP)의 급격한 변화에서 느린 변화로 다시 급격한 변화로의 각각의 천이 지점은 슈미트 인버터 회로의 히스테리스시 폭 및 임계 전압과 지연 회로(232)의 지연 시간을 조정함으로써 조정될 수 있다. 따라서, 느리고 완만한 회전율의 최대값 및 최소값 규격을 정하는 외부 인터페이스 규격과 일치하여 회전율이 규격을 만족하는 외부 출력 신호(VIP)를 생성할 수 있는 출력 버퍼 회로(241)를 제조할 수 있다.

제4 및 제5 실시예에 따른 출력 버퍼 회로는 반전형 출력 버퍼 회로에 구체화될 수 있다. 반전형 출력 버퍼 회로는 예컨대, 그 입력 단자에 접속된 인버터 회로를 갖는다. 또, 반전형 출력 버퍼 회로는 제1 및 제2 제어 회로(212, 213), 지연 회로(232) 및 신호 발생기(233)를 변경함으로써 구성될 수 있다.

본 발명이 발명의 기술 또는 범위를 벗어나지 않는 다른 특정 형태로 구체화 될 수있음은 당업자에게 분명해진다. 따라서, 본 실시예 및 예는 설명하기 위한 것이지 제한하기 위한 것이 아니며, 본 발명이 여기에 주어진 상세에 제한되는 것이 아니라, 첨부된 청구 범위의 범위 및 동등물 내에서 변경될 수 있다.

본 발명은 천이 시간이 거의 변화하지 않는 신호를 출력할 수 있고, 높은 동작 주파수나 낮은 동작 주파수를 극복할 수 있는 회전율 제어형 출력 버퍼 회로를 제공하는 효과가 있다.

Claims

급격한 파형을 갖는 입력 신호를 수신하고 완만한 파형을 갖는 출력 신호를 생성하여 출력 버퍼 회로의 출력 단자로부터 출력하는 제1 구동 회로와, 상기 출력 단자에 접속되어 상기 제1 구동 회로보다 낮은 출력 임피던스를 갖는 제2 구동 회로를 구비하는 출력 버퍼 회로를 제어하는 방법에 있어서,

상기 제1 구동 회로를 사용하여 입력 신호의 변화에 따라서 출력 신호를 변화시키는 단계와;

상기 출력 신호를 소정의 양만큼 변화시킨 후에 상기 제2 구동 회로를 구동하는 단계를 포함하는 것을 특징으로 하는 출력 버퍼 회로의 제어 방법.
제1 전원과 출력 버퍼 회로의 출력 단자의 사이에 접속된 제1 출력 트랜지스터 및 제2 전원과 상기 출력 단자의 사이에 접속된 제2 출력 트랜지스터를 구비하는 제1 구동 회로와, 상기 제1 전원과 상기 출력 단자의 사이에 접속된 제3 출력 트랜지스터 및 상기 제2 전원과 상기 출력 단자의 사이에 접속된 제4 출력 트랜지스터를 구비하는 제2 구동 회로를 포함하는데, 상기 제1 및 제2 출력 트랜지스터는 급격한 파형을 갖는 입력 신호에 응답하여 완만한 파형을 갖는 출력 신호를 생성하고, 상기 제3 및 제4 출력 트랜지스터는 상기 제1 및 제2 출력 트랜지스터보다 낮은 임피던스를 갖는 것인 출력 버퍼 회로를 제어하는 방법에 있어서,

상기 제1 구동 회로를 사용하여 입력 신호에 따라서 출력 신호를 생성하는단계와;

상기 출력 신호를 지연시킴으로써 지연 신호를 생성하는 단계와;

상기 지연 신호 및 상기 입력 신호에 따라 상기 제3 및 제4 출력 트랜지스터를 제어하기 위한 제어 신호를 생성하는 단계와;

상기 제어 신호에 따라 상기 제2 구동 회로를 구동하는 단계를 포함하는 것을 특징으로 하는 출력 버퍼 회로의 제어 방법.
제2항에 있어서, 상기 출력 신호의 생성 단계는 상기 제1 출력 트랜지스터를 턴온함으로써 상기 출력 신호를 생성하는 단계를 포함하고;

상기 구동 단계는 상기 제어 신호로 상기 제3 출력 트랜지스터를 턴온하는 단계를 포함하며;

상기 출력 버퍼 회로의 제어 방법은 상기 입력 신호의 변화에 따라 상기 제1 및 제3 출력 트랜지스터를 사실상 동시에 턴오프하는 단계를 더 포함하는 것인 출력 버퍼 회로의 제어 방법.
제2항에 있어서, 상기 출력 신호의 생성 단계는 상기 제2 출력 트랜지스터를 턴온함으로써 상기 출력 신호를 생성하는 단계를 포함하고;

상기 구동 단계는 상기 제어 신호로 상기 제4 출력 트랜지스터를 턴온하는 단계를 포함하며;

상기 출력 버퍼 회로의 제어 방법은 상기 입력 신호의 변화에 따라 상기 제2및 제4 출력 트랜지스터를 사실상 동시에 턴오프하는 단계를 더 포함하는 것인 출력 버퍼 회로의 제어 방법.
급격한 파형을 갖는 입력 신호를 수신하고 완만한 파형을 갖는 출력 신호를 생성하여 출력 버퍼 회로의 출력 단자에서 출력하는 제1 구동 회로(22)와;

상기 출력 단자에 접속되어 상기 제1 구동 회로보다 낮은 출력 임피던스를 갖는 제2 구동 회로(23)와;

상기 출력 단자에 접속되고, 상기 출력 신호를 지연하여 지연된 출력 신호를 생성하는 지연 회로(26)와;

상기 지연 회로와 상기 제2 구동 회로의 사이에 접속되고, 상기 입력 신호 및 상기 지연된 출력 신호를 수신하여 상기 제2 구동 회로를 구동하기 위한 제1 제어 신호를 생성하는 제1 제어 회로를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제5항에 있어서, 상기 제1 구동 회로는 제1 전원과 상기 출력 단자의 사이에 접속된 제1 출력 트랜지스터와, 제2 전원과 상기 출력 단자의 사이에 접속된 제2 출력 트랜지스터를 구비하고, 상기 제1 및 제2 출력 트랜지스터는 상기 완만한 파형을 갖는 출력 신호를 생성하며;

상기 제2 구동 회로는 상기 제1 전원과 상기 출력 단자의 사이에 접속된 제3 출력 트랜지스터와, 상기 제2 전원과 상기 출력 단자의 사이에 접속된 제4 출력 트랜지스터를 구비하고, 상기 제3 및 제4 출력 트랜지스터는 상기 제1 및 제2 출력 트랜지스터보다 낮은 임피던스를 갖는 것인 출력 버퍼 회로.
제6항에 있어서, 상기 제1 제어 회로는 상기 제1 출력 트랜지스터를 상기 입력 신호에 의해 턴온한 후에 상기 지연된 출력 신호에 응답하여 상기 제1 제어 신호로 상기 제3 출력 트랜지스터를 턴온하고, 상기 제2 출력 트랜지스터가 상기 입력 신호에 의해 턴온된 후에 상기 지연된 출력 신호에 응답하여 상기 제1 제어 신호로 상기 제4 출력 트랜지스터를 턴온하는 것인 출력 버퍼 회로.
제6항에 있어서, 상기 제1 구동 회로에 접속되고, 상기 입력 신호를 반전하여 상기 제1 및 제2 출력 트랜지스터에 각각 인가되는 제2 및 제3 제어 신호를 생성하는 제2 제어 회로를 더 포함하고, 상기 제1 제어 회로는 상기 입력 신호의 위상과 정반대의 위상을 갖고 각각 상기 제3 및 제4 출력 트랜지스터에 인가되는 상기 제1 제어 신호 및 제4 제어 신호를 생성하는 것인 출력 버퍼 회로.
제6항에 있어서, 상기 제1 구동 회로에 접속되고, 상기 제1 및 제2 출력 트랜지스터에 각각 인가되는 상기 제2 및 제3 제어 신호를 생성하는 제2 제어 회로(53)를 더 포함하고, 상기 제1 제어 회로는 상기 제3 및 제4 출력 트랜지스터에 각각 인가되는 상기 제1 제어 신호 및 제4 제어 신호를 생성하는 것인 출력 버퍼 회로.
제5항에 있어서, 상기 제2 구동 회로는 상이한 임피던스를 갖는 복수개의 부구동 회로(42a, 42b, 42c)를 포함하고, 상기 부구동 회로 중 적어도 하나는 상기 제2 구동 회로의 출력 임피던스를 선택적으로 설정할 수 있는 것인 출력 버퍼 회로.
제10항에 있어서, 상기 제1 제어 회로는 상기 제1 제어 신호를 상기 입력 신호, 상기 지연 신호 및 선택 신호에 기초한 상기 각각의 부구동 회로에 공급하는 것인 출력 버퍼 회로.
제1 전원과 제2 전원의 사이에 직렬 접속된 제1 및 제2 출력 트랜지스터(T1, T2)와;

상기 제1 및 제2 출력 트랜지스터에 접속되어, 입력 신호를 수신하고, 출력 버퍼 회로의 출력 단자에서 출력 신호를 생성하는 상기 제1 및 제2 출력 트랜지스터를 제어하기 위하여 제1 및 제2 제어 신호를 각각 생성하는 제1 및 제2 제어 회로(212, 213)와;

상기 출력 단자와 상기 제1 및 제2 제어 회로의 사이에 접속되어, 상기 입력 신호 및 출력 신호를 수신하고 상기 입력 신호 및 상기 출력 신호에 따라 상기 제1 및 제2 제어 신호의 회전율을 제어함으로써 상기 출력 신호의 회전율을 제어하며, 상기 제1 및 제2 출력 트랜지스터가 턴오프될 때 상기 입력 신호에 따라 상기 제1및 제2 제어 신호를 생성하도록 상기 제1 및 제2 제어 회로를 제어하고, 상기 제1 및 제2 출력 트랜지스터가 턴온될 때 상기 제1 및 제2 제어 신호가 상기 입력 신호의 변화에 응답하여 급격하게 상승하거나 하강하고 소정의 시간이 경과된 후에 완만하게 상승하거나 하강하며 그 후 상기 출력 신호가 소정의 레벨에 도달할 때 급격하게 상승하거나 하강하도록 상기 제1 및 제2 제어 회로를 제어하는 제3 제어 회로를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제12항에 있어서, 상기 제1 및 제2 제어 회로의 각각은 제1 및 제2 스위칭 소자와, 상기 제1 및 제2 스위칭 소자에 각각 병렬 접속된 제1 및 제2 저항 소자를 포함하고;

상기 출력 버퍼 회로는 상기 제3 제어 회로에 접속되어, 상기 입력 신호를 지연시킴으로써 지연 신호를 생성하는 지연 회로를 더 포함하고;

상기 제1 및 제2 출력 트랜지스터가 턴온될 때, 상기 제3 제어 회로는 상기 지연 신호 및 상기 출력 신호에 따라 상기 제1 및 제2 제어 회로를 제어하여 상기 제1 및 제2 제어 회로가 상기 제1 및 제2 스위칭 소자를 턴온 및 턴오프함으로써 생성되는 것인 출력 버퍼 회로.
제13항에 있어서, 상기 제3 제어 회로는,

상기 출력 단자에 접속되고 상대적으로 낮은 임계 전압을 가지며, 상기 출력 신호를 수신하여 제1 반전된 신호를 생성하는 제1 인버터 회로(234)와;

상기 출력 단자에 접속되고 상대적으로 높은 임계 전압을 가지며, 상기 출력 신호를 수신하여 제2 반전된 신호를 생성하는 제2 인버터 회로(235)와;

상기 지연 회로 및 상기 제1 인버터 회로에 접속되고, 상기 지연 신호 및 상기 제1 반전된 신호를 수신하여 상기 제1 스위칭 소자를 제어하기 위한 제1 스위칭 제어 신호를 생성하는 NAND 게이트(236)와;

상기 지연 회로 및 상기 제2 인버터 회로에 접속되고, 상기 지연 신호 및 상기 제2 반전된 신호를 수신하여 상기 제2 스위칭 소자를 제어하기 위한 제2 스위칭 제어 신호를 생성하는 NOR 게이트(237)를 포함하는 것인 출력 버퍼 회로.
제13항에 있어서, 상기 제3 제어 회로는,

상기 출력 단자에 접속되고 히스테리시스 특성을 가지며, 상기 출력 신호를 수신하여 반전된 출력 신호를 생성하는 슈미트 인버터 회로(243)와;

상기 지연 회로 및 상기 슈미트 인버터 회로에 접속되고, 상기 지연 신호 및 상기 반전된 출력 신호를 수신하여 상기 제1 스위칭 소자를 제어하기 위한 제1 스위칭 제어 신호를 생성하는 NAND 게이트(236)와;

상기 지연 회로 및 상기 슈미트 인버터 회로에 접속되고, 상기 지연 신호 및 상기 반전된 출력 신호를 수신하여 상기 제2 스위칭 소자를 제어하기 위한 제2 스위칭 제어 신호를 생성하는 NOR 게이트(237)를 포함하는 것인 출력 버퍼 회로.
제1 전원과 제2 전원에 직렬 접속되는 제1 및 제2 출력 트랜지스터(T1, T2)와;

상기 제1 및 제2 출력 트랜지스터에 각각 접속되고, 입력 신호를 수신하여 상기 제1 및 제2 출력 트랜지스터를 제어하기 위한 제1 및 제2 제어 신호를 각각 생성하는 제1 및 제2 제어 회로(212, 213)를 포함하는데, 상기 제1 및 제2 출력 트랜지스터는 상기 제1 및 제2 제어 신호에 응답하여 출력 버퍼 회로의 출력 단자로부터 출력되는 출력 신호를 생성하고, 상기 제1 및 제2 제어 회로는 제1 및 제2 스위칭 소자와 이 제1 및 제2 스위칭 소자에 각각 병렬 접속된 제1 및 제2 저항 소자를 포함하며;

상기 출력 단자와 상기 제1 및 제2 제어 회로의 사이에 접속되고, 상기 입력 신호 및 상기 출력 신호를 수신하여 상기 입력 신호 및 상기 출력 신호에 따라 상기 제1 및 제2 제어 회로의 회전율을 제어함으로써 상기 출력 신호의 회전율을제어하는 제3 제어 회로(233)를 구비하고,

상기 제3 제어 회로는,

상기 출력 단자에 접속되어 상대적으로 낮은 임계 전압을 가지며 상기 출력 신호를 수신하여 제1 반전된 신호를 생성하는 제1 인버터 회로(234)와,

상기 출력 단자에 접속되어 상대적으로 높은 임계 전압을 가지며 상기 출력 신호를 수신하여 제2 반전된 신호를 생성하는 제2 인버터 회로(235)와,

상기 제1 인버터 회로에 접속되고 상기 입력 신호 및 상기 제1 반전된 신호를 수신하여 상기 제1 스위칭 소자를 제어하기 위한 제1 스위칭 제어 신호를 생성하는 NAND 게이트(236)와,

상기 제2 인버터 회로에 접속되고 상기 입력 신호 및 상기 제2 반전된 신호를 수신하여 상기 제2 스위칭 소자를 제어하기 위한 제2 스위칭 제어 신호를 생성하는 NOR 게이트(237)를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제1 전원과 제2 전원의 사이에 직렬 접속된 제1 및 제2 출력 트랜지스터(T1, T2)와;

상기 제1 및 제2 출력 트랜지스터에 각각 접속되고, 입력 신호를 수신하여 상기 제1 및 제2 출력 트랜지스터를 제어하기 위한 제1 및 제2 제어 신호를 각각 생성하는 제1 및 제2 제어 회로(212, 213)를 포함하는데, 상기 제1 및 제2 출력 트랜지스터는 상기 제1 및 제2 제어 신호에 응답하여 상기 출력 버퍼 회로의 출력 단자로부터 출력되는 출력 신호를 생성하고, 상기 제1 및 제2 제어 회로는 각각 제1 및 제2 스위칭 소자와 이 제1 및 제2 스위칭 소자에 각각 병렬 접속된 제1 및 제2 저항 소자를 포함하며;

상기 출력 단자와 상기 제1 및 제2 제어 회로의 사이에 접속되고, 상기 입력 신호 및 상기 출력 신호를 수신하여 상기 입력 신호 및 상기 출력 신호에 따라 상기 제1 및 제2 제어 신호의 회전율을 제어함으로써 상기 출력 신호의 회전율을 제어하는 제3 제어 회로(233)를 구비하고,

상기 제3 제어 회로는,

상기 출력 단자에 접속되고 히스테리시스 특성을 가지며 상기 출력 신호를 수신하여 반전된 출력 신호를 생성하는 슈미트 인버터 회로(243)와,

상기 슈미트 인버터 회로에 접속되고 상기 입력 신호 및 상기 반전된 출력 신호를 수신하여 상기 제1 스위칭 소자를 제어하기 위한 제1 스위칭 제어 신호를 생성하는 NAND 게이트(236)와,

상기 슈미트 인버터 회로에 접속되고 상기 입력 신호 및 상기 반전된 출력 신호를 수신하여 상기 제2 스위칭 소자를 제어하기 위한 제2 스위칭 제어 신호를 생성하는 NOR 게이트(237)를 포함하는 것을 특징으로 하는 출력 버퍼 회로.
제1 전원과 제2 전원의 사이에 직렬 접속된 제1 및 제2 출력 트랜지스터(T1, T2)와;

상기 제1 및 제2 출력 트랜지스터에 접속되고, 입력 신호를 수신하여 상기 제1 및 제2 출력 트랜지스터를 제어하기 위한 제1 및 제2 제어 신호를 각각 생성하는 제1 및 제2 제어 회로(212, 213)를 포함하는데, 상기 제1 및 제2 출력 트랜지스터는 상기 제1 및 제2 제어 신호에 응답하여 출력 버퍼 회로의 출력 단자로부터 출력되는 출력 신호를 생성하며;

상기 출력 단자와 상기 제1 및 제2 제어 회로의 사이에 각각 접속되고, 상기 입력 신호 및 상기 출력 신호를 수신하여 상기 입력 신호 및 상기 출력 신호에 따라 상기 제1 및 제2 제어 신호의 회전율을 제어함으로써 상기 출력 신호의 회전율을 제어하며, 상기 제1 및 제2 출력 트랜지스터가 턴오프될 때 상기 입력 신호에 따라 상기 제1 및 제2 제어 신호를 생성하도록 상기 제1 및 제2 제어 회로를 제어하고, 상기 제1 및 제2 출력 트랜지스터가 턴온될 때 상기 제1 및 제2 제어 신호가상기 입력 신호의 변화에 응답하여 급격하게 상승하거나 하강하고 소정의 시간이 경과된 후에 완만히 상승하거나 하강하며 그 후에 상기 출력 신호가 소정의 레벨에 도달할 때 급격하게 상승하거나 하강하도록 상기 제1 및 제2 제어 회로를 제어하는 제3 제어 회로(233)

를 포함하는 출력 버퍼 회로를 구비하는 것을 특징으로 하는 반도체 장치.