JP2586033B2 - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JP2586033B2 JP2586033B2 JP62074911A JP7491187A JP2586033B2 JP 2586033 B2 JP2586033 B2 JP 2586033B2 JP 62074911 A JP62074911 A JP 62074911A JP 7491187 A JP7491187 A JP 7491187A JP 2586033 B2 JP2586033 B2 JP 2586033B2
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- output
- power supply
- output terminal
- supply line
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は出力バッファ回路に関する。
［従来の技術］ 従来この種の出力バッファ回路としては、例えば第３
図乃至第４図に示されているようなものが知られてお
り、第３図に示されている出力バッファ回路は入力信号
I3の反転信号でＰチャンネル電界効果トランジスタ（以
下、Ｐチャンネルトランジスタという）P31とＮチャン
ネル電界効果トランジスタ（以下、Ｎチャンネルトラン
ジスタという）N31とを相補的に切り替えて出力信号O3
のレベルを制御している。
図乃至第４図に示されているようなものが知られてお
り、第３図に示されている出力バッファ回路は入力信号
I3の反転信号でＰチャンネル電界効果トランジスタ（以
下、Ｐチャンネルトランジスタという）P31とＮチャン
ネル電界効果トランジスタ（以下、Ｎチャンネルトラン
ジスタという）N31とを相補的に切り替えて出力信号O3
のレベルを制御している。
これに対して、第４図に示されている出力バッファ回
路は制御信号C4が高レベルならNANDゲートG41とNORゲー
トG43からＰチャンネルトランジスタP41とＮチャンネル
トランジスタN41とが入力信号I4に基づき相補的に切り
替えられて出力信号O4のレベルが決定される。一方、制
御信号C4が低レベルならゲートG41,G43はトランジスタP
41,N41をオフ状態に固定し、入力信号I4の電圧レベルの
拘らず出力は高インピーダンス状態になる。
路は制御信号C4が高レベルならNANDゲートG41とNORゲー
トG43からＰチャンネルトランジスタP41とＮチャンネル
トランジスタN41とが入力信号I4に基づき相補的に切り
替えられて出力信号O4のレベルが決定される。一方、制
御信号C4が低レベルならゲートG41,G43はトランジスタP
41,N41をオフ状態に固定し、入力信号I4の電圧レベルの
拘らず出力は高インピーダンス状態になる。
［発明が解決しようとする問題点］ 近年、多数の電子回路を組み合わせて種々のシステム
が実現されるようになってきたが、システムの高速化、
大規模化が著しく、電子回路間を結合する出力バッファ
回路には高速で動作し、駆動能力の大きいことが要求さ
れるようになってきた。例えば、周辺大規模集積回路に
クロック信号を供給するクロック端子に関する出力バッ
ファ回路では上記要求が著しい。
が実現されるようになってきたが、システムの高速化、
大規模化が著しく、電子回路間を結合する出力バッファ
回路には高速で動作し、駆動能力の大きいことが要求さ
れるようになってきた。例えば、周辺大規模集積回路に
クロック信号を供給するクロック端子に関する出力バッ
ファ回路では上記要求が著しい。
上記要求に対処すべく、従来の出力バッファ回路では
出力信号を切り替えるためのトランジスタの幾何学的寸
法を大きくして対応していたが、かかる対応ではトラン
ジスタの形成されたペレット上のバッドとそのパッケイ
ジ端子との間に生じるインダクタンスと外部負荷容量と
の影響で例えば第６図に示されているように入力信号H6
Iに対応させて出力信号H6Oを変化させると、出力信号H6
Oの変化時に生じる、いわゆるオーバーシュートOSやア
ンダーシュートUSが大きくなり、これらに起因して誤動
作が発生するという問題点があった。
出力信号を切り替えるためのトランジスタの幾何学的寸
法を大きくして対応していたが、かかる対応ではトラン
ジスタの形成されたペレット上のバッドとそのパッケイ
ジ端子との間に生じるインダクタンスと外部負荷容量と
の影響で例えば第６図に示されているように入力信号H6
Iに対応させて出力信号H6Oを変化させると、出力信号H6
Oの変化時に生じる、いわゆるオーバーシュートOSやア
ンダーシュートUSが大きくなり、これらに起因して誤動
作が発生するという問題点があった。
従って、本発明の目的は駆動能力や動作速度を高めて
も誤動作を引き起こさない出力バッファ回路を提供する
ことである。
も誤動作を引き起こさない出力バッファ回路を提供する
ことである。
［問題点を解決するための手段］ 本発明の出力バッファ回路は、第１の電源ラインと、
第２の電源ラインと、前記第１の電源ラインと出力端と
の間に接続された第１のトランジスタと、前記第２の電
源ラインと前記出力端との間に接続された第２のトラン
ジスタと、前記第１及び第２のトランジスタの導通及び
非導通を相補的に制御する制御回路と、前記第１の電源
ラインと前記出力端との間に接続された第３のトランジ
スタと、前記第２の電源ラインと前記出力端との間に接
続された第４のトランジスタと、入力が前記出力端及び
前記制御回路に接続され出力が前記第３のトランジスタ
に接続された第１のゲート手段であって、前記制御回路
が前記第１のトランジスタを導通させる信号に応答して
前記第３のトランジスタを導通させ、これに基づき前記
出力端の電位が第１の電位まで変化したことに応答して
前記第３のトランジスタを遮断せしめる第１のゲート手
段と、入力が前記出力端及び前記制御回路に接続され出
力が前記第４のトランジスタに接続された第２のゲート
手段であって、前記制御回路が前記第２のトランジスタ
を導通させる信号に応答して前記第４のトランジスタを
導通させ、これに基づき前記出力端の電位が第２の電位
まで変化したことに応答して前記第４のトランジスタを
遮断せしめる第２のゲート手段とを備えることを特徴と
する。
第２の電源ラインと、前記第１の電源ラインと出力端と
の間に接続された第１のトランジスタと、前記第２の電
源ラインと前記出力端との間に接続された第２のトラン
ジスタと、前記第１及び第２のトランジスタの導通及び
非導通を相補的に制御する制御回路と、前記第１の電源
ラインと前記出力端との間に接続された第３のトランジ
スタと、前記第２の電源ラインと前記出力端との間に接
続された第４のトランジスタと、入力が前記出力端及び
前記制御回路に接続され出力が前記第３のトランジスタ
に接続された第１のゲート手段であって、前記制御回路
が前記第１のトランジスタを導通させる信号に応答して
前記第３のトランジスタを導通させ、これに基づき前記
出力端の電位が第１の電位まで変化したことに応答して
前記第３のトランジスタを遮断せしめる第１のゲート手
段と、入力が前記出力端及び前記制御回路に接続され出
力が前記第４のトランジスタに接続された第２のゲート
手段であって、前記制御回路が前記第２のトランジスタ
を導通させる信号に応答して前記第４のトランジスタを
導通させ、これに基づき前記出力端の電位が第２の電位
まで変化したことに応答して前記第４のトランジスタを
遮断せしめる第２のゲート手段とを備えることを特徴と
する。
［発明の作用］ 上記構成に係る出力バッファ回路では、入力信号に基
づき制御部が第１トランジスタをオンさせると第１補助
制御部が第３トランジスタを同時的にオンさせるので、
出力ノードは第１及び第３トランジスタに接続されてい
る電源の電圧に急速に移行し始める。ところが、出力ノ
ードが上記電源の電圧に近づくと第３トランジスタはオ
フするので、出力ノードは上記電源の電圧を超えて変化
することはない。
づき制御部が第１トランジスタをオンさせると第１補助
制御部が第３トランジスタを同時的にオンさせるので、
出力ノードは第１及び第３トランジスタに接続されてい
る電源の電圧に急速に移行し始める。ところが、出力ノ
ードが上記電源の電圧に近づくと第３トランジスタはオ
フするので、出力ノードは上記電源の電圧を超えて変化
することはない。
これに対して、入力信号に基づき制御部が第２トラン
ジスタをオンさせると第２補助制御部が第４トランジス
タを同時的にオンさせるので、出力ノードは第２及び第
４トランジスタに接続されている電源の電圧に急速に移
行し始める。ところが、出力ノードが上記電源の電圧に
近づくと第４トランジスタはオフするので、出力ノード
は上記電源の電圧を超えて変化することはない。
ジスタをオンさせると第２補助制御部が第４トランジス
タを同時的にオンさせるので、出力ノードは第２及び第
４トランジスタに接続されている電源の電圧に急速に移
行し始める。ところが、出力ノードが上記電源の電圧に
近づくと第４トランジスタはオフするので、出力ノード
は上記電源の電圧を超えて変化することはない。
［実施例］ 以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の第１実施例の構成を示す回路図であ
り、第３図に示されている従来例を改良したものであ
る。第１図に於て、G13,P11,N11は第３図のG31,P31,N31
にそれぞれ対応している。第１実施例の出力バッファ回
路では更にNANDゲートG12とNORゲートG15とを設け、こ
れらのゲートG12,G15の一方の入力には入力信号I1をそ
れぞれ供給し、他方の入力には出力信号O1の反転信号を
インバータG11,G14から供給している。これらのゲートG
12,G15の出力はＰチャンネルトランジスタP12のゲート
電極とＮチャンネルトランジスタN12のゲート電極とに
供給される。
り、第３図に示されている従来例を改良したものであ
る。第１図に於て、G13,P11,N11は第３図のG31,P31,N31
にそれぞれ対応している。第１実施例の出力バッファ回
路では更にNANDゲートG12とNORゲートG15とを設け、こ
れらのゲートG12,G15の一方の入力には入力信号I1をそ
れぞれ供給し、他方の入力には出力信号O1の反転信号を
インバータG11,G14から供給している。これらのゲートG
12,G15の出力はＰチャンネルトランジスタP12のゲート
電極とＮチャンネルトランジスタN12のゲート電極とに
供給される。
次に作用について説明する。まず、入力信号I1が低レ
ベルのときにはゲートG12,G13の出力が高レベルなの
で、ＰチャンネルトランジスタP11,P12はオフしてお
り、ＮチャンネルトランジスタN11はオンしているの
で、出力信号O1は低レベルを維持している。
ベルのときにはゲートG12,G13の出力が高レベルなの
で、ＰチャンネルトランジスタP11,P12はオフしてお
り、ＮチャンネルトランジスタN11はオンしているの
で、出力信号O1は低レベルを維持している。
ところが、入力信号I1が低レベルから高レベルに移行
した場合には、まず、インバータG13が直ちに出力を低
レベルに移行させてＰチャンネルトランジスタP11をオ
ンさせ、ＮチャンネルトランジスタN11をオフさせる。
ところが出力信号O1は外部負荷を充電する間、低レベル
に留まるので、インバータG11,G14は依然として高レベ
ルの出力を発生させ、ゲートG12,G15は低レベルを出力
する。従って、ＰチャンネルトランジスタP12はオン
し、ＮチャンネルトランジスタN12はオフする。やが
て、外部負荷が充電されると、出力信号O1が高レベルに
移行するので、インバータG11は低レベルを発生させ、
ＰチャンネルトランジスタP12はオフする。従って、当
初は２つのＰチャンネルトランジスタで外部負荷を充電
するものの、インバータG11のしきい値を適宜選択する
ことによりオーバシュートを防止することができる。同
様に、入力信号が高レベルから低レベルに移行するとき
も、インバータG14のしきい値を適宜選択してＮチャン
ネルトランジスタN12を外部負荷の放電終了前にオフさ
せ、アンダーシュートを防止することができる。
した場合には、まず、インバータG13が直ちに出力を低
レベルに移行させてＰチャンネルトランジスタP11をオ
ンさせ、ＮチャンネルトランジスタN11をオフさせる。
ところが出力信号O1は外部負荷を充電する間、低レベル
に留まるので、インバータG11,G14は依然として高レベ
ルの出力を発生させ、ゲートG12,G15は低レベルを出力
する。従って、ＰチャンネルトランジスタP12はオン
し、ＮチャンネルトランジスタN12はオフする。やが
て、外部負荷が充電されると、出力信号O1が高レベルに
移行するので、インバータG11は低レベルを発生させ、
ＰチャンネルトランジスタP12はオフする。従って、当
初は２つのＰチャンネルトランジスタで外部負荷を充電
するものの、インバータG11のしきい値を適宜選択する
ことによりオーバシュートを防止することができる。同
様に、入力信号が高レベルから低レベルに移行するとき
も、インバータG14のしきい値を適宜選択してＮチャン
ネルトランジスタN12を外部負荷の放電終了前にオフさ
せ、アンダーシュートを防止することができる。
第５図は上記実施例の入力信号H5Iと出力信号H5Oとの
変化を示しており、図から明らかなように第６図に示し
た従来例のそれに比べてオーバシュートとアンダーシュ
ートとが減少している。
変化を示しており、図から明らかなように第６図に示し
た従来例のそれに比べてオーバシュートとアンダーシュ
ートとが減少している。
上記第１実施例ではインバータG13が制御部を、トラ
ンジスタP11,N11,P12,N12が第１乃至第４トランジスタ
を、ゲートG12とインバータG11とで第１補助制御部を、
ゲートG15とインバータG14とで第２補助制御部をそれぞ
れ構成している。
ンジスタP11,N11,P12,N12が第１乃至第４トランジスタ
を、ゲートG12とインバータG11とで第１補助制御部を、
ゲートG15とインバータG14とで第２補助制御部をそれぞ
れ構成している。
第２図は本発明の第２実施例の構成を示す回路図であ
り、第２実施例は第４図に示されている従来例を改良し
たものである。第２図に於て、ゲートG24、G25,インバ
ータG26,トランジスタP12,N21は第４図のゲートG41,G4
3,インバータG42,トランジスタP41,N41に対応してお
り、更に、ゲートG22,G28,インバータG21,G29、トラン
ジスタP22,N22は第１図のゲートG12,G15,インバータG1
1,G14、トランジスタP12,N12に対応している。第２実施
例では更にインバータG23,G27が付加されている。第２
実施例の作用は制御信号C2による出力の高インピーダン
ス状態を除けば第１実施例と同様なので詳細な説明は省
略する。
り、第２実施例は第４図に示されている従来例を改良し
たものである。第２図に於て、ゲートG24、G25,インバ
ータG26,トランジスタP12,N21は第４図のゲートG41,G4
3,インバータG42,トランジスタP41,N41に対応してお
り、更に、ゲートG22,G28,インバータG21,G29、トラン
ジスタP22,N22は第１図のゲートG12,G15,インバータG1
1,G14、トランジスタP12,N12に対応している。第２実施
例では更にインバータG23,G27が付加されている。第２
実施例の作用は制御信号C2による出力の高インピーダン
ス状態を除けば第１実施例と同様なので詳細な説明は省
略する。
［発明の効果］ 以上説明してきたように、本発明によれば、出力ノー
ドは当初２つのトランジスタを介して何れかの電源の電
圧値に向かって移行を開始するが、該電圧値に近付くと
１つのトランジスタはオフし、残りの１つのトランジス
タのみを介して電流が供給されるので、オーバーシュー
トやアンダーシュートを防止することができ、しかも、
当初は２つのトランジスタで充・放電をさせるので、高
速動作と高駆動能力を得ることができる。
ドは当初２つのトランジスタを介して何れかの電源の電
圧値に向かって移行を開始するが、該電圧値に近付くと
１つのトランジスタはオフし、残りの１つのトランジス
タのみを介して電流が供給されるので、オーバーシュー
トやアンダーシュートを防止することができ、しかも、
当初は２つのトランジスタで充・放電をさせるので、高
速動作と高駆動能力を得ることができる。
第１図は本発明の第１実施例の構成を示す回路図、 第２図は本発明の第２実施例の構成を示す回路図、 第３図は従来例の構成を示す回路図、 第４図は他の従来例の構成を示す回路図、 第５図は第１実施例の入力信号と出力信号の波形を示す
波形図、 第６図は従来例の入力信号と出力信号の波形を示す波形
図である。 I1、I2……入力信号、O1、O2……出力信号、G11乃至G1
5,G21乃至G29……ゲート、P11,P12,P21,P22……Ｐチャ
ンネルトランジスタ、N11、N12、N21、N22……Ｎチャン
ネルトランジスタ。
波形図、 第６図は従来例の入力信号と出力信号の波形を示す波形
図である。 I1、I2……入力信号、O1、O2……出力信号、G11乃至G1
5,G21乃至G29……ゲート、P11,P12,P21,P22……Ｐチャ
ンネルトランジスタ、N11、N12、N21、N22……Ｎチャン
ネルトランジスタ。
Claims (1)
- 【請求項１】第１の電源ラインと、第２の電源ライン
と、前記第１の電源ラインと出力端との間に接続された
第１のトランジスタと、前記第２の電源ラインと前記出
力端との間に接続された第２のトランジスタと、前記第
１及び第２のトランジスタの導通及び非導通を相補的に
制御する制御回路と、前記第１の電源ラインと前記出力
端との間に接続された第３のトランジスタと、前記第２
の電源ラインと前記出力端との間に接続された第４のト
ランジスタと、入力が前記出力端及び前記制御回路に接
続され出力が前記第３のトランジスタに接続された第１
のゲート手段であって、前記制御回路が前記第１のトラ
ンジスタを導通させる信号に応答して前記第３のトラン
ジスタを導通させ、これに基づき前記出力端の電位が第
１の電位まで変化したことに応答して前記第３のトラン
ジスタを遮断せしめる第１のゲート手段と、入力が前記
出力端及び前記制御回路に接続され出力が前記第４のト
ランジスタに接続された第２のゲート手段であって、前
記制御回路が前記第２のトランジスタを導通させる信号
に応答して前記第４のトランジスタを導通させ、これに
基づき前記出力端の電位が第２の電位まで変化したこと
に応答して前記第４のトランジスタを遮断せしめる第２
のゲート手段とを備えることを特徴とする出力バッファ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074911A JP2586033B2 (ja) | 1987-03-27 | 1987-03-27 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62074911A JP2586033B2 (ja) | 1987-03-27 | 1987-03-27 | 出力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240207A JPS63240207A (ja) | 1988-10-05 |
| JP2586033B2 true JP2586033B2 (ja) | 1997-02-26 |
Family
ID=13561041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62074911A Expired - Lifetime JP2586033B2 (ja) | 1987-03-27 | 1987-03-27 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586033B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097148A (en) * | 1990-04-25 | 1992-03-17 | At&T Bell Laboratories | Integrated circuit buffer with improved drive capability |
| JP2944012B2 (ja) * | 1991-11-22 | 1999-08-30 | 川崎製鉄株式会社 | 出力回路 |
| US6924669B2 (en) | 2000-03-30 | 2005-08-02 | Fujitsu Limited | Output buffer circuit and control method therefor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880929A (ja) * | 1981-11-06 | 1983-05-16 | Toshiba Corp | 相補型ｍｏｓ論理回路 |
-
1987
- 1987-03-27 JP JP62074911A patent/JP2586033B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63240207A (ja) | 1988-10-05 |
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