JPH03242020A - 出力バッファ - Google Patents
出力バッファInfo
- Publication number
- JPH03242020A JPH03242020A JP2040143A JP4014390A JPH03242020A JP H03242020 A JPH03242020 A JP H03242020A JP 2040143 A JP2040143 A JP 2040143A JP 4014390 A JP4014390 A JP 4014390A JP H03242020 A JPH03242020 A JP H03242020A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output
- voltage
- level
- auxiliary control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 16
- 230000008054 signal transmission Effects 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 4
- 238000013459 approach Methods 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファに関する。
従来の出力バッファとしては、例えば第４図に示されて
いるようなものが知られており、第４図に示されている
出力バッファは入力信号１３でＰチャネルトランジスタ
Ｐ３１とＮチャネルトランジスタＮ３１とを相補的に切
り替え、特性インピーダンス２゜の信号伝送路を通して
出力信号Ｏ３のレベルを制御している。第４図に示され
ているインダクタンスし及び容量Ｃは特性インピーダン
スＺ。の信号伝送路を等価的に表したものである。
いるようなものが知られており、第４図に示されている
出力バッファは入力信号１３でＰチャネルトランジスタ
Ｐ３１とＮチャネルトランジスタＮ３１とを相補的に切
り替え、特性インピーダンス２゜の信号伝送路を通して
出力信号Ｏ３のレベルを制御している。第４図に示され
ているインダクタンスし及び容量Ｃは特性インピーダン
スＺ。の信号伝送路を等価的に表したものである。
なお、Ｇ３１．Ｇ３２は出力トランジスタ制御回路であ
る。
る。
近年、ＬＳＩを用いたシステム高速化に伴い出力バッフ
ァには駆動能力が大きく、かつ高速で動作することが要
求されるようになってきた。この要求に対処すべく、従
来の出力バッファでは、出力信号を切り替えるためのト
ランジスタの幾何学的寸法を大きくして対応してきたが
、この対応では信号伝送路を通った出力信号０３に生じ
るオーバーシュートやアンダーシュートが大きくなり、
これらに起因して誤動作が発生するという問題がある。
ァには駆動能力が大きく、かつ高速で動作することが要
求されるようになってきた。この要求に対処すべく、従
来の出力バッファでは、出力信号を切り替えるためのト
ランジスタの幾何学的寸法を大きくして対応してきたが
、この対応では信号伝送路を通った出力信号０３に生じ
るオーバーシュートやアンダーシュートが大きくなり、
これらに起因して誤動作が発生するという問題がある。
本発明は互いに電圧レベルの異なる２つの電圧源の間に
直列に接続され信号伝送路の特性インピーダンスに等し
い出力インピーダンスを有する第１トランジスタ及び第
２トランジスタと、入力信号に基づき前記第１トランジ
スタと前記第２トランジスタとを相補的に切り替える制
御信号を発生させる制御部と、前記第１トランジスタと
前記第２トランジスタとの間に設けられた出力ノードと
を備える出力バッファにおいて、前記第１トランジスタ
及び前記第２トランジスタとそれぞれ並列に接続された
第３トランジスタ及び第４トランジスタと、前記第１ト
ランジスタと同時に前記第３トランジスタをオンさせ前
記第３トランジスタのオンからオフまでの時間を規定す
る第１計時手段と第１電圧検出手段とにより出力ノード
電圧が高電圧レベルに達する直前に前記第３トランジス
タをオフさせる第１補助制御部と、前記第２トランジス
タと同時に前記第４トランジスタをオンさせ前記第４ト
ランジスタのオンからオフまでの時間を規定する第２計
時手段と第２電圧検出手段により出力ノード電圧が低電
圧レベルに達する直前に前記第４トランジスタをオフさ
せる第２補助制御部とを備える。
直列に接続され信号伝送路の特性インピーダンスに等し
い出力インピーダンスを有する第１トランジスタ及び第
２トランジスタと、入力信号に基づき前記第１トランジ
スタと前記第２トランジスタとを相補的に切り替える制
御信号を発生させる制御部と、前記第１トランジスタと
前記第２トランジスタとの間に設けられた出力ノードと
を備える出力バッファにおいて、前記第１トランジスタ
及び前記第２トランジスタとそれぞれ並列に接続された
第３トランジスタ及び第４トランジスタと、前記第１ト
ランジスタと同時に前記第３トランジスタをオンさせ前
記第３トランジスタのオンからオフまでの時間を規定す
る第１計時手段と第１電圧検出手段とにより出力ノード
電圧が高電圧レベルに達する直前に前記第３トランジス
タをオフさせる第１補助制御部と、前記第２トランジス
タと同時に前記第４トランジスタをオンさせ前記第４ト
ランジスタのオンからオフまでの時間を規定する第２計
時手段と第２電圧検出手段により出力ノード電圧が低電
圧レベルに達する直前に前記第４トランジスタをオフさ
せる第２補助制御部とを備える。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図を参照するとインダクタ
ンスＬと容量Ｃは特性インピーダンスＺＯの信号伝送路
を等価な回路に置き替えたものであり、出力トランジス
タｐＨ，Ｎｉｌは信号伝送路の特性インピーダンスと等
しい出力インピーダンスを有し、入力信号１１に基づき
出力トランジスタ回路Ｇｌｌ、Ｇ１２により相補的に切
り替えられる。補助出力トランジスタＰ１２は入力信号
１１の立ち下がり時に出力トランジスタ補助制御回路Ｇ
１７が発生するＬｏｗパルスにより、Ｐチャネルトラン
ジスタｐＨと同時にオンとなり、計時手段を有するパル
ス発生回路Ｇ１３及び出力ノード高電圧レベル検出回路
１５により、出力電圧が高電圧レベルに近づくと補助制
御回路Ｇ１７の出力がハイレベルとなりトランジスタＰ
１２はオフ状態となる。また、補助出力トランジスタＮ
１２は入力信号１１の立ち上がり時に出力トランジスタ
補助制御回路Ｇ１８が発生するＨｉｇｈパルスにより、
ＮチャネルトランジスタＮ１１と同時にオンとなり、計
時手段を有するパルス発生回路Ｇ１４及び出力ノード低
電圧レベル検出回路Ｇ１６により、出力電圧が低電圧レ
ベルに近づくと補助制御回路Ｇ１８の出力がロウレベル
となりトランジスタＮ１２はオフ状態となる。トランジ
スタＰ１２．Ｎ１２は要求される出力バッファの遅延時
間を満足するような幾何学的寸法とする。すなわち、高
速の出力バッファとするには補助出力トランジスタＰ１
２．Ｎ１２は低出力インピーダンスにする。
ンスＬと容量Ｃは特性インピーダンスＺＯの信号伝送路
を等価な回路に置き替えたものであり、出力トランジス
タｐＨ，Ｎｉｌは信号伝送路の特性インピーダンスと等
しい出力インピーダンスを有し、入力信号１１に基づき
出力トランジスタ回路Ｇｌｌ、Ｇ１２により相補的に切
り替えられる。補助出力トランジスタＰ１２は入力信号
１１の立ち下がり時に出力トランジスタ補助制御回路Ｇ
１７が発生するＬｏｗパルスにより、Ｐチャネルトラン
ジスタｐＨと同時にオンとなり、計時手段を有するパル
ス発生回路Ｇ１３及び出力ノード高電圧レベル検出回路
１５により、出力電圧が高電圧レベルに近づくと補助制
御回路Ｇ１７の出力がハイレベルとなりトランジスタＰ
１２はオフ状態となる。また、補助出力トランジスタＮ
１２は入力信号１１の立ち上がり時に出力トランジスタ
補助制御回路Ｇ１８が発生するＨｉｇｈパルスにより、
ＮチャネルトランジスタＮ１１と同時にオンとなり、計
時手段を有するパルス発生回路Ｇ１４及び出力ノード低
電圧レベル検出回路Ｇ１６により、出力電圧が低電圧レ
ベルに近づくと補助制御回路Ｇ１８の出力がロウレベル
となりトランジスタＮ１２はオフ状態となる。トランジ
スタＰ１２．Ｎ１２は要求される出力バッファの遅延時
間を満足するような幾何学的寸法とする。すなわち、高
速の出力バッファとするには補助出力トランジスタＰ１
２．Ｎ１２は低出力インピーダンスにする。
第２図は従来のトライステート出力バッファに対応する
本発明の他の実施例を示す。制御信号Ｃ２がハイレベル
の場合は上記実施例と同じ動作をし、制御信号Ｃ２がロ
ウレベルの場合は出力トランジスタＰ２１．Ｐ２２．Ｎ
２１．Ｎ２２はすべてオフ状態となり、出力ノードレベ
ル検出回路Ｇ２５、Ｇ２６は入力禁止状態となる。この
実施例の場合も、トランジスタＰ２１．Ｎ２１の出力イ
ンピーダンスは、伝送路の特性インピーダンスと等しく
、トランジスタＰ２２．Ｎ２２は低出力インピーダンス
にする。
本発明の他の実施例を示す。制御信号Ｃ２がハイレベル
の場合は上記実施例と同じ動作をし、制御信号Ｃ２がロ
ウレベルの場合は出力トランジスタＰ２１．Ｐ２２．Ｎ
２１．Ｎ２２はすべてオフ状態となり、出力ノードレベ
ル検出回路Ｇ２５、Ｇ２６は入力禁止状態となる。この
実施例の場合も、トランジスタＰ２１．Ｎ２１の出力イ
ンピーダンスは、伝送路の特性インピーダンスと等しく
、トランジスタＰ２２．Ｎ２２は低出力インピーダンス
にする。
上述した各実施例の構成を採ることにより、第３図に示
すように、信号伝送路を通った出力信号０１．０２に生
じるオーバーシュートやアンダージュートを低減するこ
とができる。
すように、信号伝送路を通った出力信号０１．０２に生
じるオーバーシュートやアンダージュートを低減するこ
とができる。
以上説明したように本発明によれば、信号伝送路を通っ
た出力点の電圧は当初２つのトランジスタを介して何れ
かの電源の電圧値に向かって移行を開始するか、この電
圧値に近付くと出力ノートレベル検出回路を有する第１
または第２の補助制御部により、１つの低出力インピー
ダンスの補助出力トランジスタがオフし、伝送路とイン
ピーダンスが等しい出力トランジスタのみを介して電流
が供給されるので、出力点におけるオーバーシュートや
アンターシュートが低減でき、しかも当初は低出力イン
ピーダンスのトランジスタで充・放電をさせるため、高
速動作を行うことができる。
た出力点の電圧は当初２つのトランジスタを介して何れ
かの電源の電圧値に向かって移行を開始するか、この電
圧値に近付くと出力ノートレベル検出回路を有する第１
または第２の補助制御部により、１つの低出力インピー
ダンスの補助出力トランジスタがオフし、伝送路とイン
ピーダンスが等しい出力トランジスタのみを介して電流
が供給されるので、出力点におけるオーバーシュートや
アンターシュートが低減でき、しかも当初は低出力イン
ピーダンスのトランジスタで充・放電をさせるため、高
速動作を行うことができる。
第１図は本発明の一実施例の構成を示す回路図、第２図
は本発明の他の実施例の構成を示す回路、第３図は本発
明の入力信号とバッファ出力信号とを示す波形図、第４
図は従来例の構成を示す回路図、第５図は従来例の入力
信号とバッファ出力信号とを示す波形図である。 １１．１２・・・入力信号、０１．０２・・・出力信号
、Ｃ２・・・制御信号、Ｇ１．１．Ｇｌ ２．Ｇ２１．
Ｇ２２・・・出力信号トランジスタ制御回路、Ｇ１３．
Ｇ１４、Ｇ２３．Ｇ２４・・・パルス発生回路、Ｇ１５
゜Ｇ１６．Ｇ２５．Ｇ２６・・・出力ノード電圧検出回
路、Ｇ １７、Ｇ１８．Ｇ２７，０２８・・・出力トラ
ンジスタ補助制御回路、ｐＨ，Ｐ２１．ＰＩ３゜Ｐ２２
・・・トランジスタ、Ｎｌ １．Ｎ２１．Ｎｌ、２゜Ｎ
２２・・・トランジスタ、Ｌ・・・インダク々ンス、Ｃ
・・・容量。
は本発明の他の実施例の構成を示す回路、第３図は本発
明の入力信号とバッファ出力信号とを示す波形図、第４
図は従来例の構成を示す回路図、第５図は従来例の入力
信号とバッファ出力信号とを示す波形図である。 １１．１２・・・入力信号、０１．０２・・・出力信号
、Ｃ２・・・制御信号、Ｇ１．１．Ｇｌ ２．Ｇ２１．
Ｇ２２・・・出力信号トランジスタ制御回路、Ｇ１３．
Ｇ１４、Ｇ２３．Ｇ２４・・・パルス発生回路、Ｇ１５
゜Ｇ１６．Ｇ２５．Ｇ２６・・・出力ノード電圧検出回
路、Ｇ １７、Ｇ１８．Ｇ２７，０２８・・・出力トラ
ンジスタ補助制御回路、ｐＨ，Ｐ２１．ＰＩ３゜Ｐ２２
・・・トランジスタ、Ｎｌ １．Ｎ２１．Ｎｌ、２゜Ｎ
２２・・・トランジスタ、Ｌ・・・インダク々ンス、Ｃ
・・・容量。
Claims (1)
- 互いに電圧レベルの異なる２つの電圧源の間に直列に接
続され信号伝送路の特性インピーダンスに等しい出力イ
ンピーダンスを有する第１トランジスタ及び第２トラン
ジスタと、入力信号に基づき前記第１トランジスタと前
記第２トランジスタとを相補的に切り替える制御信号を
発生させる制御部と、前記第１トランジスタと前記第２
トランジスタとの間に設けられた出力ノードとを備える
出力バッファにおいて、前記第１トランジスタ及び前記
第２トランジスタとそれぞれ並列に接続された第３トラ
ンジスタ及び第４トランジスタと、前記第１トランジス
タと同時に前記第３トランジスタをオンさせ前記第３ト
ランジスタのオンからオフまでの時間を規定する第１計
時手段と第１電圧検出手段とにより出力ノード電圧が高
電圧レベルに達する直前に前記第３トランジスタをオフ
させる第１補助制御部と、前記第２トランジスタと同時
に前記第４トランジスタをオンさせ前記第４トランジス
タのオンからオフまでの時間を規定する第２計時手段と
第２電圧検出手段により出力ノード電圧が低電圧レベル
に達する直前に前記第４トランジスタをオフさせる第２
補助制御部とを備えることを特徴とする出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040143A JPH03242020A (ja) | 1990-02-20 | 1990-02-20 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040143A JPH03242020A (ja) | 1990-02-20 | 1990-02-20 | 出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03242020A true JPH03242020A (ja) | 1991-10-29 |
Family
ID=12572554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040143A Pending JPH03242020A (ja) | 1990-02-20 | 1990-02-20 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03242020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739715A (en) * | 1995-10-31 | 1998-04-14 | Hewlett-Packard Co. | Digital signal driver circuit having a high slew rate |
| US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
| JP2013042222A (ja) * | 2011-08-11 | 2013-02-28 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1990
- 1990-02-20 JP JP2040143A patent/JPH03242020A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739715A (en) * | 1995-10-31 | 1998-04-14 | Hewlett-Packard Co. | Digital signal driver circuit having a high slew rate |
| US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
| JP2013042222A (ja) * | 2011-08-11 | 2013-02-28 | Fujitsu Semiconductor Ltd | 半導体装置 |
| US8674742B2 (en) | 2011-08-11 | 2014-03-18 | Fujitsu Semiconductor Limited | Driver circuit for preventing overshoot and undershoot due to parasitic capacitance |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5206544A (en) | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance | |
| US5486782A (en) | Transmission line output driver | |
| US7279937B2 (en) | Programmable amplitude line driver | |
| JPH02192220A (ja) | オン状態からオフ状態へ、およびオフ状態からオン状態へスイツチングできる出力バツフア回路 | |
| KR900019385A (ko) | 스위칭 유도 잡음을 감소시키는 출력 버퍼 | |
| JPH09214314A (ja) | ドライバ回路装置 | |
| US5751161A (en) | Update scheme for impedance controlled I/O buffers | |
| KR20010006963A (ko) | 고속 인터페이스를 수행할 수 있는 버퍼 회로 | |
| US4406957A (en) | Input buffer circuit | |
| US6617881B2 (en) | Semiconductor integrated circuit | |
| JPH0362723A (ja) | 出力バッファ回路 | |
| US6294933B1 (en) | Method and apparatus for low power differential signaling to reduce power | |
| JPH03242020A (ja) | 出力バッファ | |
| JPWO2004066499A1 (ja) | 半導体集積回路 | |
| EP0381241A2 (en) | High speed output circuit suitable for wired-or structure | |
| JP2586033B2 (ja) | 出力バツフア回路 | |
| JPH04153761A (ja) | 出力バッファ | |
| US5005156A (en) | Semiconductor device having output buffer circuit controlled by output control signal | |
| US20060066352A1 (en) | Low-voltage, low-skew differential transmitter | |
| US4866308A (en) | CMOS to GPI interface circuit | |
| JPS63240208A (ja) | 出力バツフア回路 | |
| US5781037A (en) | Method and apparatus for an address transition detection circuit | |
| JP2766109B2 (ja) | 出力バッファ | |
| CN110289847B (zh) | 一种减小电源线和地线噪声的输出驱动电路 | |
| US7256620B2 (en) | Selector circuit and semiconductor device |