TWI430072B - 使用在不同電壓區域之間的電位轉換器與方法 - Google Patents

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Description

使用在不同電壓區域之間的電位轉換器與方法
本發明係與用於電壓區域間之電位轉換器電路的領域有關，例如用於一積體電路中的不同電壓區域之間。
一電位轉換器電路係用於需要從一電壓區域傳送信號至另一電壓區域時。典型地，此多區域配置由於與電位轉接器電路有關之增加的複雜度以及相對長的延遲而不被使用於高效能系統中。
積體電路中的一趨勢為嵌入式SRAM記憶體的逐漸廣泛使用。由於製程尺寸的降低，此SRAM記憶單元(cells)變得較不穩定。為了增強晶片上提供之SRAM的穩定性，並仍然達成該處理器的低功率，因此逐漸需要使該SRAM及該處理器使用不同區域的不同電壓供應。舉例來說，嵌入式SRAM可使用一較高電壓供應以確保狀態保持，然而該系統之其他部分包括該處理器可使用一較低電壓供應以降低功率消耗。為了維持該處理器之效能並降低切換功率，故提供電位轉換器以傳送信號於這些區域之間。這些電位轉換器應具有一低延遲以及一低切換(交錯式)功率。此電位轉換器亦應具有一低電路區域額外負擔。
附隨圖示之第1圖概要地說明一電位轉換器電路的基本概念。此包含一第一反相器2操作於一低電壓區域中，以及一第二反相器4操作於一高電壓區域中。此簡單配置的一問題在於一低靜態功率消耗的較佳情形不易於該第二反相器4中達成，因為源自位於該第一區域之VDD電位之第一反相器2的信號無法完全關閉較高VDD電位之第二反相器4中的電晶體。此外，在該第二反相器4之切換過程中的高電流為不佳的。
該附隨圖示中的第2圖顯示一已知電位轉換器，其嘗試解決第1圖之電位轉換器的某些限制。在此電位轉換器電路中，一回饋PMOS 6被提供以提升節點8的電壓為高VDD數值。此提供一合理解決以限制該功率消耗。然而，第2圖之電路的缺陷在於其可操作的一有限電壓位階轉換範圍，因為若該低電壓區域係操作於遠較該高電壓區域為低的VDD位階，則該輸入反相器10之強度並不足以克服回饋PMOS 6的動作。此外，此電位轉換器電路的操作範圍視關於該PMOS對NMOS之比值的處理變化而定。再者，該電位轉換器電路的延遲依據該處理變化以及VDD的切換範圍而可巨大改變。
第3圖說明第2圖之電路上的一可能改進。在此電路中一對或交互耦接之PMOS電晶體12、14被用於提供一回饋電路以於適當時提升節點16之電壓為高VDD位階。當對該電位轉換器電路20之輸入為一“1”時，該NMOS電晶體8將開啟並隨後強制節點16之電壓為低。此開啟PMOS電晶體14，其關閉PMOS電晶體12並隨後驅動一高數值“1”透過該反相器22輸出。當對該NMOS 18的輸入為一“0”時，該反相器24將切接其輸出為一“1”，其隨後將開啟該NMOS電晶體26，開啟該PMOS電晶體12、透過該PMOS電晶體12驅動該節點16至該高VDD區域的全電壓並關閉該PMOS電晶體14。節點16的高電壓位階將被該反相器22反相並導致一輸出數值“0”被驅動從該反相器22輸出。第3圖之電路中由於當該輸入被改變為一“0”時必須通過四層電晶體，亦即通過反相器24、NOMS電晶體26、PMOS電晶體12以及反相器22，因此其一重大缺點在於其具有一不佳的長延遲。
從本發明之一態樣觀之，本發明提供一電位轉換器電路以供接收一第一電壓區域中的一輸入信號以及建立一第二電壓區域中的一輸出信號，前述第一電壓區域係以一第一電壓供應所操作，其提供一第一電壓位階以及一共同電壓位階；而前述第二電壓區域係以一第二電壓供應所操作，其提供一第二電壓位階以及前述共同電壓位階，前述電壓調整器電路包含：一第一緩衝器電路，其操作於前述第一電壓區域中並回應前述輸入信號以建立具有前述第一電壓位階或前述共同電壓位階之任一者的一中間信號；一第二緩衝器電路，其操作於前述第二電壓區域中並回應前述中間信號以建立具有前述第二電壓位階或前述共同電壓位階之任一者的輸出信號；及一回饋電路，其操作於前述第二電壓區域中並於前述第一緩衝器電路建立具有前述第一電壓位階之前述中介信號時回應由位於前述第一區域中之一電路驅動至前述第一電壓位階之一回饋信號以提升前述回饋信號誌前述第二電壓位階；其中前述第二緩衝器電路被連接至前述第一緩衝器電路以便直接接收前述中間信號，並回應具有前述共同電壓位階之前述中間信號以便實質地關閉通過前述第二緩衝器電路之電流並用以建立具有前述第二電壓位階及前述共同電壓位階之一者的一輸出信號；及前述第二緩衝器電路被連接至前述回饋電路以便接收前述回饋信號，並回應被提升至前述第二電壓位階之前述回饋信號以便實質地關閉通過前述第二緩衝器電路之電流並用以建立具有前述第二電壓位階及前述共同電壓位階之前述一者外的另一輸出信號。
本技術識別該延遲可藉由使用一第一及第二緩衝器電路而降低，其直接從該第一緩衝器電路連接該信號至該第二緩衝器電路並提供遠離該關鍵路徑而操作之一回饋電路，以提升由該第一緩衝器電路所供應之非共同電壓位階信號至位於該第二區域中的第二緩衝器電路所使用之電壓位階，並藉以適當關閉位於該第二緩衝器電路中的相關電晶體以降低其靜態功率消耗。在此方式中，本技術中的電位轉換器電路可結合降低之延遲以及低功率消耗。
該電位轉換器電路可被提供於具有可變供應電壓之不同電壓區域之間，因此有時該供應電壓為相同的而有時為不同的。該電位轉換器電路提供降低的延遲而無須依賴是否有一電壓差。
可利用數種不同方式提供該回饋電路，但為求方便係以交互耦接電晶體之形式加以提供。
可以數種不同方式提供驅動該回饋信號至該第一電壓位階之第一區域中的電路，但較佳地係以與該第一緩衝器電路並聯而接收該輸入信號的一回饋信號起始電晶體之形式加以提供。配置該回饋信號起始電晶體與該第一緩衝器電路並聯意指該回饋信號之建立係快速的緊接於首先必須通過該第一緩衝器電路之信號之後而沒有額外延遲。
進一步的速度增加可藉由提供操作於該第二電壓區域中並被連接至該回饋信號起始電路的一回饋信號提升電晶體而達成，且其回應該中間信號以協同該回饋電路提升該回饋信號至該第二電壓位階。此提升該回饋電路的升高時間以及並加速切換。
雖然提供該回饋電路以提升該回饋信號至該第二區域中的完全電壓位階有利於降低靜態功率消耗，但該回饋電路之動作將易於抗拒該回饋信號之電位的改變，因而降低切換操作。為了協助降低此現象，該回饋電路被連接至第二電壓，其係由該輸入信號控制以暫時岔斷該回饋電路之回饋操作之一或多個供應岔斷電晶體所供應，因而降低該回饋電路在註冊該回饋信號之改變的動作。
進一步速度效能增加可藉由提供一輸出信號提升電晶體而達成，其操作於該第二電壓區域中並被連接至回應該回饋信號之第二緩衝器電路以於必要時協助該第二緩衝器電路驅動該輸出信號至該共同電壓位階(通常為地面電壓)。
雖然將瞭解該第一緩衝器電路可採用各種不同形式，但以一反相器之形式加以提供為有利的。類似地，該第二緩衝器電路可具有各種不同形式，但以一電晶體堆疊之形式加以提供為有利的，該電晶體堆疊具有由該回饋信號所切換之一第一堆疊電晶體以及由該中間信號所切換之一第二堆疊電晶體。
雖然本技術可被用於各種不同的應用，但於該電位轉換器電路為一積體電路之部分時以及於該第二電壓區域包括以該第二電壓供應所操作之一記憶體電路以便增強記憶體電路中的資料保持時特別有用。
從另一態樣觀之，本發明提供一電位轉換器電路以供接收一第一電壓區域中的一輸入信號以及建立一第二電壓區域中的一輸出信號，前述第一電壓區域係以提供一第一電壓位階以及一共同電壓位階之一第一電壓供應所操作，而前述第二電壓區域係以提供一第二電壓位階及前述共同電壓位階之一第二電壓供應所操作，前述電位轉換器電路包含：一第一電路，其操作於前述第一第一電壓區域一第一電路並回應前述輸入信號以建立具有前述第一電壓位階或前述共同電壓位階之任一者的一或多個中間信號；一第二電路，其操作於前述第二電壓區域並回應前述前述一或多個中間信號以建立具有前述第二電壓位階或前述共同電壓位階之任一者的前述輸出信號；其中前述第二電路被連接至前述第一電路以便直接接收前述一或多個中間信號之第一者，以及回應具有前述共同電壓位階之前述一或多個中間信號之前述第一者以便實質地關閉通過前述第二電路的電流，並建立具有前述第二電壓位階及前述共同電壓位階之一者的一輸出信號；且更包含一提升電路，其操作於前述第二電壓區域中並回應具有前述第一電壓位階之前述一或多個中間信號之第二者以提升前述一或多個中間信號之第二者至前述第二電壓位階；其中前述第二電路被連接至前述第一電路以便直接接收前述一或多個中間信號之前述第二者，並回應具有前述第二電壓位階之前述一或多個中間信號之前述第二者以便實質地關閉通過前述第二電路的電流，並建立具有前述第二電壓位階及前述共同電壓位階之另一者的一輸出信號。
從一進一步態樣觀之，本發明提供一電壓轉換器電路以供接收一第一電壓區域中的一輸入信號以及建立一第二電壓區域中的一輸出信號，前述第一電壓區域係以提供一第一電壓位階及一共同電壓位階之一第一電壓供應所操作，而前述第二電壓區域係以提供一第二電壓位階及前述共同電壓位階之一第二電壓供應所操作，前述電位轉換器電路包含：一第一緩衝器工具，其係用於操作於前述第一電壓區域中並回應前述輸入信號以建立具有前述第一電壓位階或前述共同電壓位階之任一者的一中間信號：一第二緩衝器工具，其係用於操作於前述第二電壓區域中並回應前述中間信號以建立具有前述第二電壓位階或前述共同電壓位階之任一者的前述輸出信號；及一回饋工具，其係用於操作於前述第二電壓區域中並於前述第一緩衝器工具建立具有前述第一電壓位階之前述中間信號時回應由前述第一區域中的電路工具驅動至前述第一電壓位階之一回饋信號以提升前述回饋信號至前述第二區域位階；其中前述第二緩衝器工具被連接至前述第一緩衝器工具以便直接接收前述中間信號並回應具有前述共同電壓位階之前述中間信號以便實質地關閉通過前述第二緩衝器工具的電流並建立具有前述第二電壓位階及前述共同電壓位階之一者的一輸出信號；及前述第二緩衝器工具被連接至前述回饋電路以便接收前述回饋信號並回應被提升至前述第二電壓位階之前述回饋信號以便實質地關閉通過前述第二緩衝器工具的電流並建立具有前述第二電壓位階及前述共同電壓位階之另一者的一輸出信號。
從一進一步態樣觀之，本發明提供一種電位轉換一第一電壓區域中的一輸入信號以建立一第二電壓區域中的一輸出信號的方法，前述第一電壓區域係以提供一第一電壓位階及一共同電壓位階之一第一電壓供應所操作，而前述第二電壓區域係以提供一第二電壓位階及前述共同電壓位階之一第二電壓供應所操作，前述方法包含以下步驟：操作位於前述第一電壓區域中的一第一緩衝器電路以回應前述輸入信號以建立具有前述第一電壓位階或前述共同位階之任一者的一中間信號；操作位於前述第二電壓區域中的一第二緩衝器電路以回應前述中間信號以建立具有前述第二電壓位階或前述共同電壓位階之任一者的輸出信號；及操作位於前述第二電壓區域中的一回饋電路以回應由前述第一區域中的一電路驅動至前述第一電壓位階的一回饋信號以提升前述回饋信號至前述第二電壓位階；其中前述第二緩衝器電路被連接至前述第一緩衝器電路以便直接接收前述中間信號並回應具有前述共同電壓位階之前述中間信號以便實質地關閉通過前述第二緩衝器電路的電流並且以及建立具有前述第二電壓位階以及前述共同電壓位階之一者的一輸出信號；及前述第二緩衝器電路被連接至前述回饋電路以便接收前述回饋信號並且回應被提升至前述第二電壓位階之前述回饋信號以便實質地關閉通過前述第二緩衝器電路的電流並建立具有前述第二電壓位階及前述共同電壓位階之前述一者之另一者的一輸出信號。
將由以下說明性實施例之詳細描述結合該附隨圖示加以閱讀而明瞭本發明之前述以及其他目的、特徵及優點。
第4圖顯示一電位轉接器電路28，其包含一反相器30之形式的一第一緩衝器電路以及包含電晶體32及34之一電晶體堆疊之形式的一第二緩衝器電路。一輸入信號被並聯地用於一NMOS電晶體36以及該反相器30之輸入。該NMOS電晶體36作為一回饋信號起始電晶體。交互耦接PMOS電晶體38及40作為一回饋電路。供應岔斷電晶體42及44係用於分別回應該輸入信號以及該反相的輸入信號而暫時岔斷對該交互耦接PMOS電晶體38及40的電源供應，而包含由該回饋信號切換之一NMOS電晶體的輸出提升電晶體46被連接至該第二緩衝器電路之NMOS電晶體32並用於在該輸入信號從一“1”改變為一“0”時增加該輸出信號降為一“0”(地面/共同電壓位階)的速度。
在第4圖中說明之電路中，該信號起始電晶體36及形成該反相器30之電晶體為該低VDD供應電壓及地面所驅動之第一電壓區域的部分。第2圖中說明之其餘所有電晶體為該第二電壓區域之部分且為該第二電壓供應即高VDD及地面所供應。
一回饋信號提升電晶體48係由該第二電壓區域(高VDD)提供供應，即使其與該電位轉換器電路之第一部份即該回饋信號起始電晶體36以及該反相器30更為相關。該回饋信號提升電晶體48用於回應該反相器30之中間信號輸出變為高時開啟並與該回饋電路36、38共同協助驅動該回饋信號升至該高VDD位階。
第5、6、7及8圖說明第4圖之電路的兩穩定態以及兩種可能的轉變，即低至高以及高至低。
在第1圖中，該穩定態被說明於該輸入信號為“1”且該輸出信號為“1”處。該輸出信號“1”位階係由一低VDD輸入電壓所表示，然而該輸出“1”位階係由一高VDD輸出電壓所表示。此為該電位轉換器電路28之動作。第5圖中說明之各種電晶體的狀態在此穩定態中被顯示為以一勾號表示之導電的或者以一叉號表示之非導電的。將發現該反相器30的輸出被直接連接至該電晶體32的閘極。類似地，該回饋信號起始電晶體36所建立之回饋信號被直接連接至該電晶體34之閘極，因此，輸入信號必須通過之電晶體數量以控制電路元件驅動該輸出信號有利地為低的。將發現該PMOS電晶體38係用於從該第二(高)電壓區域之高VDD信號中分離該回饋信號並因而允許該回饋信號透過該電晶體36放電至該共同電壓位階(地面)。
從第5圖移至第6圖中顯示之情形，其中該輸入信號從“1”變為“0”，將發現該各種電晶體均從導電的變為非導電的，而非導電的變為導電的。需特別注意者為該回饋信號驅動節點PD。當該回饋信號起始電路36變為非導電的時，隨著該輸入信號變為低，則該反相器30之輸出信號變為高而該回饋信號提升電晶體48變為導電的，藉以首先透過該低VDD位階拉高該回饋信號電壓位階且隨後升至該高VDD位階。該中間信號IN＿的轉變關閉該岔斷電晶體44，其協助防止該交互耦接PMOS電晶體38、40反抗該回饋信號的改變。隨著該中間信號IN＿到達該低VDD位階，該電晶體50同時變為導電的，而該PMOS電晶體40變為非導電的，因而拉低該PMOS電晶體38之閘極並於該岔斷電晶體42亦開啟之同時開啟此電晶體，其開啟方式協助拉高該節點PD的電壓位階至該高VDD位階並保持於此位階。在包含該電晶體32、34之堆疊的第二緩衝器電路中，該電晶體32被該低VDD信號於其閘極處被切換時變為導電的，其係由該反相器30所直接供應。此驅動該輸出信號朝向該地面信號位階“0”。此進一步係由該輸出提升電晶體46之動作所協助，該電晶體於該PD節點處之信號的影響下亦變成導電的，其被連接至此電晶體之閘極並協助將該輸出信號位階拉低至地面。
第7圖說明該輸入及輸出信號均為“0”的穩定態。應注意在此狀態中該電晶體40及34均被該回饋信號之動作完全地關閉，該信號已被提升至該高VDD位階。此重要性在於藉由降低其他重要的靜態溢漏電流而降低該電位轉換電路的靜態功率消耗。該回饋電晶體38及40的結合動作伴隨該回饋信號提升電晶體48係用以將位於該節點PD的回饋信號完全提升至該高VDD位階以協助達成此有利的低靜態功率消耗。然而，該回饋信號被直接連接至該第二緩衝器電路之電晶體34的閘極且可藉由降低的延遲而控制該輸出信號位階。
第8圖說明該輸入及輸出信號從一“0”至一“1”的轉變。該圖說明各種電晶體從導電的轉變為非導電的以及從非導電的轉變為導電的。將發現該回饋信號以及該中間信號朝向該共同電壓位階的轉變係藉由該回饋信號透過該電晶體36之放電以及該中間信號透過該反相器30之放電而進行。由於該共同電壓位階(地面)係由該第一電壓區域(低)及該第二電壓區域(高)所共用，故該電晶體32及50均被完全關閉而造成一低靜態功率消耗。
第9圖概要地說明一積體電路52，其整合一第一電壓區域54以及一第二電壓區域56。執行程式指令的一微處理器58被置於該第一電壓區域54之中。儲存資料數值(可能於SRAM單元中)的一記憶體60被置於該第二電壓區域56中。一電位轉換器電路62被用於從該第一電壓區域54傳送一信號至該第二電壓區域56。該第一電壓區域54為一低電壓區域，其目標在於透過該微處理器58中切換動作之結果而產生一低功率消耗。該第二電壓區域56為一高電壓區域，其目標在於確保該記憶體60之SRAM單元中的適當信號保持。依據第4圖中說明之實施例而形成之電位轉換器電路62係用以藉由一低延遲以及一低靜態功率消耗而連接源自該第一區域54之信號至該第二區域56。
雖然已參照該附隨圖示詳細地描述本發明之說明性實施例，但將瞭解本發明並不限於該些精確實施例，而一習知技藝人士可於其中實現各種改變及修改而不會偏離由該附加之申請專利範圍所定義之本發明的範圍及精神。
2,4,10,22,24,30．．．反相器
6,8,12,14,18,26,32,34,36,38,40,50．．．電晶體
16．．．節點
20,28,62．．．電位轉換器電路
42,44．．．岔斷電晶體
46,48．．．提升電晶體
52．．．積體電路
54,56．．．電壓區域
58．．．微處理器
60．．．記憶體
62．．．電位轉換器電路
第1圖概要地說明一電位轉換器電路之操作原理；第2圖概要地說明整合一回饋電晶體之一已知電位轉換器電路；第3圖概要地說明具有降低的靜態功率消耗之一可能電位轉換器電路；第4圖概要地說明依據本發明之一實施例的一電位轉換器電路；第5、6、7及8圖概要地以一狀態順序說明第4圖之電路；第9圖概要地說明使用本技術之一整合電路。
28．．．電位轉換器電路
30．．．反相器
32,34,36,38,40．．．電晶體
42,44．．．岔斷電晶體
46,48．．．提升電晶體

Claims (22)

  1. 一種使用在不同電壓區域之間的電位轉換器電路，該電位轉換器電路接收一第一電壓區域中的一輸入信號並且在一第二電壓區域中建立一輸出信號，該第一電壓區域係以提供一第一電壓位階以及一共同電壓位階之一第一電壓供應來操作，而該第二電壓區域係以提供一第二電壓位階以及該共同電壓位階之一第二電壓供應來操作，該電位轉換器電路至少包含：一第一緩衝器電路，其操作於該第一電壓區域中，且回應該輸入信號而建立具有該第一電壓位階或該共同電壓位階的一中間信號；一第二緩衝器電路，其操作於該第二電壓區域中，且回應該中間信號而建立具有該第二電壓位階或該共同電壓位階的該輸出信號；及一回饋電路，其操作於該第二電壓區域中，且於該第一緩衝器電路建立具有該第一電壓位階之該中間信號時回應由位於該第一區域中之一電路驅動至該第一電壓位階的一回積信號，而提升該回饋信號至該第二電壓位階；其中該第二緩衝器電路耦接至該第一緩衝器電路以便直接接收該中間信號，且得以回應具有該共同電壓位階之該中間信號而實質地關閉通過該第二緩衝器電路的電流並且建立具有該第二電壓位階及該共同電壓位階之一者的一輸出信號； 該第二緩衝器電路耦接至該回饋電路以便接收該回饋信號，且回應被提升至該第二電壓位階之該回饋信號而實質地關閉通過該第二緩衝器電路之電流並且建立具有該第二電壓位階及該共同電壓位階之前述一者之另一者的一輸出信號；以及該回饋電路經由該輸入信號所控制之一或多個供應岔斷電晶體耦接至該第二電壓供應，以暫時岔斷該回饋電路之回饋操作，並藉此當該回饋電路係由驅動該回饋信號之該第一區域中的該電路所驅動時，可降低該回饋電路對於該回饋信號的改變的抗拒。
  2. 如申請專利範圍第1項所述之電位轉換器電路，其中該第一電壓位階與該共同電壓位階之間的一差異小於該第二電壓位階與該共同電壓位階之間的一差異。
  3. 如申請專利範圍第1項所述之電位轉換器電路，其中該回饋電路包含複數交互耦接電晶體。
  4. 如申請專利範圍第1項所述之電位轉換器電路，其中位於驅動該回饋信號至該第一電壓位階之該第一區域中的該電路包括一回饋信號起始電晶體，其與該第一緩衝器電路並聯而接收該輸入信號。
  5. 如申請專利範圍第4項所述之電位轉換器電路，其包含 操作於該第二電壓區域中且耦接至該回饋信號起始電晶體之一回饋信號提升電晶體，該回饋信號提升電晶體係回應該中間信號以與該回饋電路共同提升該回饋信號至該第二電壓位階。
  6. 如申請專利範圍第1項所述之電位轉換器電路，其中該第一緩衝器電路為一反相器，而該中間信號為該輸入信號之一反相形式。
  7. 如申請專利範圍第1項所述之電位轉換器電路，其中該第二緩衝器電路為一電晶體堆疊，其具有由該回饋信號切換之一第一堆疊電晶體以及由該中間信號切換的一第二堆疊電晶體。
  8. 如申請專利範圍第1項所述之電位轉換器電路，其中該電位轉換器電路為一積體電路之一部分。
  9. 如申請專利範圍第1項所述之電位轉換器電路，其中該第二電壓區域包括以該第二電壓供應操作之一記憶體電路，以增強該記憶體電路中的資料保持。
  10. 一種使用在不同電壓區域之間的電位轉換器電路，該電位轉換器電路接收一第一電壓區域中的一輸入信號並且在一第二電壓區域中建立一輸出信號，該第一電壓區域係以提供一第一電壓位階以及一共同電壓位階之一 第一電壓供應來操作，而該第二電壓區域係以提供一第二電壓位階及該共同電壓位階之一第二電壓供應來操作，該電位轉換器電路至少包含：一第一電路，該第一電路操作於該第一電壓區域中，且回應該輸入信號而建立具有該第一電壓位階或該共同電壓位階的一或多個中間信號；一第二電路，該第二電路操作於該第二電壓區域中，且回應該一或多個中間信號而建立具有該第二電壓位階或該共同電壓位階的該輸出信號；其中該第二電路耦接至該第一電路以便直接接收該一或多個中間信號之一第一者，且得以回應具有該共同電壓位階之該一或多個中間信號之該第一者而實質地關閉通過該第二緩衝器電路的電流並且建立具有該第二電壓位階及該共同電壓位階之一者的一輸出信號；且更包含一提升電路，該提升電路操作於該第二電壓區域中，並回應具有該第一電壓位階之該一或多個中間信號之一第二者而提升該一或多個中間信號之一第二者至該第二電壓位階；其中該第二電路耦接至該第一電路以便直接接收該一或多個中間信號之該第二者，且回應具有該第二電壓位階之一或多個中間信號之該第二者而實質地關閉通過該第二電路之電流並且建立具有該第二電壓位階及該共同電壓位階之前述一者外之另一者的一輸出信號；以 及該提升電路經由該輸入信號所控制之一或多個供應岔斷電晶體耦接至該第二電壓供應，以暫時岔斷該提升電路之回饋操作，並藉此當該提升電路係由該第一電路驅動時，可降低該提升電路對於該回饋信號的改變的抗拒。
  11. 如申請專利範圍第10項所述之電位轉換器電路，其中該第一電壓位階與該共同電壓位階之間的一差異小於該第二電壓位階與該共同電壓位階之間的一差異。
  12. 如申請專利範圍第10項所述之電位轉換器電路，其中該提升電路包含複數交互耦接電晶體。
  13. 如申請專利範圍第10項所述之電位轉換器電路，其中該第一電路包括接收該輸入信號及驅動一回饋信號至該第一電壓位階的一回饋信號起始電晶體，該回饋信號為該一或多個中間信號之該第二者。
  14. 如申請專利範圍第13項所述之電位轉換器電路，其包含操作於該第二電壓區域中且耦接至該回饋信號起始電晶體的一回饋信號提升電晶體，該回饋信號提升電晶體係回應該一或多個中間信號之該第一者而與該提升電路共同提升該回饋信號至該第二電壓位階。
  15. 如申請專利範圍第10項所述之電位轉換器電路，其中該第一電路為一反相器，且該一或多個中間信號之該第一者為該輸入信號之一反相形式。
  16. 如申請專利範圍第10項所述之電位轉換器電路，其中該第二電路為一電晶體堆疊，其具有由該一或多個中間信號之該第二者切換之一第一堆疊電晶體以及由該一或多個中間信號之該第一者切換的一第二堆疊電晶體。
  17. 如申請專利範圍第10項所述之電位轉換器電路，其中該電位轉換器電路為一積體電路之一部分。
  18. 如申請專利範圍第10項所述之電位轉換器電路，其中該第二電壓區域包括以該第二電壓供應操作之一記憶體電路，以增強該記憶體電路中的資料保持。
  19. 一種使用在不同電壓區域之間的電位轉換器電路，該電位轉換器電路接收一第一電壓區域中的一輸入信號並且在一第二電壓區域中建立一輸出信號，該第一電壓區域係以提供一第一電壓位階以及一共同電壓位階之一第一電壓供應來操作，而該第二電壓區域係以提供一第二電壓位階及該共同電壓位階之一第二電壓供應來操作，該電位轉換器電路至少包含： 一第一緩衝器構件，用以操作於該第一電壓區域中，且回應該輸入信號而建立具有該第一電壓位階或該共同電壓位階的一中間信號；一第二緩衝器構件，用以操作於該第二電壓區域中，且回應該中間信號而建立具有該第二電壓位階或該共同電壓位階的該輸出信號；及一回饋構件，用以操作於該第二電壓區域中，且於該第一緩衝器構件建立具有該第一電壓位階之該中間信號時回應由位於該第一區域中之電路構件驅動至該第一電壓位階的一回饋信號，而提升該回饋信號至該第二電壓位階；其中該第二緩衝器構件耦接至該第一緩衝器電路以便直接接收該中間信號，且得以回應具有該共同電壓位階之該中間信號而實質地關閉通過該第二緩衝器構件的電流並且建立具有該第二電壓位階及該共同電壓位階之一者的一輸出信號；該第二緩衝器構件耦接至該回饋電路以便接收該回饋信號，且回應被提升至該第二電壓位階之該回饋信號而實質地關閉通過該第二緩衝器構件之電流並且建立具有該第二電壓位階及該共同電壓位階之前述一者外之另一者的一輸出信號；及該回饋構件經由該輸入信號所控制之一或多個供應岔斷電晶體耦接至該第二電壓供應，以暫時岔斷該回饋構件之回饋操作，並藉此當該回饋構件係由驅動該回 饋信號之該第一區域中的該電路構件所驅動時，可降低該回饋電路對於該回饋信號的改變的抗拒。
  20. 一種使用在不同電壓區域之間的方法，該方法用於電位轉換一第一電壓區域中的一輸入信號以在一第二電壓區域中建立一輸出信號，該第一電壓區域係以提供一第一電壓位階以及一共同電壓位階之一第一電壓供應來操作，而該第二電壓區域係以提供一第二電壓位階以及該共同電壓位階之一第二電壓供應來操作，該方法至少包含以下步驟：操作該第一電壓區域中的一第一緩衝器電路，以回應該輸入信號而建立具有該第一電壓位階或該共同電壓位階的一中間信號；操作該第二電壓區域中的一第二緩衝器電路，以回應該中間信號而建立具有該第二電壓位階或該共同電壓位階的該輸出信號；及操作該第二電壓區域中的一回饋電路，以於該第一緩衝器電路建立具有該第一電壓位階之該中間信號時，回應由位於該第一區域中之一電路驅動至該第一電壓位階的一回饋信號而提升該回饋信號至該第二電壓位階；其中該第二緩衝器電路耦接至該第一緩衝器電路以便直接接收該中間信號，且得以回應具有該共同電壓位階之該中間信號而實質地關閉通過該第二緩衝器電路的 電流並且建立具有該第二電壓位階及該共同電壓位階之一者的一輸出信號；該第二緩衝器電路耦接至該回饋電路以便接收該回饋信號，且回應被提升至該第二電壓位階之該回饋信號而實質地關閉通過該第二緩衝器電路之電流並且建立具有該第二電壓位階及該共同電壓位階之前述一者外之另一者的一輸出信號；及該回饋電路經由該輸入信號所控制之一或多個供應岔斷電晶體耦接至該第二電壓供應，以暫時岔斷該回饋電路之回饋操作，並藉此當該回饋電路係由驅動該回饋信號之該第一區域中的該電路所驅動時，可降低該回饋電路對於該回饋信號的改變的抗拒。
  21. 一種使用在不同電壓區域之間的電位轉換器電路，該電位轉換器電路接收一第一電壓區域中的一輸入信號並且在一第二電壓區域中建立一輸出信號，該第一電壓區域係以提供一第一電壓位階以及一共同電壓位階之一第一電壓供應來操作，而該第二電壓區域係以提供一第二電壓位階以及該共同電壓位階之一第二電壓供應來操作，該電位轉換器電路至少包含：一第一緩衝器電路，該第一緩衝器電路操作於該第一電壓區域中，且回應該輸入信號而建立具有該第一電壓位階或該共同電壓位階的一中間信號；一第二緩衝器電路，該第二緩衝器電路操作於該第 二電壓區域中，且回應該中間信號而建立具有該第二電壓位階或該共同電壓位階的該輸出信號；及一回饋電路，該回饋電路操作於該第二電壓區域中，且於該第一緩衝器電路建立具有該第一電壓位階之該中間信號時回應由位於該第一區域中之一電路驅動至該第一電壓位階的一回饋信號，而提升該回饋信號至該第二電壓位階；其中該第二緩衝器電路耦接至該第一緩衝器電路以便直接接收該中間信號，且得以回應具有該共同電壓位階之該中間信號而實質地關閉通過該第二緩衝器電路的電流並且建立具有該第二電壓位階及該共同電壓位階之一者的一輸出信號；該第二緩衝器電路耦接至該回饋電路以便接收該回饋信號，且回應被提升至該第二電壓位階之該回饋信號而實質地關閉通過該第二緩衝器電路之電流並且建立具有該第二電壓位階及該共同電壓位階之前述一者外之另一者的一輸出信號；以及一輸出信號提升電晶體，該輸出信號提升電晶體操作於該第二電壓區域中且耦接至該第二緩衝器電路，該輸出信號提升電晶體係回應該回饋信號而協助該第二緩衝器電路驅動該輸出信號至該共同電壓位階。
  22. 一種使用在不同電壓區域之間的電位轉換器電路，該電位轉換器電路接收一第一電壓區域中的一輸入信號並 且在一第二電壓區域中建立一輸出信號，該第一電壓區域係以提供一第一電壓位階以及一共同電壓位階之一第一電壓供應來操作，而該第二電壓區域係以提供一第二電壓位階以及該共同電壓位階之一第二電壓供應來操作，該電位轉換器電路至少包含：一第一電路，該第一電路操作於該第一電壓區域中，且回應該輸入信號而建立具有該第一電壓位階或該共同電壓位階的一或更多個中間信號；一第二電路，該第二電路操作於該第二電壓區域中，且回應該一或更多個中間信號而建立具有該第二電壓位階或該共同電壓位階的該輸出信號；其中該第二電路耦接至該第一電路以便直接接收該一或更多個中間信號之一第一者，且得以回應具有該共同電壓位階之該一或更多個中間信號之該第一者而實質地關閉通過該第二電路的電流並且建立具有該第二電壓位階及該共同電壓位階之一者的一輸出信號；且進一步包含：一提升電路，該提升電路操作於該第二電壓區域中，且回應由具有該第一電壓位階之該一或更多個中間信號之一第二者，而提升該一或更多個中間信號之該第二者至該第二電壓位階；其中該第二電路耦接至該第一電路以便直接接收該一或更多個中間信號之該第二者，且回應具有該第二電壓位階之該一或更多個中間信號之該第二者，而實質地關 閉通過該第二電路之電流並且建立具有該第二電壓位階及該共同電壓位階之前述一者外之另一者的一輸出信號；以及一輸出信號提升電晶體，該輸出信號提升電晶體操作於該第二電壓區域中且耦接至該第二電路，該輸出信號提升電晶體係回應該一或更多個中間信號之該第二者而協助該第二電路驅動該輸出信號至該共同電壓位階。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948292B1 (en) * 2007-09-28 2011-05-24 Ati Technologies Ulc Method and apparatus for buffering signals in voltage domains
JP5074223B2 (ja) * 2008-02-06 2012-11-14 ルネサスエレクトロニクス株式会社 レベルシフト回路及びそれを用いたドライバと表示装置
US20100156498A1 (en) * 2008-12-18 2010-06-24 Texas Instruments Incorporated Level shifter
TWI426378B (zh) * 2010-06-10 2014-02-11 Global Unichip Corp 一種功率區域隔離的系統和方法
US8559247B2 (en) 2011-05-16 2013-10-15 Apple Inc. Dynamic level shifter for interfacing signals referenced to different power supply domains
JP6030334B2 (ja) * 2011-05-20 2016-11-24 株式会社半導体エネルギー研究所 記憶装置
US9069652B2 (en) 2013-03-01 2015-06-30 Arm Limited Integrated level shifting latch circuit and method of operation of such a latch circuit
US8963609B2 (en) 2013-03-01 2015-02-24 Arm Limited Combinatorial circuit and method of operation of such a combinatorial circuit
US9379710B2 (en) * 2014-02-27 2016-06-28 Arm Limited Level conversion circuit and method
US9787310B2 (en) 2014-12-17 2017-10-10 Silicon Laboratories Inc. Level-shifter circuit for low-input voltages
US9490780B2 (en) * 2014-12-18 2016-11-08 Intel Corporation Apparatuses, methods, and systems for dense circuitry using tunnel field effect transistors
US9997227B2 (en) * 2015-12-18 2018-06-12 Intel Corporation Non-volatile ferroelectric logic with granular power-gating
US11128300B1 (en) 2020-03-16 2021-09-21 Apple Inc. Level shifter circuit with intermediate power domain

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399915A (en) * 1992-03-23 1995-03-21 Nec Corporation Drive circuit including two level-shift circuits
US5399920A (en) * 1993-11-09 1995-03-21 Texas Instruments Incorporated CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET
US5528173A (en) * 1995-05-10 1996-06-18 Micron Technology, Inc. Low power, high speed level shifter
US6445210B2 (en) * 2000-02-10 2002-09-03 Matsushita Electric Industrial Co., Ltd. Level shifter
AU2003211753A1 (en) * 2003-02-27 2004-09-17 Fujitsu Limited Semiconductor device

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