JPH09186577A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH09186577A JPH09186577A JP8000272A JP27296A JPH09186577A JP H09186577 A JPH09186577 A JP H09186577A JP 8000272 A JP8000272 A JP 8000272A JP 27296 A JP27296 A JP 27296A JP H09186577 A JPH09186577 A JP H09186577A
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Abstract
(57)【要約】
【課 題】 外部負荷の大きさが変わっても自律的に出
力バッファ遅延値を一定に保つことのできる出力バッフ
ァ回路を提供する。 【解決手段】 入力ノードＩＮから入力を受ける駆動セ
ル20と、駆動セルで駆動され出力ノードＯＵＴに出力信
号を送って外部負荷ＣＬを充放電する出力段トランジス
タで構成された出力段とからなる出力バッファ回路にお
いて、出力ノードの電位変化率に応じて出力段トランジ
スタ（11，12）のサイズを自動的に切り換えることによ
り出力段１Ａの駆動能力を調整する自動調整機能３を設
け、更に駆動能力の自動調整が出力段の動作初期にのみ
作用するように構成した。
力バッファ遅延値を一定に保つことのできる出力バッフ
ァ回路を提供する。 【解決手段】 入力ノードＩＮから入力を受ける駆動セ
ル20と、駆動セルで駆動され出力ノードＯＵＴに出力信
号を送って外部負荷ＣＬを充放電する出力段トランジス
タで構成された出力段とからなる出力バッファ回路にお
いて、出力ノードの電位変化率に応じて出力段トランジ
スタ（11，12）のサイズを自動的に切り換えることによ
り出力段１Ａの駆動能力を調整する自動調整機能３を設
け、更に駆動能力の自動調整が出力段の動作初期にのみ
作用するように構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップに常
設される出力バッファ回路に関し、特にＭＯＳトランジ
スタで構成される出力バッファ回路に関する。
設される出力バッファ回路に関し、特にＭＯＳトランジ
スタで構成される出力バッファ回路に関する。
【０００２】
【従来の技術】図２は、従来の出力バッファ回路の典型
例を示す回路図である。図２においてＩＮは入力ノー
ド、ＯＵＴは出力ノード、Ａ，Ｂはノード、ＣＬは外部
負荷、１は出力段、10はＭＯＳトランジスタ、Ｐ，Ｎは
その導電型、20は駆動セル、ｐ，ｎは作用先のＭＯＳト
ランジスタの導電型である。尚各ノードの符号はそのノ
ードにおける信号にも適用される。
例を示す回路図である。図２においてＩＮは入力ノー
ド、ＯＵＴは出力ノード、Ａ，Ｂはノード、ＣＬは外部
負荷、１は出力段、10はＭＯＳトランジスタ、Ｐ，Ｎは
その導電型、20は駆動セル、ｐ，ｎは作用先のＭＯＳト
ランジスタの導電型である。尚各ノードの符号はそのノ
ードにおける信号にも適用される。
【０００３】図２に示すように、出力バッファ回路は、
半導体チップ内部回路（図示せず）からの出力を入力ノ
ードＩＮで受け、駆動セルを介してＣＭＯＳインバータ
構成の出力段１のＭＯＳトランジスタ（以下適宜出力段
トランジスタという）10を駆動し、出力段トランジスタ
10が出力ノードＯＵＴに出す信号によって外部負荷ＣＬ
の充放電を行なうことで半導体チップ外部に信号の伝達
を行なう。
半導体チップ内部回路（図示せず）からの出力を入力ノ
ードＩＮで受け、駆動セルを介してＣＭＯＳインバータ
構成の出力段１のＭＯＳトランジスタ（以下適宜出力段
トランジスタという）10を駆動し、出力段トランジスタ
10が出力ノードＯＵＴに出す信号によって外部負荷ＣＬ
の充放電を行なうことで半導体チップ外部に信号の伝達
を行なう。
【０００４】その際、出力バッファ回路に信号伝播遅延
が発生するが、その遅延時間（出力バッファ遅延値）
は、入力ノードＩＮのレベルが変化した時点から出力ノ
ードＯＵＴのレベルが変化した時点までの時間をもって
一般に定義される。この出力バッファ遅延値は、出力バ
ッファ回路内部を信号が伝搬するのに必要な時間（Ｔpd
１）と、出力段トランジスタ10が外部負荷ＣＬを充放電
するのに必要な時間（Ｔpd２）とに大別される。
が発生するが、その遅延時間（出力バッファ遅延値）
は、入力ノードＩＮのレベルが変化した時点から出力ノ
ードＯＵＴのレベルが変化した時点までの時間をもって
一般に定義される。この出力バッファ遅延値は、出力バ
ッファ回路内部を信号が伝搬するのに必要な時間（Ｔpd
１）と、出力段トランジスタ10が外部負荷ＣＬを充放電
するのに必要な時間（Ｔpd２）とに大別される。
【０００５】このうちＴpd１は、駆動セル20、出力段１
及びこれらを構成するＭＯＳトランジスタの機能、構
成、サイズ等に大きく左右される。とはいえこれらの要
因は内部変数であり、設計者が任意にその水準を選択可
能であるから、設計段階において、所望のＴpd１に応じ
て最適な組み合わせを選択するのは比較的容易である。
これに対しＴpd２の方は、出力段トランジスタのサイズ
（それによって決まる駆動能力あるいはオン抵抗）と外
部負荷の大きさに依存する。例えば、同じサイズの出力
段トランジスタからなる出力段であっても、外部負荷が
大きいほどＴpd２は増大するため出力バッファ遅延値も
大きくなる。
及びこれらを構成するＭＯＳトランジスタの機能、構
成、サイズ等に大きく左右される。とはいえこれらの要
因は内部変数であり、設計者が任意にその水準を選択可
能であるから、設計段階において、所望のＴpd１に応じ
て最適な組み合わせを選択するのは比較的容易である。
これに対しＴpd２の方は、出力段トランジスタのサイズ
（それによって決まる駆動能力あるいはオン抵抗）と外
部負荷の大きさに依存する。例えば、同じサイズの出力
段トランジスタからなる出力段であっても、外部負荷が
大きいほどＴpd２は増大するため出力バッファ遅延値も
大きくなる。
【０００６】一般に、出力バッファ遅延値は小さいこと
が望まれることが多いが、そのためには出力段トランジ
スタのサイズを大きくする必要がある。しかしその場
合、動作時にノイズが発生しやすくなり、また貫通電流
が増大するなどの問題が発生する。そこで出力バッファ
遅延値はこのような影響を考慮して、或る最適値に保た
れる必要があるが、それには外部変数でありしかも変域
が広い外部負荷の大きさに対して設計段階から十分な配
慮を行わなければならず、かかる検討や配慮は設計者に
とってかなりの負荷となっていた。
が望まれることが多いが、そのためには出力段トランジ
スタのサイズを大きくする必要がある。しかしその場
合、動作時にノイズが発生しやすくなり、また貫通電流
が増大するなどの問題が発生する。そこで出力バッファ
遅延値はこのような影響を考慮して、或る最適値に保た
れる必要があるが、それには外部変数でありしかも変域
が広い外部負荷の大きさに対して設計段階から十分な配
慮を行わなければならず、かかる検討や配慮は設計者に
とってかなりの負荷となっていた。
【０００７】
【発明が解決しようとする課題】上述の従来技術の問題
に鑑み本発明は、外部負荷の大きさが変わっても自律的
に出力バッファ遅延値を一定に保つことのできる出力バ
ッファ回路を提供することを課題とする。
に鑑み本発明は、外部負荷の大きさが変わっても自律的
に出力バッファ遅延値を一定に保つことのできる出力バ
ッファ回路を提供することを課題とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
入力ノードから入力を受ける駆動セルと、駆動セルで駆
動され出力ノードに出力信号を送って外部負荷を充放電
する出力段トランジスタで構成された出力段とからなる
出力バッファ回路において、出力ノードの電位変化率に
応じて出力段トランジスタのサイズを自動的に切り換え
ることにより出力段の駆動能力を調整する自動調整機能
を設けたことを特徴とする出力バッファ回路である。
入力ノードから入力を受ける駆動セルと、駆動セルで駆
動され出力ノードに出力信号を送って外部負荷を充放電
する出力段トランジスタで構成された出力段とからなる
出力バッファ回路において、出力ノードの電位変化率に
応じて出力段トランジスタのサイズを自動的に切り換え
ることにより出力段の駆動能力を調整する自動調整機能
を設けたことを特徴とする出力バッファ回路である。
【０００９】請求項２記載の発明は、駆動能力の自動調
整が出力段の動作初期にのみ作用することを特徴とする
請求項１記載の出力バッファ回路である。
整が出力段の動作初期にのみ作用することを特徴とする
請求項１記載の出力バッファ回路である。
【００１０】
【発明の実施の形態】本発明は、図２に示した従来の出
力バッファ回路における出力段１に改良を加え、出力ノ
ードＯＵＴの電位変化率に応じて出力段トランジスタ10
のサイズを自動的に切り換えることにより出力段１の駆
動能力を調整する自動調整機能を設けたことを特徴とす
る。
力バッファ回路における出力段１に改良を加え、出力ノ
ードＯＵＴの電位変化率に応じて出力段トランジスタ10
のサイズを自動的に切り換えることにより出力段１の駆
動能力を調整する自動調整機能を設けたことを特徴とす
る。
【００１１】本発明は、上記構成としたので、出力ノー
ドの電位変化率が大きい（即ち外部負荷が小さい）とき
は、出力段トランジスタのサイズを小さく、逆のとき
は、大きくするという切り換えを、出力バッファ回路の
中で自律的に行わせることができる。従って本発明によ
れば、前記課題を解決することができる。又本発明は、
前記駆動能力の自動調整が出力段の動作初期にのみ作用
するように構成した。これにより、自動調整期間を必要
最小限に止めることができ、余計なノイズや電力ロスを
抑えることができる。
ドの電位変化率が大きい（即ち外部負荷が小さい）とき
は、出力段トランジスタのサイズを小さく、逆のとき
は、大きくするという切り換えを、出力バッファ回路の
中で自律的に行わせることができる。従って本発明によ
れば、前記課題を解決することができる。又本発明は、
前記駆動能力の自動調整が出力段の動作初期にのみ作用
するように構成した。これにより、自動調整期間を必要
最小限に止めることができ、余計なノイズや電力ロスを
抑えることができる。
【００１２】
【実施例】本発明の実施例を図１の回路図に示す。図１
において、１Ａは本発明に係る出力段、３は自動調整機
能、４は論理素子、４ｐはＯＲ素子、４ｎはＡＮＤ素
子、６は遅延素子、11，12は出力段トランジスタ、Ｃ，
Ｄはノードである。尚前掲図２と同一部材には同一符号
を付し説明を省略する。
において、１Ａは本発明に係る出力段、３は自動調整機
能、４は論理素子、４ｐはＯＲ素子、４ｎはＡＮＤ素
子、６は遅延素子、11，12は出力段トランジスタ、Ｃ，
Ｄはノードである。尚前掲図２と同一部材には同一符号
を付し説明を省略する。
【００１３】図１に示すように、本発明の出力バッファ
回路においては、出力段１Ａ内の出力段トランジスタ
を、従来Ｐ，Ｎ各１個であったものを、Ｐ側，Ｎ側とも
複数に分割してもつことが特徴的である。この実施例で
はＣＭＯＳトランジスタ２対（11，12）で構成している
が、本発明にあっては、出力段トランジスタとしてのＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタとは必ずし
も同数でなくてもよく、又夫々にいくつ設けてもかまわ
ない。そして、分割された複数の出力段トランジスタ間
で出力ノードＯＵＴが共有される。
回路においては、出力段１Ａ内の出力段トランジスタ
を、従来Ｐ，Ｎ各１個であったものを、Ｐ側，Ｎ側とも
複数に分割してもつことが特徴的である。この実施例で
はＣＭＯＳトランジスタ２対（11，12）で構成している
が、本発明にあっては、出力段トランジスタとしてのＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタとは必ずし
も同数でなくてもよく、又夫々にいくつ設けてもかまわ
ない。そして、分割された複数の出力段トランジスタ間
で出力ノードＯＵＴが共有される。
【００１４】これら複数に分割された出力段トランジス
タは、駆動セル20によって直接駆動されるもの（図１で
は11がこれに該当する）を除き、自動調整機能３に組み
込まれる。ここでは説明容易化のため、分割された出力
段トランジスタ群のうち駆動セル20により直接駆動され
る出力段トランジスタを主ＭＯＳ、それ以外の出力段ト
ランジスタを副ＭＯＳとよぶ。図１では11が主ＭＯＳ、
12が副ＭＯＳである。尚、Ｐ，Ｎを区別していうときは
ＭＯＳの前にＰ，Ｎを付す。
タは、駆動セル20によって直接駆動されるもの（図１で
は11がこれに該当する）を除き、自動調整機能３に組み
込まれる。ここでは説明容易化のため、分割された出力
段トランジスタ群のうち駆動セル20により直接駆動され
る出力段トランジスタを主ＭＯＳ、それ以外の出力段ト
ランジスタを副ＭＯＳとよぶ。図１では11が主ＭＯＳ、
12が副ＭＯＳである。尚、Ｐ，Ｎを区別していうときは
ＭＯＳの前にＰ，Ｎを付す。
【００１５】自動調整機能３は、主ＭＯＳのゲート入力
信号を遅延させる遅延素子６と、遅延素子６の出力と主
ＭＯＳのドレイン出力（即ち出力ノードＯＵＴの出力）
とを入力とする論理素子４とを備え、論理素子４の出力
で副ＭＯＳのゲート電位を制御する構成とし、論理素子
４はＰＭＯＳゲートに作用するもの（４ｐ）をＯＲ素
子、ＮＭＯＳゲートに作用するもの（４ｎ）をＡＮＤ素
子とした。
信号を遅延させる遅延素子６と、遅延素子６の出力と主
ＭＯＳのドレイン出力（即ち出力ノードＯＵＴの出力）
とを入力とする論理素子４とを備え、論理素子４の出力
で副ＭＯＳのゲート電位を制御する構成とし、論理素子
４はＰＭＯＳゲートに作用するもの（４ｐ）をＯＲ素
子、ＮＭＯＳゲートに作用するもの（４ｎ）をＡＮＤ素
子とした。
【００１６】この実施例の出力バッファ回路の動作を以
下に説明する。まず、ＩＮが“Ｈ”から“Ｌ”に変化す
る場合について説明する。初期状態ではＩＮは“Ｈ”、
ＯＵＴも“Ｈ”に保たれていて外部負荷ＣＬは充電され
ている。このときＡ，Ｂ，Ｄはともに“Ｌ”でＣだけが
“Ｈ”である。よって主ＰＭＯＳ11Ｐのみオンしてい
る。
下に説明する。まず、ＩＮが“Ｈ”から“Ｌ”に変化す
る場合について説明する。初期状態ではＩＮは“Ｈ”、
ＯＵＴも“Ｈ”に保たれていて外部負荷ＣＬは充電され
ている。このときＡ，Ｂ，Ｄはともに“Ｌ”でＣだけが
“Ｈ”である。よって主ＰＭＯＳ11Ｐのみオンしてい
る。
【００１７】この状態からＩＮが“Ｌ”に変化していく
と、Ａ，Ｂが“Ｈ”に変化し、それを受けて主ＰＭＯＳ
11Ｐはオフへ、主ＮＭＯＳ11Ｎはオンへと夫々状態を変
えるが、ＡとＯＵＴとが共に“Ｌ”になることはないた
め、これらのＯＲ出力であるＣは“Ｈ”のままであり、
副ＰＭＯＳ12Ｐはオフのまま動作しない。さて、主ＮＭ
ＯＳ11Ｎのオン動作により外部負荷ＣＬは放電されてい
くが、外部負荷ＣＬが大きい場合には、ＯＵＴの電位を
下げるのに時間を要し（ＯＵＴの電位変化率が小）、Ｂ
とＯＵＴが共に“Ｈ”の期間ができ、これらのＡＮＤ出
力であるＤが“Ｈ”になる。よってそれによりゲートを
制御される副ＮＭＯＳ12Ｎもオンし、追加の放電経路と
して働くようになって放電が加速される。そしてＯＵＴ
の電位が低下していき、ＡＮＤ素子（４ｎ）のロジック
レベルを下回ると、Ｄが“Ｌ”に変化して副ＮＭＯＳ12
Ｎはオフする。
と、Ａ，Ｂが“Ｈ”に変化し、それを受けて主ＰＭＯＳ
11Ｐはオフへ、主ＮＭＯＳ11Ｎはオンへと夫々状態を変
えるが、ＡとＯＵＴとが共に“Ｌ”になることはないた
め、これらのＯＲ出力であるＣは“Ｈ”のままであり、
副ＰＭＯＳ12Ｐはオフのまま動作しない。さて、主ＮＭ
ＯＳ11Ｎのオン動作により外部負荷ＣＬは放電されてい
くが、外部負荷ＣＬが大きい場合には、ＯＵＴの電位を
下げるのに時間を要し（ＯＵＴの電位変化率が小）、Ｂ
とＯＵＴが共に“Ｈ”の期間ができ、これらのＡＮＤ出
力であるＤが“Ｈ”になる。よってそれによりゲートを
制御される副ＮＭＯＳ12Ｎもオンし、追加の放電経路と
して働くようになって放電が加速される。そしてＯＵＴ
の電位が低下していき、ＡＮＤ素子（４ｎ）のロジック
レベルを下回ると、Ｄが“Ｌ”に変化して副ＮＭＯＳ12
Ｎはオフする。
【００１８】逆に外部負荷ＣＬが小さい場合には、主Ｎ
ＭＯＳ11Ｎのオン動作で急速にＯＵＴの電位が下げられ
ていく（ＯＵＴの電位変化率が大）ため、Ｂの“Ｈ”が
遅延素子６を通してＡＮＤ素子（４ｎ）に伝わるより前
にＯＵＴが“Ｌ”に変化し、Ｄが“Ｌ”に保たれること
となって、副ＮＭＯＳ12Ｎはオフのまま動作しない。次
に、ＩＮが“Ｌ”から“Ｈ”に変化する場合について説
明する。
ＭＯＳ11Ｎのオン動作で急速にＯＵＴの電位が下げられ
ていく（ＯＵＴの電位変化率が大）ため、Ｂの“Ｈ”が
遅延素子６を通してＡＮＤ素子（４ｎ）に伝わるより前
にＯＵＴが“Ｌ”に変化し、Ｄが“Ｌ”に保たれること
となって、副ＮＭＯＳ12Ｎはオフのまま動作しない。次
に、ＩＮが“Ｌ”から“Ｈ”に変化する場合について説
明する。
【００１９】初期状態ではＩＮは“Ｌ”、ＯＵＴも
“Ｌ”に保たれていて外部負荷ＣＬは放電されている。
このときＡ，Ｂ，Ｃはともに“Ｈ”でＤだけが“Ｌ”で
ある。よって主ＮＭＯＳ11Ｎのみオンしている。この状
態からＩＮが“Ｈ”に変化していくと、Ａ，Ｂが“Ｌ”
に変化し、それを受けて主ＰＭＯＳ11Ｐはオンへ、主Ｎ
ＭＯＳ11Ｎはオフへと夫々状態を変えるが、ＢとＯＵＴ
とが共に“Ｈ”になることはないため、これらのＡＮＤ
出力であるＤは“Ｌ”のままであり、副ＮＭＯＳ12Ｎは
オフのまま動作しない。
“Ｌ”に保たれていて外部負荷ＣＬは放電されている。
このときＡ，Ｂ，Ｃはともに“Ｈ”でＤだけが“Ｌ”で
ある。よって主ＮＭＯＳ11Ｎのみオンしている。この状
態からＩＮが“Ｈ”に変化していくと、Ａ，Ｂが“Ｌ”
に変化し、それを受けて主ＰＭＯＳ11Ｐはオンへ、主Ｎ
ＭＯＳ11Ｎはオフへと夫々状態を変えるが、ＢとＯＵＴ
とが共に“Ｈ”になることはないため、これらのＡＮＤ
出力であるＤは“Ｌ”のままであり、副ＮＭＯＳ12Ｎは
オフのまま動作しない。
【００２０】さて、主ＰＭＯＳ11Ｐのオン動作により外
部負荷ＣＬは充電されていくが、外部負荷ＣＬが大きい
場合には、ＯＵＴの電位を上げるのに時間を要し（ＯＵ
Ｔの電位変化率が小）、ＡとＯＵＴが共に“Ｌ”の期間
ができ、これらのＯＲ出力であるＣが“Ｌ”になる。よ
ってそれによりゲートを制御される副ＰＭＯＳ12Ｐもオ
ンし、追加の充電経路として働くようになって充電が加
速される。そしてＯＵＴの電位が上昇していき、ＯＲ素
子（４ｐ）のロジックレベルを上回ると、Ｃが“Ｈ”に
変化して副ＰＭＯＳ12Ｐはオフする。
部負荷ＣＬは充電されていくが、外部負荷ＣＬが大きい
場合には、ＯＵＴの電位を上げるのに時間を要し（ＯＵ
Ｔの電位変化率が小）、ＡとＯＵＴが共に“Ｌ”の期間
ができ、これらのＯＲ出力であるＣが“Ｌ”になる。よ
ってそれによりゲートを制御される副ＰＭＯＳ12Ｐもオ
ンし、追加の充電経路として働くようになって充電が加
速される。そしてＯＵＴの電位が上昇していき、ＯＲ素
子（４ｐ）のロジックレベルを上回ると、Ｃが“Ｈ”に
変化して副ＰＭＯＳ12Ｐはオフする。
【００２１】逆に外部負荷ＣＬが小さい場合には、主Ｐ
ＭＯＳ11Ｐのオン動作で急速にＯＵＴの電位が上げられ
ていく（ＯＵＴの電位変化率が大）ため、Ａの“Ｌ”が
遅延素子６を通してＯＲ素子（４ｐ）に伝わるより前に
ＯＵＴが“Ｈ”に変化し、Ｄが“Ｈ”に保たれることと
なって、副ＰＭＯＳ12Ｐはオフのまま動作しない。以上
のように、本発明の出力バッファ回路は、その動作時に
自動調整機能３の作用により、ＯＵＴの電位変化率の大
小から外部負荷ＣＬの大きさを判断でき、それが大きい
ときには副ＭＯＳ12を動作させ、小さい時には動作させ
ないようにするという要領で、出力段トランジスタのサ
イズ（即ち駆動能力）を自動的に調整することができ
る。それゆえ本発明によれば、従来外部負荷ＣＬの大き
さに依存して変動していた出力バッファ遅延値を、自律
的に一定に保つことができる。
ＭＯＳ11Ｐのオン動作で急速にＯＵＴの電位が上げられ
ていく（ＯＵＴの電位変化率が大）ため、Ａの“Ｌ”が
遅延素子６を通してＯＲ素子（４ｐ）に伝わるより前に
ＯＵＴが“Ｈ”に変化し、Ｄが“Ｈ”に保たれることと
なって、副ＰＭＯＳ12Ｐはオフのまま動作しない。以上
のように、本発明の出力バッファ回路は、その動作時に
自動調整機能３の作用により、ＯＵＴの電位変化率の大
小から外部負荷ＣＬの大きさを判断でき、それが大きい
ときには副ＭＯＳ12を動作させ、小さい時には動作させ
ないようにするという要領で、出力段トランジスタのサ
イズ（即ち駆動能力）を自動的に調整することができ
る。それゆえ本発明によれば、従来外部負荷ＣＬの大き
さに依存して変動していた出力バッファ遅延値を、自律
的に一定に保つことができる。
【００２２】よって、本発明によれば、設計段階で外部
負荷の大きさを考慮する必要度が低くなり、設計者の負
担を大幅に軽減できる。又、本発明によれば、出力段１
Ａの動作初期すなわちＯＵＴのレベルが変化し始める時
期に迅速にその電位変化率をキャッチして、必要な場合
のみ副ＭＯＳ12を加勢させ、更に動作の終期近くになる
とその加勢を停止させることができるから、多様な大き
さの外部負荷ＣＬを、常時それに見合った適正な駆動能
力で充放電できることになり、余計なノイズや貫通電流
の発生を好適に低減できる。
負荷の大きさを考慮する必要度が低くなり、設計者の負
担を大幅に軽減できる。又、本発明によれば、出力段１
Ａの動作初期すなわちＯＵＴのレベルが変化し始める時
期に迅速にその電位変化率をキャッチして、必要な場合
のみ副ＭＯＳ12を加勢させ、更に動作の終期近くになる
とその加勢を停止させることができるから、多様な大き
さの外部負荷ＣＬを、常時それに見合った適正な駆動能
力で充放電できることになり、余計なノイズや貫通電流
の発生を好適に低減できる。
【００２３】
【発明の効果】本発明によれば、出力バッファ回路にお
いて、従来外部負荷ＣＬの大きさに依存して変動してい
た出力バッファ遅延値を、自律的に一定に保つことがで
き、更に必要時期だけその作用を働かせることができる
から、設計者の負担が軽減するとともに、ノイズや貫通
電流も低減されるという格段の効果を奏する。
いて、従来外部負荷ＣＬの大きさに依存して変動してい
た出力バッファ遅延値を、自律的に一定に保つことがで
き、更に必要時期だけその作用を働かせることができる
から、設計者の負担が軽減するとともに、ノイズや貫通
電流も低減されるという格段の効果を奏する。
【図１】本発明の実施例を示す回路図である。
【図２】従来の出力バッファ回路の典型例を示す回路図
である。
である。
１，１Ａ 出力段 ３ 自動調整機能 ４ 論理素子 ４ｐ ＯＲ素子 ４ｎ ＡＮＤ素子 ６ 遅延素子 10，11，12 ＭＯＳトランジスタ（出力段トランジス
タ） 20 駆動セル Ａ，Ｂ，Ｃ，Ｄ ノード（信号） ＣＬ 外部負荷 ＩＮ 入力ノード（入力信号） ＯＵＴ 出力ノード（出力信号） Ｐ，Ｎ ＭＯＳトランジスタの導電型 ｐ，ｎ 作用先のＭＯＳトランジスタの導電型
タ） 20 駆動セル Ａ，Ｂ，Ｃ，Ｄ ノード（信号） ＣＬ 外部負荷 ＩＮ 入力ノード（入力信号） ＯＵＴ 出力ノード（出力信号） Ｐ，Ｎ ＭＯＳトランジスタの導電型 ｐ，ｎ 作用先のＭＯＳトランジスタの導電型
Claims (2)
- 【請求項１】 入力ノードから入力を受ける駆動セル
と、駆動セルで駆動され出力ノードに出力信号を送って
外部負荷を充放電する出力段トランジスタで構成された
出力段とからなる出力バッファ回路において、出力ノー
ドの電位変化率に応じて出力段トランジスタのサイズを
自動的に切り換えることにより出力段の駆動能力を調整
する自動調整機能を設けたことを特徴とする出力バッフ
ァ回路。 - 【請求項２】 駆動能力の自動調整が出力段の動作初期
にのみ作用することを特徴とする請求項１記載の出力バ
ッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000272A JPH09186577A (ja) | 1996-01-05 | 1996-01-05 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000272A JPH09186577A (ja) | 1996-01-05 | 1996-01-05 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186577A true JPH09186577A (ja) | 1997-07-15 |
Family
ID=11469277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000272A Pending JPH09186577A (ja) | 1996-01-05 | 1996-01-05 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186577A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069411A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体集積回路 |
| US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
| KR100685612B1 (ko) * | 1999-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 어드레스 버퍼회로 |
| JPWO2005085882A1 (ja) * | 2004-03-09 | 2007-08-09 | 松下電器産業株式会社 | 周波数センサおよび半導体装置 |
| JP2016516374A (ja) * | 2013-04-11 | 2016-06-02 | スナップトラック・インコーポレーテッド | Ａｂ級増幅器の出力段 |
-
1996
- 1996-01-05 JP JP8000272A patent/JPH09186577A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685612B1 (ko) * | 1999-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 어드레스 버퍼회로 |
| US7053660B2 (en) | 2000-03-30 | 2006-05-30 | Fujitsu Limited | Output buffer circuit and control method therefor |
| KR100693846B1 (ko) * | 2000-03-30 | 2007-03-13 | 후지쯔 가부시끼가이샤 | 출력 버퍼 회로 |
| JP2003069411A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体集積回路 |
| JPWO2005085882A1 (ja) * | 2004-03-09 | 2007-08-09 | 松下電器産業株式会社 | 周波数センサおよび半導体装置 |
| JP2016516374A (ja) * | 2013-04-11 | 2016-06-02 | スナップトラック・インコーポレーテッド | Ａｂ級増幅器の出力段 |
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