KR100685612B1 - 어드레스 버퍼회로 - Google Patents

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

본 발명은 출력특성을 조절 할 수 있는 어드레스 버퍼 회로에 관한 것으로, 어드레스와 칩인에이블 신호에 따라서 내부 어드레스를 출력하며 베타비율을 조절할 수 있도록 부가회로를 포함하는 버퍼부와, 베타비율을 조절하는 정보를 저장하는 다수의 캠셀을 구비하며 캠셀에 저장된 정보에 따른 신호를 출력하는 조정부와, 조정부의 출력신호에 따라서 부가회로를 선택적으로 스위칭시키는 스위치부를 포함하여 이루어지는 것을 특징으로 하는 구성이다.
어드레스 버퍼 회로, 베타비율

Description

어드레스 버퍼 회로{Address buffer circuit}
도 1은 종래의 어드레스 버퍼 회로.
도 2는 인버터의 특성도.
도 3은 본 발명에 따른 어드레스 버퍼 회로의 개념 회로.
도 4는 도 3을 적용시킨 어드레스 버퍼 회로의 실시예.
* 도면이 상세한 부분의 대한 부호의 설명 *
10:버퍼부 20:스위치부
30:조정부
본 발명은 출력특성을 조절 할 수 있는 어드레스 버퍼 회로에 관한 것이다.
일반적으로 플래시 메모리는 외부의 어드레스 신호가 내부 칩의 TTL 이나 CMOS 등의 여러 종류의 소자에 의해 어드레싱되기 위해서 외부의 어드레스 신호를 버퍼링하는 어드레스 버퍼 회로를 구비한다.
도 1을 참조하여 종래의 어드레스 버퍼를 설명하면 다음과 같다.
종래의 어드레스 버퍼는, 어드레스 A0 내지는 어드레스 A18을 일측입력단으로 각각 입력받으며 타측입력단으로 칩인에이블(CEB)신호를 입력받는 제1NAND게이트(N0) 내지는 제19NAND게이트(N18)와, 제1NAND게이트(N0) 내지는 제19NAND게이트(N18)의 출력단과 각각 접속되는 제1인버터(I0) 내지는 제19인버터(I18)를 구비한다. 제1인버터(I0) 내지는 제19인버터(I18)는 내부 어드레스(IA0 내지는 IA18)를 출력하는데, 내부어드레스는 플래시 메모리의 내부회로(미도시)로 공급된다.
전술한 종래의 어드레스 버퍼의 동작을 살펴보면 다음과 같다.
외부에서 입력되는 어드레스(A0 ~ A18)는 각각 제1NAND게이트(N0) 내지는 제19NAND게이트(N18)의 일측입력단으로 입력된다. 그리고 칩인에이블(CEB)신호는 제1NAND게이트(N0) 내지는 제19NAND게이트(N18)의 타측 입력단으로 각각 입력된다.
칩인에이블(CEB)신호가 로우신호가 되면 제1NAND게이트(N0) 내지는 제19NAND게이트(N18)는 다른 입력에 관계없이 하이신호를 출력한다. 제1NAND게이트(N0) 내지는 제19NAND게이트(N18)에서 각각 하이신호가 출력되면 제1인버터(I0) 내지는 제19인버터(I18)는 로우신호인 내부어드레스 IA0 내지는 IA18을 출력하게 된다
하지만 칩인에이블(CEB)신호가 하이신호이면 제1NAND게이트(N0) 내지는 제19NAND게이트(N18)는 일측 입력단으로 입력되는 어드레스 A0 내지는 A18의 상태에 따라서 서로 다른 신호를 출력하게 된다.
만약, 어드레스 A0이 하이신호이면 제1NAND게이트(N0)는 로우신호를 출력하며, 그에 따라 제1인버터(I0)는 하이신호인 내부어드레스 IA0을 출력한다. 하지만 어드레스 A0이 로우신호이면 제1NAND게이트(N0)는 하이신호를 출력하며, 제1인버터(I0)는 로우신호인 내부어드레스 IA0을 출력한다.
그런데 전술한 바와 같은 종래의 어드레스 버퍼회로는 설계단계에서 출력특성이 결정되어 버리기 때문에 이미 설계된 어드레스 버퍼회로는 다양한 환경에 적용시키기 어려웠다.
따라서 본 발명은 출력단의 인버터의 NMOS 및 PMOS에 대한 베타비율(beta ratio, βp/βn) 변화에 따른 인버터의 특성변화, 즉 ViH/ViL 레벨을 조정할 수 있는 어드레스 버퍼 회로를 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 어드레스 버퍼 회로는, 입력되는 어드레스를 버퍼링하며, 전원단자와 접기간에 직렬 접속된 PMOS트랜지스터와 NMOS 트랜지스터로 이루어진 인버터와, 상기 NMOS 트랜지스터에 병렬접속되는 부가회로, 제어신호에 따라 상기 부가회로를 스위칭시켜, 상기 인버터의 베타비율을 조절할 수 있도록 하는 스위치부, 다수의 캠셀을 구비하여, 상기 캠셀의 프로그램 여부에 따라 상기 스위치부의 스위칭 동작을 제어하기 위한 상기 제어신호를 출력하는 조정부를 포함하며, 상기 부가회로는 다수의 트랜지스터를 포함하며, 상기 스위치부의 스위칭 동작에 따라 상기 다수의 트랜지스터를 선택적으로 턴 온시켜 상기 인버터의 베타 비율을 조절하는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 본 발명을 상세하게 설명하겠다.
도 2를 참조하여 인버터의 전압 트랜스퍼 특성을 살펴보면, 출력단 인버터의 NMOS 및 PMOS에 대한 베타비율(beta ratio, βp/βn)을 변화시키면 인버터의 특성변화, 즉 ViH/ViL 레벨을 조정할 수 있다.
도 3을 참조하여 본 발명에 따른 어드레스 버퍼 회로의 개념 회로를 설명하면 다음과 같다.
노드A(nodeA)에는 제1NMOS트랜지스터(N1) 내지는 제4NMOS트랜지스터(N4)가 병렬로 접속된다. 또한 노드A(nodeA)에는 제1PMOS트랜지스터(P1)와 제2PMOS트랜지스터(P2)가 직렬로 접속되며, 노드A(nodeA)에는 인버터(IV1)가 접속된다. 상기 제1PMOS 트랜지스터(P1)와 제2PMOS 트랜지스터(P2) 및 제1NMOS 트랜지스터(N1)는 인버터(IV2; 표시하지 않음)를 이룬다. 이때, 상기 인버터(IV1)는 내부어드레스(IA)를 출력한다. 이때 칩인에이블신호(CEB)는 제1PMOS트랜지스터(P1)와 제4NMOS트랜지스터(N4)의 게이트로 입력되며, 어드레스(ADDR)는 제2PMOS트랜지스터(P2)의 게이트로 입력된다.
한편 제2NMOS트랜지스터(N2)의 게이트에는 제1스위치(SW1)가 접속되는데, 제1스위치(SW1)는 접점 a혹은 b로 스위칭된다. 또한 제3NMOS트랜지스터(N3)의 게이트에는 제2스위치(SW2)가 접속되는데, 제2스위치(SW2)는 접점 c 혹은 d로 스위칭된다. 이때 접점 a와 c는 어드레스(ADDR)를 입력받는 제2PMOS트랜지스터(P2)의 게이트로 접속된다.
전술하였다시피 본 발명의 개념에 따른 어드레스 버퍼 회로는, 부가의 트랜지스터 회로를 구비하며, 그 트랜지스터의 사용을 스위치에 의하여 선택적으로 조절하여 어드레스 버퍼를 구성한다. 다시 말하면 부가적으로 구비한 제2NMOS트랜지스터(N2) 혹은 제4NMOS트랜지스터(N4)를 제1스위치(SW1)와 제2스위치(SW2)에 의하여 선택적으로 인에이블시킴으로써 인버터(IV2)의 전술한 NMOS와 PMOS에 대한 beta ratio를 조절할 수 있다.
이하에서는 도 4를 참조하여 전술한 개념에 의하여 구현된 어드레스 버퍼 회로의 실시예를 설명하겠다.
본 발명에 따른 어드레스 버퍼 회로는 크게 나누어 버퍼부(10)와 스위치부(20) 및 조정부(30)로 나뉘어 진다.
먼저 버퍼부(10)는 다음과 같다.
버퍼부(10)의 제1노드(node1)에는 제1NMOS트랜지스터(A) 내지는 제4NMOS트랜지스터(D)가 병렬로 접속된다. 또한 제1노드(node1)에는 제1PMOS트랜지스터(PM1)와 제2PMOS트랜지스터(PM2)가 직렬로 접속되며, 제1노드(node1)에는 인버터(IV1)가 접속되는데, 인버터(IV1)는 내부어드레스를 출력한다. 그리고 상기 제1PMOS트랜지스터(PM1)와 제2PMOS트랜지스터(PM2) 및 제1NMOS트랜지스터(A)는 인버터(IV2)를 이룬다. 이때 칩인에이블신호(CEB)는 제1PMOS트랜지스터(PM1)와 제4NMOS트랜지스터(D)의 게이트로 입력되며, 어드레스(ADDR)는 제2PMOS트랜지스터(PM2)의 게이트로 입력된다.
스위치부(20)는 제1스위칭소자(S1) 내지는 제4스위칭소자(S4)로 구성되는데, 제1스위칭소자(S1)와 제2스위칭소자(S2)의 일측단자는 제2PMOS트랜지스터(PM2)의 게이트와 접속되어 어드레스(ADDR)를 입력받는다. 또한 제1스위칭소자(S1)의 타측단자는 제2NMOS트랜지스터(B)의 게이트로 접속될 뿐만 아니라 제3스위치소자(S3)의 일측단으로 접속된다. 그리고 제2스위칭소자(S2)의 타측단자는 제3NMOS트랜지스터(C)의 게이트로 접속될 뿐만 아니라 제4스위칭소자(S4)의 일측단으로 접속된다. 이때 전술한 제1스위칭소자(S1) 내지는 제4스위칭소자(S4)는 반전컨트롤단자로 로우신호가 입력되거나 비반전컨트롤단자로 하이신호가 입력되면 인에이블되어 일측단자와 타측단자를 쇼트(접속)시키는 스위칭소자이다.
조정부(30)는 다음과 같다.
먼저, 제3PMOS트랜지스터(PM3)와 제4PMOS트랜지스터(PM4) 및 제1캠셀(CAM1)이 직렬로 접속되며, 제5PMOS트랜지스터(PM5)와 제6PMOS트랜지스터 및 제2캠셀(CAM2)이 직렬로 접속된다.
그리고, 칩인에이블(CEB)신호는 인버터(IV3)의 입력단으로 입력되며, 인버터(IV3)의 출력단은 전술한 제3PMOS트랜지스터(PM3)와 제5PMOS트랜지스터(PM5)의 게이트로 각각 접속된다.
제4PMOS트랜지스터(PM4)와 제1캠셀(CAM1)의 접속점에는 인버터(IV4)의 입력단이 접속되고, 인버터(IV4)의 출력단은 제2스위칭소자(S2)의 반전컨트롤단자와 제4스위칭소자(S4)의 비반전컨트롤단자로 접속된다. 또한 제6PMOS트랜지스터(PM6)와 제2캠셀(CAM2)의 접속점에는 인버터(IV5)의 입력단이 접속되며, 인버터(IV5)의 출력단은 제1스위칭소자(S1)의 반전컨트롤단자와 제3스위칭소자(S3)의 비반전컨트롤단자로 접속된다. 이때 전술한 제1캠셀(CAM1) 및 제2캠셀(CAM2)은 Code Address Memory Cell(CAM)인데, 프로그램과 소거가 가능한 플래시 메모리로 이루어진다.
이하에서는 전술한 구성을 본 발명에 따른 어드레스 버퍼 회로의 동작을 설 명하기로 한다.
본 발명에 따른 어드레스 버퍼 회로는 조정부(30)에 구비된 제1캠셀(CAM1)과 제2캠셀(CAM2)의 상태, 즉 프로그램 혹은 소거 여부에 따라서 제2NMOS트랜지스터(B)와 제3NMOS트랜지스터(C)를 스위칭시키는 동작을 하게 된다.
제1캠셀(CAM1)과 제2캠셀(CAM2)은 소거되어 있는 상태를 '0'으로 표시하며 프로그램 되어 있는 상태를 '1'로 표시하는데, 모두 4가지의 경우로 구분할 수 있다.
즉, 제1캠셀(CAM1)과 제2캠셀(CAM2)이 모두 소거되어 있는 경우('00'), 제1캠셀(CAM1)과 제2캠셀(CAM2)이 모두 프로그램되어 있는 경우('11') 및 제1캠셀(CAM1)과 제2캠셀(CAM2) 중 어느 하나의 캠셀만 프로그램되어 있는 경우('01' 혹은 '10')로 구분할 수 있다.
먼저 제1캠셀(CAM1)과 제2캠셀(CAM2)이 모두 소거되어 있는 경우는 다음과 같다.
제1캠셀(CAM1)과 제2캠셀(CAM2)이 모두 소거되어 있다면 인버터(IV4) 및 인버터(IV5)의 입력단에는 로우신호가 입력되어 인버터(IV4) 및 인버터(IV5)는 하이신호를 출력하게 된다.
인버터(IV5)에서 출력되는 하이신호는 제1스위칭소자(S1)를 턴-오프시키는 반면, 제3스위칭소자(S3)를 턴-온시키게 되는데, 그에 따라서 제2NMOS트랜지스터(B)의 게이트에는 그라운드가 인가된다. 제2NMOS트랜지스터(B)의 게이트에 그라운드가 인가되면 제2NMOS트랜지스터(B)는 턴-오프된다.
인버터(IV4)에서 출력되는 하이신호는 제2스위칭소자(S2)를 턴-오프시키는 반면, 제4스위칭소자(S4)를 턴-온시키게 되는데, 그에 따라서 제3NMOS트랜지스터(C)의 게이트에는 그라운드가 인가된다. 제3NMOS트랜지스터(C)의 게이트에 그라운드가 인가되면 제3NMOS트랜지스터(C)는 턴-오프된다.
제2NMOS트랜지스터(B)와 제3NMOS트랜지스터(C)가 턴-오프되면 베타비율(beta ratio)이 증가하게 되어 인버터(IV2)의 ViL이 도 5에 도시한 바와 같이 ViL1으로 낮아질 뿐만 아니라 ViH 레벨도 낮아지게 된다.
제1캠셀(CAM1)과 제2캠셀(CAM2)이 모두 프로그램되어 있는 경우는 다음과 같다.
제1캠셀(CAM1)과 제2캠셀(CAM2)이 모두 프로그램되어 있다면 인버터(IV4) 및 인버터(IV5)의 입력단에는 하이신호가 입력되어 인버터(IV4) 및 인버터(IV5)는 로우신호를 출력하게 된다.
인버터(IV5)에서 출력되는 로우신호는 제1스위칭소자(S1)를 턴-온시키는 반면, 제3스위칭소자(S3)를 턴-오프시키게 되는데, 그에 따라서 제2NMOS트랜지스터(B)의 게이트에는 어드레스(ADDR)가 인가된다. 제2NMOS트랜지스터(B)의 게이트에 어드레스(ADDR)가 인가되면 제2NMOS트랜지스터(B)는 턴-온된다.
인버터(IV4)에서 출력되는 로우신호는 제2스위칭소자(S2)를 턴-온시키는 반면, 제4스위칭소자(S4)를 턴-오프시키게 되는데, 그에 따라서 제3NMOS트랜지스터(C)의 게이트에는 어드레스(ADDR)가 인가된다. 제3NMOS트랜지스터(C)의 게이트에 어드레스(ADDR)가 인가되면 제3NMOS트랜지스터(C)는 턴-온된다. 제2NMOS트랜지스터(B)와 제3NMOS트랜지스터(C)가 턴-온되면 베타비율(beta ratio)이 감소하게 되어 인버터(IV2)의 ViL이 도 5에 도시한 바와 같이 ViL2로 높아질 뿐만 아니라 ViH 레벨도 낮아지게 된다.
이하에서는 제1캠셀(CAM1)과 제2캠셀(CAM2)중 어느 하나의 캠셀만 프로그램되어 있는 경우를 설명하기로 한다.
먼저 제1캠셀(CAM1)만 프로그램되어 있는 경우는 다음과 같다.
제1캠셀(CAM1)만 프로그램되어 있다면 인버터(IV4)의 입력단에는 하이신호가 입력되고 인버터(IV5)의 입력단에는 로우신호가 입력되어 인버터(IV4)는 로우신호를 출력하고 인버터(IV5)는 하이신호를 출력하게 된다.
인버터(IV5)에서 출력되는 하이신호는 제1스위칭소자(S1)를 턴-오프시키는 반면, 제3스위칭소자(S3)를 턴-온시키게 되는데, 그에 따라서 제2NMOS트랜지스터(B)의 게이트에는 그라운드가 인가된다. 제2NMOS트랜지스터(B)의 게이트에 그라운드가 인가되면 제2NMOS트랜지스터(B)는 턴-온된다.
인버터(IV4)에서 출력되는 로우신호는 제2스위칭소자(S2)를 턴-온시키는 반면, 제4스위칭소자(S4)를 턴-오프시키게 되는데, 그에 따라서 제3NMOS트랜지스터(C)의 게이트에는 어드레스(ADDR)가 인가된다. 제3NMOS트랜지스터(C)의 게이트에 어드레스(ADDR)가 인가되면 제3NMOS트랜지스터(C)는 턴-온된다.
제2NMOS트랜지스터(B)가 턴-오프되고 제3NMOS트랜지스터(C)가 턴-온되면 베 타비율(beta ratio)은 종래의 베타비율을 유지하게 되어 인버터(IV2)의 ViL이 도 5에 도시한 바와 같이 ViL0이 되며 ViH 레벨도 유지하게 된다.
먼저 제2캠셀(CAM2)만 프로그램되어 있는 경우는 다음과 같다.
제2캠셀(CAM2)만 프로그램되어 있다면 인버터(IV4)의 입력단에는 로우신호가 입력되고 인버터(IV5)의 입력단에는 하이신호가 입력되어, 인버터(IV4)는 하이신호를 출력하고 인버터(IV5)는 로우신호를 출력하게 된다.
인버터(IV5)에서 출력되는 로우신호는 제1스위칭소자(S1)를 턴-온시키는 반면, 제3스위칭소자(S3)를 턴-오프시키게 되는데, 그에 따라서 제2NMOS트랜지스터(B)의 게이트에는 어드레스(ADDR)가 인가된다. 제2NMOS트랜지스터(B)의 게이트에 어드레스(ADDR)가 인가되면 제2NMOS트랜지스터(B)는 턴-온된다.
하지만, 인버터(IV4)에서 출력되는 하이신호는 제2스위칭소자(S2)를 턴-오프시키는 반면, 제4스위칭소자(S4)를 턴-온시키게 되는데, 그에 따라서 제3NMOS트랜지스터(C)의 게이트에는 그라운드가 인가된다. 제3NMOS트랜지스터(C)의 게이트에 그라운드가 인가되면 제3NMOS트랜지스터(C)는 턴-오프된다.
제2NMOS트랜지스터(B)가 턴-온되고 제3NMOS트랜지스터(C)가 턴-오프되면 베타비율(beta ratio)은 종래의 베타비율을 유지하게 되어 인버터(IV2)의 ViL이 도 5에 도시한 바와 같이 ViL0이 되며 ViH 레벨도 유지하게 된다.
따라서 본 발명에 따른 어드레스 버퍼 회로에 의하면, 어드레스 버퍼 회로 출력단 인버터의 NMOS 및 PMOS에 대한 베타비율(beta ratio, βp/βn) 변화에 따른 인버터의 특성변화, 즉 ViH/ViL 레벨을 조절 할 수 있으므로 다양한 사용환경에 적용시킬 수 있으며 그로 인하여 개발비용등을 절감할 수 있다.

Claims (5)

  1. 입력되는 어드레스를 버퍼링하며, 전원단자와 접기간에 직렬 접속된 PMOS트랜지스터와 NMOS 트랜지스터로 이루어진 인버터와,
    상기 NMOS 트랜지스터에 병렬접속되는 부가회로,
    제어신호에 따라 상기 부가회로를 스위칭시켜, 상기 인버터의 베타비율을 조절할 수 있도록 하는 스위치부,
    다수의 캠셀을 구비하여, 상기 캠셀의 프로그램 여부에 따라 상기 스위치부의 스위칭 동작을 제어하기 위한 상기 제어신호를 출력하는 조정부를 포함하며,
    상기 부가회로는 다수의 트랜지스터를 포함하며, 상기 스위치부의 스위칭 동작에 따라 상기 다수의 트랜지스터를 선택적으로 턴 온시켜 상기 인버터의 베타 비율을 조절하는 어드레스 버퍼 회로.
  2. 제 1항에 있어서,
    상기 인버터는 제1노드에 직렬로 접속되어 게이트에 상기 칩인에이블신호를 입력받는 제1PMOS트랜지스터(PM1)와 게이트에 상기 어드레스를 입력받는 제2PMOS트랜지스터(PM2)와, 상기 제1노드에 직렬접속되는 제1NMOS트랜지스터(A)를 포함하고,
    상기 부가회로는 상기 제 1노드에 병렬연결되는 제2NMOS트랜지스터(B) 내지 제4NMOS트랜지스터(D)를 포함하며,
    상기 제4NMOS트랜지스터(D)는 상기 칩인에이블신호를 입력받는 것 특징으로 어드레스 버퍼 회로.
  3. 제1항에 있어서,
    상기 조정부는, 프로그램 및 소거가 가능한 제1캠셀 및 제2캠셀과, 상기 제1캠셀과 직렬 접속되는 제3PMOS트랜지스터 및 제4PMOS트랜지스터와, 상기 제2캠셀과 직렬 접속되는 제5PMOS트랜지스터 제6PMOS트랜지스터와, 상기 제3PMOS트랜지스터와 제5PMOS트랜지스터의 게이트와 접속되며 칩인에이블신호를 입력받는 인버터(IV3)와, 상기 제1캠셀의 프로그램/소거 상태에 따른 신호를 버퍼링할 수 있도록 상기 제1캠셀과 상기 제4PMOS트랜지스터 사이에 접속되는 인버터(IV4)와, 상기 제2캠셀의 프로그램/소거 상태에 따른 신호를 버퍼링할 수 있도록 상기 제2캠셀과 상기 제6PMOS트랜지스터 사이에 접속되는 인버터(IV5)를 포함하여 구성되는 것을 특징으로 하는 어드레스 버퍼 회로.
  4. 제1항에 있어서,
    상기 제1캠셀(CAM1) 및 제2캠셀(CAM2)은 플래시 메모리인 것을 특징으로 하는 어드레스 버퍼 회로.
  5. 제1항에 있어서,
    상기 스위치부는, 일측단자로는 상기 어드레스를 입력받으며 타측단자는 상기 제2NMOS트랜지스터(B)의 게이트와 접속되며 반전컨트롤단자는 상기 인버터(IV5)의 출력단과 접속되는 제1스위칭소자(S1)와, 일측단자로는 상기 어드레스를 입력받 으며 타측단자는 상기 제3NMOS트랜지스터(C)의 게이트와 접속되며 반전컨트롤단자는 상기 인버터(IV4)의 출력단과 접속되는 제2스위칭소자(S2)와, 일측단자는 상기 제2NMOS트랜지스터(B)의 게이트와 접속되며 타측단자는 그라운드와 접속되고 비반전컨트롤단자는 상기 인버터(IV5)의 출력단과 접속되는 제3스위칭소자(S3)와, 일측단자로는 상기 제3NMOS트랜지스터(C)의 게이트와 접속되며 타측단자로는 그라운드와 접속되고 비반전컨트롤단자는 상기 인버터(IV4)의 출력단과 접속되는 제4스위칭소자(S4)를 포함하여 구성되는 것을 특징으로 하는 어드레스 버퍼 회로.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186577A (ja) * 1996-01-05 1997-07-15 Kawasaki Steel Corp 出力バッファ回路
KR19980019721A (ko) * 1996-09-02 1998-06-25 김광호 반도체 메모리 장치의 어드레스 버퍼 회로
KR19980058197A (ko) * 1996-12-30 1998-09-25 문정환 제어신호를 이용한 출력패드 회로
KR19990026231A (ko) * 1997-09-23 1999-04-15 윤종용 반도체 장치의 버퍼회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09186577A (ja) * 1996-01-05 1997-07-15 Kawasaki Steel Corp 出力バッファ回路
KR19980019721A (ko) * 1996-09-02 1998-06-25 김광호 반도체 메모리 장치의 어드레스 버퍼 회로
KR19980058197A (ko) * 1996-12-30 1998-09-25 문정환 제어신호를 이용한 출력패드 회로
KR19990026231A (ko) * 1997-09-23 1999-04-15 윤종용 반도체 장치의 버퍼회로

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