KR19980019721A - 반도체 메모리 장치의 어드레스 버퍼 회로 - Google Patents
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Abstract
본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼 회로는, 고전압 검출신호에 응답하여 선택적으로 동작하는 트랜지스터를 포함하여 구성된 조절 게이트부를 가짐에 의해 전원전압의 변동이나 온도변화에 의존함이 없이 셋업 및 홀드 타임의 속도를 일정하게 일정하게 유지시킨다.
Description
본 발명은 반도체 메모리 디바이스에 적용되는 회로에 관한 것으로, 특히 전원전압의 변동이나 온도변화에 의존함이 없이 셋업 및 홀드 타임의 속도를 일정하게 일정하게 유지시킬 수 있는 어드레스 버퍼 회로에 관한 것이다.
통상적으로, 동기형 스태틱 램등과 같은 휘발성 반도체 메모리 장치에서, 어드레스 신호의 셋업 및 홀드타임의 스펙은 중요한 스펙들중의 하나이다. 고속의 메모리에서는 이러한 셋업 및 홀드타임의 스펙이 보다 정밀해지는데, 이러한 정밀성의 요구는 어드레스 디코딩 패스의 제한적 요소로 종종 작용한다. 이러한 셋업 및 홀드타임은 스펙에 지정되어 있지만 전원전압의 변동이나 온도변화에 의존하여 변화된다. 외부의 요인에 변화에 무관하게 셋업 및 홀드 타임의 속도를 일정하게 유지하는 것은 매우 어려운데 이는 상기 셋업 및 홀드 타임이 서로 트레이트 오프특성을 가지기 때문이다.
종래에는 셋업 및 홀드 타임의 속도를 일정하게 유지하기 위하여 도 1과 같은 어드레스 버퍼 회로를 사용해왔다. 또한, 2차클럭 발생기의 회로는 도 2에 나타나 있다. 도 1의 버퍼에서는 메탈층을 이용한 트랜지스터의 사이즈 선택 및 딜레이 선택 등을 행하여 셋업 및 홀드 타임의 속도를 일정하게 유지하는 기술인데, 이는 노아 게이트 2, 지연기 4, 인버터 6, 제1래치 8로 이루어진 버퍼 10를 구비하고 있다. 상기 지연기 4를 구성하는 내부의 트랜지스터의 사이즈 선택 및 딜레이 선택 등을 행하여 셋업 및 홀드 타임 시점 SH의 마진을 최적화 하였는데, 전원전압에 의존하여 마진을 가지는 셋업은 고전압 홀드를 만족하기 위하여 딜레이의 단수를 증가시킨다. 따라서, 콘트롤 패스에서나 2차클럭을 발생할 경우에 속도 로스가 유발하는 문제점이 있다. 또한, 종래에는 도 2에 도시된 바와 같은 2차클럭 발생기의 회로를 구성함에 의해 동작의 성능저하 및 회로의 복잡성을 유발하였다. 도 1에서 특히, 이전 클럭의 로우 에지의 구간을 셋업으로 이용하고 현재 클럭의 하이 에지를 홀드로 사용하는 스킴에서 고전압홀드를 만족시키기 위해 추가하는 딜레이는 그 딜레이만큼의 속도 손실을 가져온다. 또한, 딜레이로서 사용되는 트랜지스터의 사이즈 및 채널길이의 세밀한 조정이 선행되어야 하는 제한이 있다.
본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치의 어드레스 버퍼 회로를 제공함에 있다.
본 발명의 다른 목적은 전원전압의 변동이나 온도변화에 의존함이 없이 셋업 및 홀드 타임의 속도를 일정하게 일정하게 유지시킬 수 있는 어드레스 버퍼 회로를 제공함에 있다.
본 발명의 또 다른 목적은 간단한 구성을 가지면서도 정확한 동작을 수행하는 2차클럭 발생기를 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼 회로는, 파워다운 상태신호를 게이트로 각기 공통수신하는 제1,2도전형 제1트랜지스터들과, 입력 어드레스 신호를 신호를 게이트로 각기 공통수신하는 제1,2도전형 제2트랜지스터들과, 상기 제2도전형 제1,2트랜지스터들의 드레인과 상기 제1도전형 제2트랜지스터의 드레인이 공통으로 연결된 출력노드에 드레인이 연결되고 상기 제1도전형 제2트랜지스터의 게이트에 게이트가 연결된 제1도전형 제4트랜지스터와, 상기 제1도전형 제2트랜지스터의 소오스에 드레인이 연결되고 소오스로 제1전압을 수신하는 상기 제1도전형 제1트랜지스터의 게이트에 입력이 접속된 인버터와, 상기 인버터의 출력단에 소오스가 연결되고 상기 제1도전형 제4트랜지스터의 소오스에 드레인이 연결되며 게이트로 수신되는 고전압 검출신호에 응답하여 선택적으로 동작하는 제1도전형 제3트랜지스터를 포함하여 구성된 조절 게이트부와; 상기 출력노드에 입력단이 연결된 씨모오스 인버터와; 상기 고전압 검출신호에 응답하여 상기 씨모오스 인버터의 인버팅 속도를 조절하기 위해 상기 씨모오스 인버터의 출력단에 연결된 인버팅조절부와; 클럭버퍼를 통해 인가되는 클럭에 응답하여 상기 인버터의 출력단에 제공되는 어드레스 신호를 래치 및 출력하기 위한 래치부를 구비함을 특징으로 한다. 또한, 1차클럭을 수신하여 2차클럭을 발생하기 위한 2차클럭 발생기는 드레인이 서로 출력단에 연결되고 외부신호를 게이트로 각기 공통수신하는 제1,2도전형 제1트랜지스터들과, 상기 제2도전형 제1트랜지스터의 소오스와 접지간에 채널이 연결되며 상기 1차클럭을 게이트로 수신하는 제2도전형 제2트랜지스터와, 상기 제1도전형 제1트랜지스터의 소오스와 공통연결되어 전원전압을 수신하며 드레인이 상기 제1도전형 제1트랜지스터의 드레인에 연결되고 상기 1차클럭을 게이트로 수신하는 제1도전형 제2트랜지스터를 가진다.
도 1은 종래의 어드레스 버퍼 회로도.
도 2는 종래의 2차클럭 발생기의 회로도.
도 3은 본 발명의 실시예에 따른 어드레스 버퍼 회로도.
도 4는 본 발명의 실시예에 따른 2차클럭 발생기의 회로도.
도 5는 본 발명과 종래의 기술에 따른 동작을 비교하기 위해 제시된 각신호들에 대한 동작타이밍도.
이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 기능을 수행하는 구성소자는 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 동작 및 노아 게이트의 출력논리, 그리고 인버터나 래치의 기본적 구성 및 동작은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.
먼저, 본 발명의 전체적인 이해를 돕기 위해 요지를 간략히 설명한다. 본 발명에서는 고전압 검출기로부터 제공되는 고전압 검출신호를 버퍼내부에 이용하며 이 신호에 응답하여 선택적으로 동작하는 트랜지스터를 포함하여 구성된 조절 게이트부를 적어도 가짐에 의해 전원전압의 변동이나 온도변화에 의존함이 없이 셋업 및 홀드 타임의 속도를 일정하게 일정하게 유지되게 하는 것이다.
도 3에는 본 발명의 실시예에 따른 어드레스 버퍼 회로도가 나타나 있다. 도 3을 참조하면, 파워다운 상태신호 PDOWN를 게이트로 각기 공통수신하는 제1,2도전형 제1트랜지스터들 P1,N1과, 입력 어드레스 신호 XA1를 신호를 게이트로 각기 공통수신하는 제1,2도전형 제2트랜지스터들 P2,N2과, 상기 제2도전형 제1,2트랜지스터들의 드레인과 상기 제1도전형 제2트랜지스터의 드레인이 공통으로 연결된 출력노드에 드레인이 연결되고 상기 제1도전형 제2트랜지스터의 게이트에 게이트가 연결된 제1도전형 제4트랜지스터 P4와, 상기 제1도전형 제2트랜지스터의 소오스에 드레인이 연결되고 소오스로 제1전압을 수신하는 상기 제1도전형 제1트랜지스터의 게이트에 입력이 접속된 인버터 INV2와, 상기 인버터의 출력단에 소오스가 연결되고 상기 제1도전형 제4트랜지스터의 소오스에 드레인이 연결되며 게이트로 수신되는 고전압 검출신호 VHDS에 응답하여 선택적으로 동작하는 제1도전형 제3트랜지스터 P3를 포함하여 구성된 부분은 조절 게이트부를 이룬다. 상기 출력노드에 입력단이 연결된 씨모오스 인버터는 P5,N3로 구성된다. 상기 고전압 검출신호에 응답하여 상기 씨모오스 인버터의 인버팅 속도를 조절하기 위해 상기 씨모오스 인버터의 출력단에 연결된 인버팅조절부는 P6,7로 구성된다. 클럭버퍼 12를 통해 인가되는 1차클럭에 응답하여 상기 인버터의 출력단에 제공되는 어드레스 신호를 래치 및 출력하기 위한 래치부는 어드레스 제1래치 8에 대응된다. 도 3에 보여지는 버퍼 50의 동작은 다음과 같다. 외부변동에 기인하여 전원전압이 상승하거나 하강하는 경우에 턴온 동작에 참여하는 트랜지스터들의 갯수를 조절하여 속도 로스를 줄이는데, 이는 도 3에서 상기 고전압 검출신호 VHDS에 응답하여 선택적으로 동작하는 트랜지스터 P3,P6에 의해 구현된다. 즉, 전원전압이 기준치보다 상승된 경우에 상기 트랜지스터 P3,P6는 턴온동작에 불참한다. 다시말하면 턴오프상태로 존재한다. 이에 따라 트랜지스터 P1,P2,P5만이 동작에 실제로 참여한다. 한편, 전원전압이 기준치보다 하강한 경우에 상기 고전압 검출신호 VHDS의 레벨도 그에 따라 하강할 것이므로, 상기 트랜지스터 P3,P6는 턴온동작에 참가한다. 따라서, 동작에 참여하는 트랜지스터는 P1,P2,..,P7 트랜지스터로 늘어난다. 도 5에는 본 발명과 종래의 기술에 따른 동작을 비교하기 위해 제시된 각신호들에 대한 동작파형이 나타나 있다. 출력파형 AD-A1과 AD-A10을 비교하면 본 발명의 파형이 셋업속도는 빠르고 홀드속도는 종래의 그 것과 유사함을 알 수 있다. 이 파형의 시뮬레이션 조건은 외부 셋업타임 1.5나노 초 홀드 타임 0.5나노 초에서 이다. 따라서, 이는 후단의 인버터 딜레이단을 1단줄일 수 있는 효과를 제공한다.
도 4에는 1차클럭을 수신하여 2차클럭을 발생하기 위한 2차클럭 발생기의 회로가 도시되어 있다. 도 4에서, 드레인이 서로 출력단에 연결되고 외부신호를 게이트로 각기 공통수신하는 제1,2도전형 제1트랜지스터들 MP1,MN1과, 상기 제2도전형 제1트랜지스터의 소오스와 접지간에 채널이 연결되며 상기 1차클럭을 게이트로 수신하는 제2도전형 제2트랜지스터 MN2와, 상기 제1도전형 제1트랜지스터의 소오스와 공통연결되어 전원전압을 수신하며 드레인이 상기 제1도전형 제1트랜지스터의 드레인에 연결되고 상기 1차클럭을 게이트로 수신하는 제1도전형 제2트랜지스터 MP2가 나타나 있다. 도 4의 2차클럭 발생기의 구성은 도 2에 비해 보다 간단한 구성을 가짐을 알 수있다.
상술한 바와 같이 본 발명에 의하면, 전원전압의 변동이나 온도변화에 의존함이 없이 셋업 및 홀드 타임의 속도를 일정하게 일정하게 유지시킬 수 있는 효과가 있다.
Claims (4)
- 동기형 반도체 메모리 장치의 어드레스 버퍼 회로에 있어서: 파워다운 상태신호를 게이트로 각기 공통수신하는 제1,2도전형 제1트랜지스터들과, 입력 어드레스 신호를 신호를 게이트로 각기 공통수신하는 제1,2도전형 제2트랜지스터들과, 상기 제2도전형 제1,2트랜지스터들의 드레인과 상기 제1도전형 제2트랜지스터의 드레인이 공통으로 연결된 출력노드에 드레인이 연결되고 상기 제1도전형 제2트랜지스터의 게이트에 게이트가 연결된 제1도전형 제4트랜지스터와, 상기 제1도전형 제2트랜지스터의 소오스에 드레인이 연결되고 소오스로 제1전압을 수신하는 상기 제1도전형 제1트랜지스터의 게이트에 입력이 접속된 인버터와, 상기 인버터의 출력단에 소오스가 연결되고 상기 제1도전형 제4트랜지스터의 소오스에 드레인이 연결되며 게이트로 수신되는 고전압 검출신호에 응답하여 선택적으로 동작하는 제1도전형 제3트랜지스터를 포함하여 구성된 조절 게이트부와; 상기 출력노드에 입력단이 연결된 씨모오스 인버터와; 상기 고전압 검출신호에 응답하여 상기 씨모오스 인버터의 인버팅 속도를 조절하기 위해 상기 씨모오스 인버터의 출력단에 연결된 인버팅조절부와; 클럭버퍼를 통해 인가되는 클럭에 응답하여 상기 인버터의 출력단에 제공되는 어드레스 신호를 래치 및 출력하기 위한 래치부를 구비함을 특징으로 하는 어드레스 버퍼 회로.
- 제1항에 있어서, 상기 제1도전형 트랜지스터들은 피형 모오스트랜지스터임을 특징으로 하는 어드레스 버퍼 회로.
- 제2항에 있어서, 상기 제2도전형 트랜지스터들은 엔형 모오스트랜지스터임을 특징으로 하는 어드레스 버퍼 회로.
- 1차클럭을 수신하여 2차클럭을 발생하기 위한 2차클럭 발생기에 있어서, 드레인이 서로 출력단에 연결되고 외부신호를 게이트로 각기 공통수신하는 제1,2도전형 제1트랜지스터들과, 상기 제2도전형 제1트랜지스터의 소오스와 접지간에 채널이 연결되며 상기 1차클럭을 게이트로 수신하는 제2도전형 제2트랜지스터와, 상기 제1도전형 제1트랜지스터의 소오스와 공통연결되어 전원전압을 수신하며 드레인이 상기 제1도전형 제1트랜지스터의 드레인에 연결되고 상기 1차클럭을 게이트로 수신하는 제1도전형 제2트랜지스터를 가짐을 특징으로 하는 2차클럭 발생기.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685612B1 (ko) * | 1999-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 어드레스 버퍼회로 |
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1996
- 1996-09-02 KR KR1019960037929A patent/KR19980019721A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685612B1 (ko) * | 1999-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 어드레스 버퍼회로 |
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