KR20150005299A - 출력 장치 및 출력 장치를 포함하는 출력 시스템 - Google Patents

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KR20150005299A KR20130079074A KR20130079074A KR20150005299A KR 20150005299 A KR20150005299 A KR 20150005299A KR 20130079074 A KR20130079074 A KR 20130079074A KR 20130079074 A KR20130079074 A KR 20130079074A KR 20150005299 A KR20150005299 A KR 20150005299A
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송호욱
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에스케이하이닉스 주식회사
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Abstract

본 발명에 따른 출력 장치는 출력 신호에 응답하여 최종 출력 신호를 구동하는 출력 구동부, 출력 신호를 기설정된 시간만큼 지연시켜 지연 출력 신호를 생성하고, 지연 출력 신호 및 출력 신호에 기초하여 출력 보상 신호를 생성하는 출력 보상 신호 생성부, 및 출력 보상 신호에 응답하여 최종 출력 신호가 구동되는 레벨의 반대 레벨로 최종 출력 신호를 보상하는 출력 구동 보상부를 포함한다.

Description

출력 장치 및 출력 장치를 포함하는 출력 시스템{Output apparatus and output system including the same}
본 발명은 출력 장치에 관한 것으로, 더욱 상세하게는 출력 신호에 수반되는 노이즈를 제거하는 수단을 포함하는 출력 장치 및 이를 포함하는 출력 시스템에 관한 것이다.
전자 장치는 ‘0’과 ‘1’의 두 가지 상태를 식별할 수 있도록 하여 데이터를 출력할 수 있다. 따라서 전자 장치에서 출력되는 데이터는 두 가지 상태를 갖는 전압 또는 전류를 출력할 수 있는데, 상태 구분을 위해서는 각 상태 값의 차이가 클 수록 파악이 용이해진다.
다만, 두 가지 상태를 구분하기 위하여 각 상태의 전압 차이를 크게 할 수록, 한 상태에서 다른 상태로 전압이 천이(transition)할 때에 발생하는 노이즈(noise)는 출력 신호의 판별 신뢰도를 떨어뜨릴 수 있다. 나아가 전력 소모도 커지기 때문에 저전력을 요구하는 소형 전자 장치에는 적합하지 않을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 출력 장치에서 전압 천이 시 발생하는 노이즈를 최소화 하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 간단한 구성을 통하여 전압 천이에 따른 노이즈를 최소화하여, 소형화에 적합한 출력 장치 및 출력 시스템을 구현하는 것이다.
본 발명의 일 실시예에 따른 출력 장치는 출력 신호에 응답하여 최종 출력 신호를 구동하는 출력 구동부, 상기 출력 신호를 기설정된 시간만큼 지연시켜 지연 출력 신호를 생성하고, 상기 지연 출력 신호 및 상기 출력 신호에 기초하여 출력 보상 신호를 생성하는 출력 보상 신호 생성부, 및 상기 출력 보상 신호에 응답하여 상기 최종 출력 신호가 구동되는 레벨의 반대 레벨로 상기 최종 출력 신호를 보상하는 출력 구동 보상부를 포함한다.
본 발명의 일 실시예에 따른 출력 장치는 출력 신호에 응답하여 제1 전압과 제2 전압 사이에서 최종 출력 신호를 구동하는 출력 구동부, 및 상기 출력 구동부보다 작은 구동능력을 가지는 적어도 하나의 보상 구동소자를 구비하여, 출력 보상 신호에 응답하여 상기 최종 출력 신호가 구동되는 레벨의 반대 레벨로 상기 최종 출력 신호를 보상하도록 상기 구동소자를 상기 제1 전압 또는 상기 제2 전압에 선택적으로 연결하는 출력 구동 보상부를 포함한다.
본 발명의 일 실시예에 따른 출력 시스템은 출력 동작을 제어하는 출력 활성화 신호를 제공하며, 출력 동작을 제어하는 제어 장치, 및 상기 출력 활성화 신호에 응답하여 출력 신호를 구동하여 최종 출력 신호로서 출력 패드로 제공하는 출력 장치를 포함한다. 상기 출력 장치는, 상기 출력 신호에 응답하여 상기 최종 출력 신호를 구동하는 출력 구동부, 상기 출력 신호를 기설정된 시간만큼 지연시켜 지연 출력 신호를 생성하고, 지연 출력 신호 및 상기 출력 신호에 기초하여 출력 보상 신호를 생성하는 출력 보상 신호 생성부, 및 상기 출력 보상 신호에 응답하여 상기 최종 출력 신호가 구동되는 레벨의 반대 레벨로 상기 최종 출력 신호를 보상하는 출력 구동 보상부를 구비한다.
본 발명의 실시예들에 따른 출력 장치는 간단한 구성을 통하여 전압 변화에 따른 노이즈를 최소화할 수 있다.
본 발명의 실시예들에 따른 출력 장치를 포함하는 출력 시스템은 출력 전압의 변화에 따른 노이즈가 최소화되어 신뢰도가 향상되며, 전압 천이에 따른 신뢰성을 보장할 수 있어 동작 속도가 증가하여도 원활한 동작을 보장할 수 있다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 출력 장치를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 출력 장치의 동작을 설명하기 위한 타이밍 도이다.
도 3은 도 1의 출력 장치를 포함하는 출력 시스템을 도시한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 출력 장치(100)를 나타내는 도면이다.
실시예에 따라, 도 1에 도시된 출력 장치(100)는 출력 장치의 일부를 도시한 것일 수 있다. 출력 장치(100)는 도 1에 도시된 구성요소 이외에 다양한 구성요소들을 더 포함할 수 있다.
도 1을 참조하면, 출력 장치(100)는 입력 제공부(110), 출력 보상 신호 생성부(120), 출력 구동부(130) 및 출력 구동 보상부(140)를 포함할 수 있다.
입력 제공부(110)는 출력 신호(D) 및 출력 활성화 신호(D_EN)에 기초하여 제1 및 제2 활성 출력 신호들(EN_D1, EN_D2)을 제공한다. 실시예에 따라, 입력 제공부(110)는 출력 신호(D) 및 출력 활성화 신호(D_EN)에 대하여 논리 연산을 수행하여 제1 및 제2 활성 출력 신호들(EN_D1, EN_D2)을 제공할 수 있다.
예를 들어, 입력 제공부(110)는 제1 인버터(I1), 제1 논리 연산자(L1) 및 제2 논리 연산자(L2)를 포함할 수 있다.
제1 논리 연산자(L1)는 출력 신호(D) 및 출력 활성화 신호(D_EN)에 대하여 부정 논리곱 연산(예를 들어, NAND 연산)을 수행하여 제1 활성 출력 신호(EN_D1)를 생성한다.
제2 논리 연산자(L2)는 제1 인버터(I1)를 통하여 반전된 출력 활성화 신호(D_EN) 및 출력 신호(D)에 대하여 부정 논리합 연산(예를 들어, NOR 연산)을 수행하여 제2 활성 출력 신호(EN_D2)를 생성한다.
실시예에 따라, 제1 활성 출력 신호(EN_D1)와 제2 활성 출력 신호(EN_D2)는 동일한 논리 상태를 가지는 신호들일 수 있다. 예를 들어, 출력 활성화 신호(D_EN)가 활성화된 상태에서는, 제1 활성 출력 신호(EN_D1) 및 제2 활성 출력 신호(EN_D1)는 출력 신호(D)의 반전 신호에 상응할 수 있다.
출력 보상 신호 생성부(120)는 제1 및 제2 활성 출력 신호(EN_D1, EN_D2)에 기초하여 하이 출력 보상 신호(HCP) 및 로우 출력 보상 신호(LCP)를 생성한다.
출력 보상 신호 생성부(120)는 각각 복수의 인버터들과 논리 연산자를 포함할 수 있다. 구체적으로 로우 출력 보상 신호 생성부(121)는 제2 내지 제4 인버터들(I2, I3, I4) 및 제3 논리 연산자(L3)를 포함할 수 있고, 하이 출력 보상 신호 생성부(123)는 제5 내지 제7 인버터들(I5, I6, I7) 및 제4 논리 연산자(L4)를 포함할 수 있다.
로우 출력 보상 신호 생성부(121)는 제1 활성 출력 신호(EN_D1)를 수신하여 제2 내지 제4 인버터들(I2, I3, I4)을 통과시키면서 토글(Toggle)하여 제1 지연 출력 신호(D_D1)를 생성한다. 도 1에서는 세 개의 인버터들을 포함하는 것으로 도시하였으나, 홀수 개의 인버터들을 포함할 수 있다. 다만, 이는 제1 활성 출력 신호(EN_D1)가 반전된 출력 신호(D)에 상응하기 때문이며, 실시예에 따라 짝수 개의 인버터들을 포함할 수도 있다. 따라서 인버터들의 개수는 실시예들에 따라 상이해질 수 있다.
또한, 논리 상태뿐만 아니라, 제1 활성 출력 신호(EN_D1)가 각 인버터를 통과하면서 지연되는 시간과 원하는 지연 시간을 고려하여 인버터의 수를 조정할 수 있다.
제3 논리 연산자(L3)는 제1 활성 출력 신호(EN_D1) 및 제1 지연 출력 신호(D_D1)에 대하여 부정 논리합 연산(예를 들어, NOR 연산)을 수행하여 로우 출력 보상 신호(LCP)를 생성한다.
하이 출력 보상 신호 생성부(123)는 제2 활성 출력 신호(EN_D2)를 수신하여 제5 내지 제7 인버터들(I5, I6, I7)을 통과시키면서 토글하여 제2 지연 출력 신호(D_D2)를 생성한다. 상술한 바와 마찬가지로 본 실시예에서는 세 개의 인버터들을 포함하는 것으로 도시하였으며, 홀수 개의 인버터들을 포함하여 구현될 수 있다. 다만 실시예에 따라서는 적어도 하나 이상의 인버터들을 포함하여 구성될 수도 있다.
제4 논리 연산자(L4)는 제2 활성 출력 신호(EN_D2) 및 제2 지연 출력 신호(D_D2)에 대하여 부정 논리곱 연산(예를 들어, NAND 연산)을 수행하여 하이 출력 보상 신호(HCP)를 생성한다.
실시예에 따라, 제1 지연 출력 신호(D_D1)와 제2 지연 출력 신호(D_D2)는 동일한 논리 상태를 가지는 신호들일 수 있다. 또한, 제3 논리 연산자(L3) 및 제4 논리 연산자(L4)가 모두 부정 논리 연산을 수행하는 것으로 설명되었으나, 논리 상태에 따라서는 이외의 논리 연산을 수행할 수도 있을 것으로 이해되어야만 한다.
본 명세서에서는 입력 제공부(110)에서 이미 출력 신호(D)가 제1 및 제2 논리 연산자들(L1, L2)을 통하여 부정 논리 연산되어, 출력 보상 신호 생성부(120)에 제공된다. 따라서, 출력 보상 신호 생성부(120)는 수신된 제1 활성 출력 신호(EN_D1) 및 제2 활성 출력 신호(EN_D2)를 지연 및 반전시키도록 홀수 개의 인버터 소자들로 구현될 수 있다. 또한 제3 및 제4 논리 연산자들(L3, L4)도 부정 논리 연산을 하는 것으로 구현되었다. 상술한 바와 같이, 이는 예시적인 것으로, 실시예에 따라 논리 연산의 종류는 상이해질 수 있으며, 인버터의 개수도 위에서 설명한 바에 한정되지는 않는다.
출력 구동부(130)는 제1 구동 트랜지스터(MP)와 제2 구동 트랜지스터(MN)를 포함할 수 있다. 제1 구동 트랜지스터(MP)와 제2 구동 트랜지스터(MN)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결되어 최종 출력 신호(DQ)를 제공할 수 있다. 최종 출력 신호(DQ)는 제1 구동 트랜지스터(MP)와 제2 구동 트랜지스터(MN)의 연결 노드에서 제공될 수 있다.
제1 구동 트랜지스터(MP)는 제1 활성 출력 신호(EN_D1)에 응답하여 전원 전압(VDD)을 최종 출력 신호(DQ)로 제공하며, 제2 구동 트랜지스터(MN)는 제2 활성 출력 신호(EN_D2)에 응답하여 접지 전압(VSS)을 최종 출력 신호(DQ)로 제공할 수 있다.
제1 구동 트랜지스터(MP)는 전원 전압(VDD)과 연결된 제1 단자, 제1 활성 출력 신호(EN_D1)를 인가받는 게이트 단자, 및 최종 출력 신호(DQ)를 제공하는 제2 단자를 포함할 수 있다.
제2 구동 트랜지스터(MN)는 접지 전압(VSS)과 연결된 제1 단자, 제2 활성 출력 신호(EN_D2)를 인가받는 게이트 단자, 및 최종 출력 신호(DQ)를 제공하는 제2 단자를 포함할 수 있다.
상술한 바와 같이 제1 활성 출력 신호(EN_D1)와 제2 활성 출력 신호(EN_D2)가 동일한 논리 상태를 가질 수 있으므로 제1 구동 트랜지스터(MP)와 제2 구동 트랜지스터(MN)는 상보적으로(Complementary) 동작하는 스위칭 소자들로 구성될 수 있다.
따라서, 제1 활성 출력 신호(EN_D1)와 제2 활성 출력 신호(EN_D2)가 논리 상태 ‘하이’로 천이하면, 제1 구동 트랜지스터(MP)는 턴-오프되고 제2 구동 트랜지스터(MN)는 턴-온되어 최종 출력 신호(DQ)를 로우 레벨로 구동한다.
반면에, 제1 활성 출력 신호(EN_D1)와 제2 활성 출력 신호(EN_D2)가 논리 상태 ‘로우’로 천이하면, 제1 구동 트랜지스터(MP)는 턴-온되고 제2 구동 트랜지스터(MN)는 턴-오프되어 최종 출력 신호(DQ)가 하이 레벨로 구동된다.
출력 구동 보상부(140)는 하이 출력 보상 신호(HCP) 및 로우 출력 보상 신호(LCP)에 응답하여 최종 출력 신호(DQ)의 전압을 보상한다.
일 실시예에 있어서, 출력 구동 보상부(140)는 제1 보상 트랜지스터(LMP) 및 제2 보상 트랜지스터(LMN)를 포함할 수 있다.
도 1을 참조하면, 제1 보상 트랜지스터(LMP)는 전원 전압(VDD)과 연결된 제1 단자, 하이 출력 보상 신호(HCP)를 인가받는 게이트 단자, 및 최종 출력 신호(DQ)를 제공하는 제2 단자를 포함한다. 제2 보상 트랜지스터(LMN)는 접지 전압(VSS)과 연결된 제1 단자, 로우 출력 보상 신호(LCP)를 인가받는 게이트 단자, 및 최종 출력 신호(DQ)를 제공하는 제2 단자를 포함한다.
제1 보상 트랜지스터(LMP)는 제2 구동 트랜지스터(MN)가 턴-온(turn-on)되어 최종 출력 신호(DQ)가 ‘로우’ 레벨로 구동될 경우, 기설정된 시간 동안 턴-온되어 최종 출력 신호(DQ)의 레벨을 끌어올린다. 제2 보상 트랜지스터(LMN)는 제1 구동 트랜지스터(MP)가 턴-온되어 최종 출력 신호(DQ)가 ‘하이’ 레벨로 구동될 경우, 기설정된 시간 동안 턴-온되어 최종 출력 신호(DQ)의 레벨을 끌어내린다.
다른 말로 하면, 제1 보상 트랜지스터(LMP) 최종 출력 신호(DQ)가 ‘로우’ 레벨로 구동될 때, 최종 출력 신호(DQ)가 기설정된 레벨 이하로 떨어지는 상태를 방지하고, 제2 보상 트랜지스터(LMN)는 최종 출력 신호(DQ)가 ‘하이’ 레벨로 구동될 때, 최종 출력 신호(DQ)가 기설정된 레벨 이상으로 높아지는 상태를 방지한다.
결국, 출력 구동 보상부(140)는 전압이 급격하게 변하는 경우, 이들 사이에서 진동하는 링잉(Ringing) 현상을 방지하는 것으로 설명할 수 있다. 예를 들어, 출력 장치(100)의 링잉 현상을 감소시키기 위해서는 터미네이션(termination) 기법을 사용할 수 있으나, 터미네이션을 위해서 요구되는 면적이 최근의 소형 전자 기기에 적합하지 않을 수 있다. 나아가 전원 전압(VDD)의 크기가 줄어든 저전력 장치에 있어서는 터미네이션에 이용되는 전압 자체가 적합하지 않을 수 있다. 따라서 본 발명에서는 출력 구동 보상부(140)를 구비하여 링잉 현상을 최소화할 수 있다.
제1 보상 트랜지스터(LMP) 및 제2 보상 트랜지스터(LMN)는 보상 기능을 수행하기 때문에 제1 구동 트랜지스터(MP) 및 제2 구동 트랜지스터(MN)과 비교하여 현저히 작은 크기를 가질 수 있다. 따라서 출력 구동 보상부(140)를 구비함으로 인하여 출력 장치(100)의 크기가 증가하는 비율은 미미하다고 할 것이다.
도 1에서는 최종 출력 신호(DQ)를 일정한 전압 레벨로 구동하기 위한 구동소자들을 트랜지스터를 예로 들어 설명하였으나, 전압 레벨을 상승 또는 하강시킬 수 있는 구동소자들이면 어느 것이든지 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 출력 장치(100)의 동작을 설명하기 위한 타이밍 도이다.
이하에서는 도 1 및 도 2를 참조하여 출력 신호(D)가 ‘하이’에서 ‘로우’로, ‘로우’에서 ‘하이’로 천이하는 경우에 대하여 설명하도록 한다.
상술한 바대로, 제1 활성 출력 신호(EN_D1)와 제2 활성 출력 신호(EN_D2)는 동일한 논리 상태를 가지는 신호일 수 있으므로, 활성 출력 신호(EN_D)로 통합하여 설명한다. 그리고 제1 지연 출력 신호(D_D1)와 제2 지연 출력 신호(D_D2)는 동일한 논리 상태를 가지는 신호일 수 있으므로, 지연 출력 신호(D_D)로 통합하여 설명한다.
t1 시점에서, 출력 활성화 신호(D_EN)가 활성화된다. 출력 활성화 신호(D_EN)는 커맨드 신호와 같은 명령 신호에 응답하여 활성화될 수 있다. t1 시점 이전에는 출력 동작이 개시되지 않았기 때문에 최종 출력 신호(DQ)는 돈 케어(Don’t care; DC) 상태일 수 있다.
t2 시점에서, 출력 신호(D)가 ‘하이’에서 ‘로우’로 천이한다. 이에 따라, 활성 출력 신호(EN_D)는 ‘로우’에서 ‘하이’로 천이한다. 도 1에서 입력 제공부(110)의 구성을 참조하여 논리 연산을 간단히 정리하면, 출력 활성화 신호(D_EN)가 활성화된 상태에서는 활성 출력 신호(EN_D)는 출력 신호(D)가 반전된 신호에 상응할 수 있다.
t2 시점에서, 활성 출력 신호(EN_D)가 천이함에 따라, 제4 논리 연산자(L4)는 하이 출력 보상 신호(HCP)를 활성화한다. 이하에서 설명할 것이지만, 지연 출력 신호(D_D)는 기설정된 시간만큼 지연된 출력 신호에 상응하므로, 출력 신호(D)가 천이되더라도 기설정된 시간(예를 들어, 도 2에서는 t2 시점에서 t3 시점 사이의 시간)이 경과된 이후에 신호가 천이된다. 기설정된 시간은 보상 동작을 수행하는 시간 구간에 상응할 수 있다.
따라서, t2 시점에서 활성 출력 신호(EN_D)에 응답하여 제1 구동 트랜지스터(MP)가 턴-오프되며, 제2 구동 트랜지스터(MN)가 턴-온된다. 그리고 하이 출력 보상 신호(HCP)에 응답하여 제1 보상 트랜지스터(LMP)가 턴-온된다. 로우 출력 보상 신호(LCP)는 동일하게 ‘로우’ 상태를 유지하기 때문에 제2 보상 트랜지스터(LMN)는 턴-오프 상태이다.
출력 신호(D)의 천이에 따라, 제2 구동 트랜지스터(MN)는 최종 출력 신호(DQ)를 ‘로우’ 상태로 구동하지만, 고속 동작의 경우에는 최종 출력 신호(DQ)의 천이에 따라서 링잉이 발생할 수 있으므로, 제1 보상 트랜지스터(LMP)는 최종 출력 신호(DQ)를 전원 전압(VDD)과 연결하여 링잉 현상을 보상한다. 상술한 바와 마찬가지로 제1 보상 트랜지스터(LMP)는 제1 구동 트랜지스터(MP) 및/또는 제2 구동 트랜지스터(MN)와 비교하여 현저히 작은 크기를 가진다. 따라서 제1 보상 트랜지스터(LMP)의 구동 능력 또한 제2 구동 트랜지스터(MN)과 비교하여 현저히 작고, 따라서 제1 보상 트랜지스터(LMP)가 턴-온되어 최종 출력 신호(DQ)가 전원 전압(VDD)에 연결된다고 하더라도 최종 출력 신호(DQ)의 논리 상태가 변하지는 않는다.
출력 보상 신호 생성부(120)는 활성 출력 신호(EN_D)를 복수 개의 인버터들(I2, I3, I4, I5, I6, I7)을 통과시킴으로써 지연된 지연 출력 신호(D_D)를 생성한다. 지연 출력 신호(D_D)는 t3 시점에서 ‘하이’에서 ‘로우’ 상태로 천이한다. 예를 들어, 지연 출력 신호(D_D)는 활성 출력 신호(EN_D)가 기설정된 시간만큼 지연되어 반전된 신호에 상응하며, 결국 지연된 출력 신호(D)라고도 볼 수 있다.
t3 시점에서 지연 출력 신호(D_D)에 응답하여 하이 출력 보상 신호(HCP)가 비활성화된다. 로우 출력 보상 신호(LCP)는 변하지 않는다. 하이 출력 보상 신호(HCP)가 비활성화됨에 따라, 제1 보상 트랜지스터(LMP)는 턴-오프된다. 출력 구동 보상부(140)는 동작하지 않으며, 최종 출력 신호(DQ)는 안정되어 논리 상태 ‘로우’로 판별될 수 있다.
t2 시점에서 t3 시점 사이의 구간이 출력 구동 보상부(140)가 보상 동작을 수행하는 구간이며, 해당 구간은 출력 보상 신호 생성부(120)의 지연 시간에 따라서 설정될 수 있다.
예를 들어, 출력 장치(100)는 보상 동작을 통하여 최종 출력 신호(DQ)가 충분히 안정된 이후인 t4 시점에서 최종 출력 신호(DQ)의 논리 상태를 확인할 수 있다.
비슷한 방식으로, t5 시점에, 출력 신호(D)가 ‘로우’에서 ‘하이’로 천이하면, 활성 출력 신호(EN_D)는 ‘하이’에서 ‘로우’로 천이하고, 이에 따라서, 로우 출력 보상 신호(LCP)가 활성화된다.
활성 출력 신호(EN_D)에 응답하여 제1 구동 트랜지스터(MP)가 턴-온되고, 제2 구동 트랜지스터(MN)는 턴-오프되어 최종 출력 신호(DQ)가 ‘하이’로 천이한다. 그러나 상술한 바와 같이 최종 출력 신호(DQ)는 천이에 따라서 링잉을 수반하게 되고, 이를 보상하기 위하여 로우 출력 보상 신호(LCP)에 응답하여 제2 보상 트랜지스터(LMN)가 턴-온된다. 하이 출력 보상 신호(HCP)는 ‘하이’ 상태를 유지하기 때문에 제1 보상 트랜지스터(LMP)는 턴-오프 상태이다.
따라서 제1 구동 트랜지스터(MP)에 따라서 ‘하이’로 구동된 최종 출력 신호(DQ)를 제2 보상 트랜지스터(LMN)가 접지 전압(VSS) 레벨로 붙잡아 주어 링잉 현상을 최소화한다.
설명한 바와 같이, 본 발명의 일 실시예에 따른 출력 장치(100)는 최종 출력 신호(DQ)의 천이 시에, 구동 능력이 작은 보상 수단, 여기서는 출력 구동 보상부(140)를 최종 출력 신호(DQ)와 반대 레벨로 구동시킴으로써, 링잉 현상과 노이즈를 최소화할 수 있다.
이에 따라서 고속 동작 시에도 링잉에 따른 출력 신호의 불안정을 최소화할 수 있으며, 출력 장치(100)의 면적 증가도 크지 않다.
도 3은 도 1의 출력 장치를 포함하는 출력 시스템을 도시한 블록도이다.
도 3을 참조하면, 출력 시스템(10)은 출력 장치(100) 및 제어 장치(200)를 포함할 수 있다.
출력 장치(100)는 제어 장치(200)로부터 제공된 제어 신호에 응답하여 최종 출력 신호(DQ)를 외부 장치로 제공할 수 있다.
제어 장치(200)는 출력 장치(100)에 출력 신호(D)를 제공하거나 출력 동작 활성화를 위한 출력 활성화 신호(D_EN)를 제공할 수 있다. 또한, 실시예에 따라, 출력 신호(D)와는 관계없이 출력 장치(100)에 포함된 출력 구동 보상부(140)의 동작 자체를 활성화하거나 비활성화할 수도 있다.
실시예에 따라, 제어 장치(200)는 메모리(150)에 저장된 프로그램을 실행할 수 있다. 제어 장치(200)는 마이크로프로세서, 디지털 신호처리기, 마이크로 컨트롤러 또는 이와 유사한 장치일 수 있다.
또한, 실시예에 따라, 출력 장치(100)는 메모리(150)를 더 포함할 수 있다. 메모리(150)는 데이터를 저장할 수 있으며, 데이터가 최종 출력 신호(DQ)로서 외부에 제공될 수도 있다. 도 3에서는 메모리(150)가 출력 장치(100)에 포함되는 것으로 도시되었으나, 출력 장치(100)와 별도로 구현될 수도 있다.
예를 들어, 메모리(150)는 비휘발성 또는 휘발성 메모리일 수 있다.
예를 들어, 출력 시스템(10)은 모바일 시스템으로서, 휴대용 컴퓨터, 태블릿, 디지털 음악 재생기 또는 메모리 카드일 수 있다. 도시되지는 않았으나, 출력 시스템(10)는 키보드, 마우스, 터치 패드와 같은 입력 수단을 더 포함할 수 있으며, 사용자 인터페이스를 제공하는 디스플레이를 구비할 수도 있다.
본 발명의 일 실시예에 따른 출력 장치(100) 및 출력 시스템(10)은 모바일 기기에 적합할 수 있으며, termination과 실질적으로 동일한 효과를 가지는 출력 구동 보상부(140)를 구비하여 출력 신호의 천이에도 불구하고 링잉 현상을 최소화할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10 : 출력 시스템
100 : 출력 장치
200 : 제어 장치
110 : 입력 제공부
120 : 출력 보상 신호 생성부
130 : 출력 구동부
140 : 출력 구동 보상부

Claims (20)

  1. 출력 신호에 응답하여 최종 출력 신호를 구동하는 출력 구동부;
    상기 출력 신호를 기설정된 시간만큼 지연시켜 지연 출력 신호를 생성하고, 상기 지연 출력 신호 및 상기 출력 신호에 기초하여 출력 보상 신호를 생성하는 출력 보상 신호 생성부; 및
    상기 출력 보상 신호에 응답하여 상기 최종 출력 신호가 구동되는 레벨의 반대 레벨로 상기 최종 출력 신호를 보상하는 출력 구동 보상부를 포함하는 출력 장치.
  2. 청구항 1에 있어서,
    상기 출력 구동 보상부는 상기 기설정된 시간만큼 상기 최종 출력 신호를 보상하는 것을 특징으로 하는 출력 장치.
  3. 청구항 1에 있어서,
    상기 출력 보상 신호 생성부는,
    상기 출력 신호 및 상기 지연 출력 신호에 대하여 논리 연산을 수행하여 상기 최종 출력 신호가 하이 레벨로 구동될 때 상기 기설정된 시간 동안 활성화되는 로우 출력 보상 신호를 생성하는 로우 출력 보상 신호 생성부; 및
    상기 출력 신호 및 상기 지연 출력 신호에 대하여 논리 연산을 수행하여 상기 최종 출력 신호가 로우 레벨로 구동될 때 상기 기설정된 시간 동안 활성화되는 하이 출력 보상 신호 생성부를 포함하는 것을 특징으로 하는 출력 장치.
  4. 청구항 1에 있어서,
    상기 출력 구동부는,
    접지 전압과 전원 전압 사이에 직렬로 연결되며 상기 출력 신호에 응답하여 상보적으로 동작하는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 포함하며, 상기 최종 출력 신호는 상기 제1 구동 트랜지스터 및 상기 제2 구동 트랜지스터 사이의 노드에서 제공되는 것을 특징으로 하는 출력 장치.
  5. 청구항 4에 있어서,
    상기 출력 구동 보상부는,
    상기 전원 전압과 연결된 제1 단자, 상기 하이 출력 보상 신호를 인가받는 게이트 단자, 및 상기 최종 출력 신호가 제공되는 노드와 연결된 제2 단자를 포함하는 제1 보상 트랜지스터; 및
    상기 접지 전압과 연결된 제1 단자, 상기 로우 출력 보상 신호를 인가 받는 게이트 단자, 및 상기 최종 출력 신호가 제공되는 노드와 연결된 제2 단자를 포함하는 제2 보상 트랜지스터를 포함하는 것을 특징으로 하는 출력 장치.
  6. 청구항 5에 있어서,
    상기 제1 및 제2 보상 트랜지스터들 각각은 상기 구동 트랜지스터들보다 작은 구동 능력을 가지는 것을 특징으로 하는 출력 장치.
  7. 청구항 5에 있어서,
    상기 출력 신호 및 상기 출력 보상 신호에 응답하여 상기 제1 구동 트랜지스터와 상기 제2 보상 트랜지스터가 동시에 턴-온되고, 상기 제2 구동 트랜지스터와 상기 제1 보상 트랜지스터가 동시에 턴-온되는 것을 특징으로 하는 출력 장치.
  8. 청구항 7에 있어서,
    상기 턴-온된 제1 및 제2 보상 트랜지스터들은 상기 기설정된 시간이 경과한 이후에 턴-오프되는 것을 특징으로 하는 출력 장치.
  9. 출력 신호에 응답하여 제1 전압과 제2 전압 사이에서 최종 출력 신호를 구동하는 출력 구동부; 및
    상기 출력 구동부보다 작은 구동능력을 가지는 적어도 하나의 보상 구동소자를 구비하여, 출력 보상 신호에 응답하여 상기 최종 출력 신호가 구동되는 레벨의 반대 레벨로 상기 최종 출력 신호를 보상하도록 상기 구동소자를 상기 제1 전압 또는 상기 제2 전압에 선택적으로 연결하는 출력 구동 보상부를 포함하는 출력 장치.
  10. 청구항 9에 있어서,
    상기 출력 구동부는,
    상기 제1 전압과 상기 제2 전압 사이에 연결되어 상기 출력 신호에 응답하여 상보적으로 동작하는 제1 구동소자 및 제2 구동소자를 구비하며, 상기 제1 구동소자 및 상기 제2 구동소자의 연결 노드 사이로 상기 최종 출력 신호가 제공되는 것을 특징으로 하는 출력 장치.
  11. 청구항 10에 있어서,
    상기 보상 구동소자는 상기 출력 보상 신호에 응답하여 상기 연결 노드와 상기 제1 전압을 연결하는 제1 보상 트랜지스터, 및 상기 출력 보상 신호에 응답하여 상기 연결 노드와 상기 제2 전압을 연결하는 제2 보상 트랜지스터를 포함하는 것을 특징으로 하는 출력 장치.
  12. 청구항 9에 있어서,
    상기 출력 신호 및 상기 출력 신호를 기설정된 시간만큼 지연시킨 지연 출력 신호에 대하여 논리 연산을 수행하여 상기 출력 보상 신호를 생성하는 출력 보상 신호 생성부를 더 포함하는 것을 특징으로 하는 출력 장치.
  13. 청구항 12에 있어서,
    출력 활성화 신호 및 상기 출력 신호에 대하여 논리 연산을 수행하여 상기 출력 신호를 상기 출력 구동부 및 상기 출력 보상 신호 생성부에 제공하는 입력 제공부를 더 포함하는 것을 특징으로 하는 출력 장치.
  14. 청구항 12에 있어서,
    출력 구동 보상부는, 상기 출력 신호에 응답하여 상기 기설정된 시간만큼 상기 구동소자를 선택적으로 연결하는 것을 특징으로 하는 출력 장치.
  15. 청구항 9에 있어서,
    상기 출력 신호에 상응하는 데이터를 저장하는 메모리를 더 포함하는 것을 특징으로 하는 출력 장치.
  16. 출력 동작을 제어하는 출력 활성화 신호를 제공하며, 출력 동작을 제어하는 제어 장치; 및
    상기 출력 활성화 신호에 응답하여 출력 신호를 구동하여 최종 출력 신호로서 출력 패드로 제공하는 출력 장치를 포함하며,
    상기 출력 장치는,
    상기 출력 신호에 응답하여 상기 최종 출력 신호를 구동하는 출력 구동부;
    상기 출력 신호를 기설정된 시간만큼 지연시켜 지연 출력 신호를 생성하고, 지연 출력 신호 및 상기 출력 신호에 기초하여 출력 보상 신호를 생성하는 출력 보상 신호 생성부; 및
    상기 출력 보상 신호에 응답하여 상기 최종 출력 신호가 구동되는 레벨의 반대 레벨로 상기 최종 출력 신호를 보상하는 출력 구동 보상부를 구비하는 출력 시스템.
  17. 청구항 16에 있어서,
    상기 출력 구동부는 하이 및 로우 구동소자들을 포함하고,
    상기 출력 구동 보상부는 상기 하이 및 로우 구동소자들보다 작은 크기로 구현되어 구동 능력이 작은 적어도 하나의 보상 구동소자를 포함하는 것을 특징으로 하는 출력 시스템.
  18. 청구항 17에 있어서,
    상기 보상 구동소자는 제1 및 제2 구동소자들을 포함하며,
    상기 제1 구동소자는 상기 하이 구동소자가 활성화된 경우, 상기 출력 구동 신호를 로우 레벨 방향으로 보상하며,
    상기 제2 구동조사는 상기 로우 구동소자가 활성화된 경우, 상기 출력 구동 신호를 하이 레벨 방향으로 보상하는 것을 특징으로 하는 출력 시스템.
  19. 청구항 17에 있어서,
    상기 보상 구동소자는 상기 기설정된 시간이 경과한 후에 상기 출력 보상 신호에 응답하여 보상 동작을 중단하는 것을 특징으로 하는 출력 시스템.
  20. 청구항 17에 있어서,
    상기 출력 보상 신호 생성부는, 상기 지연 출력 신호를 생성하는 복수의 인버터들 및 상기 지연 출력 신호 및 상기 출력 신호에 대하여 출력 보상 신호를 생성하는 논리 연산자를 포함하는 것을 특징으로 하는 출력 시스템.
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