JPH0738401A - ノイズ低減出力段を備えた集積回路 - Google Patents
ノイズ低減出力段を備えた集積回路Info
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- JPH0738401A JPH0738401A JP6137129A JP13712994A JPH0738401A JP H0738401 A JPH0738401 A JP H0738401A JP 6137129 A JP6137129 A JP 6137129A JP 13712994 A JP13712994 A JP 13712994A JP H0738401 A JPH0738401 A JP H0738401A
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Abstract
係数のピーク値を、最大電流値に達するまでの時間を不
必要に減少させることなく、低減するために、 【構成】 それぞれの主電流チャネルを接地端と出力端
との間に並列に接続した少なくとも2個の出力トランジ
スタにより集積回路の出力段を構成し、制御回路によ
り、入力端における入力信号の変化に応じ、少なくとも
2個の出力トランジスタの各制御電極の充電が順次に遅
延して始まるように制御して電流出力の時間微係数の最
大値を制限する。充電開始後、少なくとも1個の出力ト
ランジスタの制御電極の充電の速度を減少させ、出力ト
ランジスタにより出力端に供給する電流の時間微係数の
ピーク値を減少させる。
Description
力段の給電端子と出力端との間に互いに並列に接続した
少なくとも2個の出力トランジスタの系列として組織し
た出力段、および、入力端における入力信号の変化に応
じ、前記出力トランジスタの各制御電極の充電を前記系
列の順に互いに遅延させて開始するように構成した制御
回路を備えた集積回路に関するものである。
9,796号(PHQ85.025)明細書により知ら
れている。
容量的に負荷されている。したがって、回路の出力電圧
が高い値から低い値に変化したときには、負荷容量が放
電されることになり、その放電は、出力端から出力トラ
ンジスタの主電流チャネルを介して回路の給電導線に流
れる電流によって実現され、その給電導線がインダクタ
ンスとして作用するので、電流の変化により、その電流
変化の時間微係数に比例した誘導性電圧が給電導線の両
端間に生ずる。
集積回路の筐体外壁の接地電位のような給電端子と集積
回路内部の接地点とは、最早同一電位ではなくなり、か
かる接地電位の相違が回路の動作を妨げることになる。
負荷容量が放電し終えなければならない、という第2の
条件のもとに、電流変化の時間微係数のピーク値を低減
させた従来既知の回路では減少している。出力トランジ
スタ群の各制御電極の充電開始を順次に遅延させると、
確実に、各制御電極は同時にはそれぞれの最大電圧値に
達しない。したがって、各出力トランジスタに流れる電
流の増加が最大となる瞬間がそれぞれ異なり、その結
果、出力端に流れる電流の変化の時間微係数のピーク値
は、少なくとも2個の出力トランジスタに流れる電流が
同時に増大するとした場合より小さくなる。
て、電流変化の微係数におけるピーク値の低下が原理的
にはそれだけ増大する。しかしながら、集積回路におけ
る配線がかなり大きい面積を占めることになるので、回
路構成が複雑になる。
11.780)明細書には別の出力段が開示されてお
り、この出力段は、第1給電端子と出力端との間に主電
流チャネルを接続した単一の出力トランジスタからなっ
ている。
入力信号の変化に応じて出力トランジスタの制御電極を
充電するように構成した制御回路を設け、その制御回路
には複数の充電電流分岐路に備えて、制御電極の電圧が
閾値を超えたときにその充電電流分岐路のみを切離する
ようにしている。したがって、充電の始めにおける制御
電極の充電電流は、充電の終りにおける充電電流より大
きい。
と、出力端に流れる電流が最大値に達するに要する時間
が、電流変化の微係数のピーク値を増大させずに減少
し、並列に接続する充電電流分岐数を増大させるととも
に、それらの電流分岐路を切り離す閾値を異ならせる
と、必要な充電時間をさらに減少させることができる。
許第4,783,601号(PHN11.780)明細
書に開示してある出力段の電流変化の時間微係数のピー
ク値は、集積回路のパラメータ群の拡がりに極めて敏感
であり、さらに、給電電圧が低い場合には、種々の充電
電流分岐路を切り離すべき制御電極上の電圧の閾値の充
分に正確な調節が実現困難となるので、出力段がそれほ
どうまく動作せず、そのうえに、この集積回路は、電流
分岐路の切り離しが給電電圧値に左右されるので、給電
電圧値が異なれば、最良状態で使用し得ないことにな
る。
出力電流の時間微係数のピーク値を、最大電流値に達す
るまでの時間を不必要に減少させることなくさらに低減
させるようにした出力段を備えた集積回路を提供するこ
とにある。
ンジスタに対する充電の速度を、第1の出力トランジス
タの充電の開始と前記系列中で第1の出力トランジスタ
に直接に引続く第2の出力トランジスタの充電の開始と
の間で切り返すことにより、出力端を介して流れる電流
の時間微係数が第1の出力トランジスタの充電の開始と
第2の出力トランジスタの充電の開始との間で達する最
大値を、その切り返しを行わない場合に達する値より小
さくするためのスイッチ手段を前記制御回路に備えたこ
とを特徴とするものである。したがって、第1と第2と
の出力トランジスタにおける充電開始の間に出力端に流
れる電流の時間微係数が平滑化され、制御電極の電圧が
既に比較的高くなった瞬間に、出力トランジスタに流れ
る電流が、低電圧の場合におけるよりも強く電圧変化に
応動する電圧領域において切り返しが生起する。この切
り返しは、時間の関数としての電流がこの電圧領域で一
層著しく増大するのを防止する。
のパラメータ群の拡がりに敏感ではなくなることが判っ
ており、その理由は、パラメータの効果が種々の出力ト
ランジスタにそれぞれ流れる電流の間に分布し、電流群
の最大ピーク値に及ぼす効果が少なくなるためである。
が、他の給電端子と第1の出力トランジスタの制御電極
との間に少なくとも2個の電流分岐路を備えて互いに並
列に結合させるとともに、当該少なくとも2個の電流分
岐路を同時に付勢して第1の出力トランジスタに対する
充電を開始させ、当該電流分岐路の一部を付勢解除して
切り返しを行なうように構成したことを特徴とする。し
たがって、充電電流の切り返しを簡単に実現することが
できる。
回路の入力端を遅延手段の入力端に結合させ、当該遅延
手段のタップ群を制御の目的で前記電流分岐路に結合さ
せて、同時に付勢するとともに、ある遅延時間の後に当
該電流分岐路の一部を付勢解除することを特徴とする。
したがって、出力トランジスタの制御電極上の電圧に応
じて付勢解除を行なう必要がないので、制御回路は給電
電圧の変化に応動することができ、そのうえ、出力段を
不必要に低速にする帰還回路の使用が回避される。
1の前記電流分岐路に第1の充電トランジスタの主電流
チャネルを設け、第2の前記電流分岐路に第2および第
3の充電トランジスタの主電流チャネルの直列接続を設
けるとともに、第1の前記タップを第1および第2の充
電トランジスタの各制御電極に結合させて前記第1の電
流分岐路を付勢し、第2の前記タップを第3の充電トラ
ンジスタの制御電極に結合させて、ある遅延時間の後
に、前記第2の電流分岐路を付勢することを特徴とす
る。したがって、時間依存性充電電流を容易に実現する
ことができる。
力端と給電端子との間の電圧差が所定の閾値より少ない
ときには当該電流分岐路を付勢解除するために、前記系
列中で最後に制御電極の充電を開始させた少なくとも1
個の出力トランジスタの制御電極に結合した少なくとも
1個の電流分岐路の制御入力端に出力端を逆結合させた
ことを特徴とする。最先に充電を開始した出力トランジ
スタに流れる電流が制御電極上の電圧の変化に最も強く
応動することが判っている。最先に充電を開始した出力
トランジスタに流れる電流の微係数が、かかる理由によ
り他の出力トランジスタに流れる電流の微係数より高く
なるのを防ぐためには、最先に充電を開始した出力トラ
ンジスタの電流をより小さく比例させて、制御電極に所
定の電圧が加わったときの電流が、他の出力トランジス
タに比べて少なくなるようにする。
力トランジスタのうち最先に制御電極の充電を開始させ
た出力トランジスタのW/Lの比が遅れて制御電極の充
電を開始させた他の出力トランジスタのW/Lの比より
小さいことを特徴とする。したがって、最後に充電を開
始した出力トランジスタに流れる電流の微係数のピーク
値は、出力端の電圧が既に十分に低減している場合に
は、さらに抑圧される。
詳細に説明する。図1には、本発明集積回路用の出力段
10を示す。この出力段10は、2個の給電端子Vddお
よびGnd、入力端並びに出力端12を備えている。出力
端12と第1の給電端子Gndとの間には、引下げ回路を
設けてあり、出力端12も、引上げ回路の役をする負荷
回路16(簡明のために詳細は図示せず)を介して第2
の給電端子Vddに結合している。
ジスタ14a,14b,14cを備えており、その主電
流チャネルを出力端12と第1給電端子Gndとの間に結
合させている。NMOS出力トランジスタ14a,14
b,14cの個数3は、実際的な一例であり、替わりに
3個、4個もしくはさらに多くの出力トランジスタを用
いることもできる。この引下げ回路においては、制御の
目的で3個の充電回路17a,17b,17cに結合し
た回路15に入力端を結合させてある。一端を給電端子
Vddに接続した電流源として図示した充電回路17a,
17b,17cは、それぞれ、NMOS出力トランジス
タ14a,14b,14cの各ゲートに結合しており、
さらに、NMOS出力トランジスタ14a,14b,1
4cの各ゲートは、それぞれ、スイッチ18a,18
b,18cを介して第1給電端子G ndに結合している。
論理レベルにならねばならない状態にあるときには、各
スイッチ18a,18b,18cが導通し、各充電回路
17a,17b,17cは不動作となる。出力トランジ
スタ14a,14b,14cの各ゲート上の電圧は、そ
の際、第1給電端子Gndの電位にほぼ等しくなり、出力
トランジスタ14a,14b,14cは導通しなくな
る。かかる状態では、引上げ回路16は、出力端12の
電位を第2給電端子Vddの電位に引上げる。
らないときには、引上げ回路16が不動作となり、スイ
ッチ18a,18b,18cが非導通となり、電流源1
7a,17b,17cが接続される。その際、安定状態
にある出力トランジスタ14a,14b,14cの各ゲ
ートの電圧は、第2給電端子Vddの電位にほぼ等しくな
り、出力トランジスタ14a,14b,14cが導通す
る。したがって、出力トランジスタ14a,14b,1
4cは、出力端12の電位を第1給電端子Gndの電位に
引下げる。
続するための接合部を備えた半導体チップ上に設けてあ
る。
チップに供給され、接合線は、電気的に自己インダクタ
ンスとして振舞う。この自己インダクタンスは、記号的
には、第1給電端子Gndと外部電源端子22との間に接
続したコイルLによって表してある。チップの他方の給
電端子Vddも自己インダクタンスを具えているが、この
自己インダクタンスは説明に必要ではないので、図には
示してない。出力段の出力端12には、使用中、他の回
路が負荷されている。この他の回路は、記号的には負荷
容量21によって図に表した著しく容量性成分を含む負
荷を構成している。
低論理レベルGndへの切り替えに際し、回路は負荷容量
を放電しなければならない。そのために、電流は、出力
端12から第1給電端子Gndに供給されるが、この電流
は自己インダクタンスLにも流れ、自己インダクタンス
Lの両端間には、出力段10に流れる電流Iの時間微係
数dI/dtに比例した誘導性電圧差V1 が生ずる。 V1 =L・dI/dt この式により、自己インダクタンスLに流れる電流の変
化が生じ、したがって、内部給電端子Gndと外部給電端
子22との間の誘導性電圧差V1 が生ずる。この誘導性
電圧差が集積回路の動作に妨害効果を及ぼすので、本発
明はその妨害効果を最小にするのを目的としている。
電圧差を制限する役をしており、出力端12が、入力端
における信号の変化の後に高論理レベルから低論理レベ
ルに切り替わるべきときに、それぞれの制御信号の制御
のもとに、時間依存性電流I 1 (t),I2 (t),I
3 (t)を発生させる。図2には、電流源17a,17
b,17cに流れる電流I1 (t),I2 (t),I3
(t)の時間依存性を示す。各電流源17a,17b,
17cは、相互間に順次の遅延を設けて切替えられ、各
電流I1 (t),I2 (t),I3 (t)は、すべて、
始めが大きく、引続いて減少している。
ば、NMOS出力トランジスタ14aのゲートにおける
電圧が、始めに急速に上昇し、引続いて、安定レベルに
達するまで徐々に変化する。各電流I1 (t),I
2 (t),I3 (t)は、互いに順次に遅延して流れ始
めるので、各NMOS出力トランジスタ14a,14
b,14cは、それぞれ異なった時点で導通し始める。
したがって、自己インダクタンスLに流れる電流の時間
微係数は、全出力トランジスタ14a,14b,14c
が同時に導通し始める場合より小さくなる。
のゲートにおける電圧の上昇の制御のもとに、この出力
トランジスタ14aは、その主電流チャネルを介して増
大する電流を流し始める。NMOS出力トランジスタ1
4aのゲートにおける電圧が時間に関し直線的に増大す
るとすると、出力トランジスタ14aのゲート電圧と主
電流との関係は直線的ではないので、主電流チャネルに
流れる電流は、直線的よりも急速に増大する。しかしな
がら、電流I1 (t)は、時間の関数として減少するの
で、出力トランジスタ14aのゲートにおける電圧の上
昇速度が次第に減少し、ゲート電圧と主電流との非線形
の関係による微係数の増大は中和される。
14b,14cに対しても維持されている。出力トラン
ジスタ14a、すなわち、最先に導通すべき出力トラン
ジスタが導通したときに、出力端12の電圧はなお最大
値を有している。したがって、第1の出力トランジスタ
14aに流れる電流は、ゲート電圧の変化に一層急速に
反応するようになる。電流の微係数が他の出力トランジ
スタに流れる電流の微係数より著しく大きくなるのを防
ぐためには、第1出力トランジスタ14aを構成するM
OSトランジスタにおける主電流チャネルの幅Wと長さ
Lとの比、すなわち、W/Lの比が他の出力トランジス
タ14b,14cのW/Lの比より小さいのが好まし
い。かかる効果は、最先に導通する第1出力トランジス
タ14aで最も顕著であるが、他の出力トランジスタ1
4b,14cでも現れる。したがって、各出力トランジ
スタ14a,14b,14cのW/Lの比は、遅れて導
通する出力トランジスタの方が大きいのが好ましい。各
出力トランジスタ14a,14b,14cのW/Lの比
の適切な比の例は、1:2:3である。W/Lの比の絶
対値は、所定の直流出力電流に対して出力トランジスタ
の両端間に生ずる最大直流電圧降下を定める集積回路の
直流特性によって決まる。
の時間依存性は、実際には、出力トランジスタ14a,
14b,14cの諸特性と電流源17a,17b,17
cの種類とに左右されるように選定する。図示の実施例
は、単に例として示したものである。
すが、図1に示したのと同じ構成要素には図1における
同じ番号を付す。充電回路17a,17b,17cは、
それぞれ第1および第2の分岐路の並列接続として構成
してあり、その並列接続は、第2給電端子Vddと出力ト
ランジスタ14a,14b,14cの各ゲートとの間に
結合している。第1分岐路は、PMOSトランジスタ3
0a,30b,30cの主電流チャネルを備え、第2分
岐路は、それぞれ2個のPMOSトランジスタ31a,
31b,31cと32a,32b,32cとの主電流チ
ャネルの直列接続を備えている。図1に示したスイッチ
18a,18b,18cは、NMOSトランジスタ34
a,34b,34cとして実現してある。
端に結合しており、その遅延線38の各出力端は、充電
回路17a,17b,17cにおけるトランジスタ30
a,30b,30c;31a,31b,31c;32
a,32b,32cの各ゲートに結合している。そのう
えに、遅延線38の出力端の一つは、スイッチの役をす
るNMOSトランジスタ34a,34b,34cの各ゲ
ートに結合している。遅延線38の入力端と各出力端と
の間の距離は、入力端と各出力端との間における信号の
遅延量を表わしており、出力端の○印は、その出力端が
反転信号を供給していることを示す。
から低論理レベルへの転移を受けた信号が入力端36に
提示された場合について説明する。まず、トランジスタ
34a,34b,34cは、各ゲートが低電圧を受ける
ので、いずれもが導通し、充電回路の一つ17aが付勢
される。この付勢に応じ、充電回路17aの両分岐路3
0aおよび31a,32aが導通し、ある遅延時間の後
に、第2分岐路における2個のトランジスタのうちの1
個32aが入力信号の反転、遅延した信号の制御のもと
に非導通となるので、第2分岐路が非導通となる。した
がって、出力トランジスタ14aのゲートが、始めは両
分岐路のトランジスタ30aおよび31a,32aによ
り充電され、引続いて、第1分岐路のトランジスタ31
aのみにより、したがってやや緩慢に充電される。その
切替え点を選んで、出力トランジスタ14aに流れる電
流の最大微係数を低減させる。他の充電回路17b,1
7cも、ある遅延時間をおく他は、第1の充電回路17
aと同様に動作する。
a,31b,31cおよび32a,32b,32cにお
ける導通、非導通の過程は、遅延線36の各タップによ
って示される過程に対応する。各切替え点間の遅延時間
の最良の選択は、使用するトランジスタによって左右さ
れるので、シミュレーションによって決めるのが好まし
い。このようにして、時間微係数のピーク値が最終的に
決まり、そのピーク値を最小にする遅延時間の組合わせ
が選定される。
は、遅延させた入力信号によって非導通にする必要はな
く、その替わりに、出力トランジスタ14aのゲート上
の電圧によって制御することができる。例えば、第2分
岐路を非導通にするトランジスタ32bのゲートは、出
力トランジスタ14aのゲートに接続しておくことがで
き、したがって、第2分岐路のトランジスタ31a,3
2aに流れる電流は、出力トランジスタ14aのゲート
上の電圧の増大に伴って減少し、その電圧が第2給電電
圧Vddから閾値電圧VT を差引いた値に等しくなったと
きに非導通となる。
に流れる電流のかかる減少により、確実に、出力端に流
れる電流の最大微係数は低減するが、例えば、この集積
回路の使用者は任意に他の給電電圧を用い得る、などの
理由で、第2給電電圧Vddを予め知り得ない場合には、
上述のようにして出力電流の最大微係数を制御するのは
困難である。しかも、各トランジスタの各パラメータ、
例えば閾値電圧VT が与える可能性によって左右され、
その結果、給電電圧Vddが低い場合には適切な制御が著
しく妨げられる。
ジスタ14b,14cおよび充電回路17b,17cの
ない、充電回路17aに組合わせた出力トランジスタ1
4aのみを用いた場合でも、遅延線を備えた集積回路
は、上述の場合より良好に制御することができる。
30cおよび31a,31b,31c;32a,32
b,32cの個数は単に例として示したものであり、出
力トランジスタ14a,14b,14cのうちのいくつ
かのゲートを充電するためには、2個以上並列接続の分
岐路を設けることもでき、かかる分岐路には、それぞ
れ、例えば2個のトランジスタの主電流チャネルの直列
接続を設け、それらのトランジスタのいずれかのゲート
を、同じ充電回路の他の分岐路におけるトランジスタ3
0a,30b,30c;31a,31b,31cの各ゲ
ートとともに制御して、各充電回路17a,17b,1
7cを付勢する。各分岐路に設けた余分のトランジスタ
を、トランジスタ32a,32b,32cに対し遅延さ
せて、反転した形で制御し、各分岐路を付勢解除する。
充電回路17a,17b,17cの付勢後の時間の経過
に伴い、増大した個数の分岐路は付勢解除され、したが
って、電流の時間依存性を一層精密に調節することがで
きる。なお、図3に示したように2個の分岐路を用いれ
ば充分であることは、実際に判っている。
受けた信号が入力端36に現われたときには、充電回路
17a,17b,17cは非導通となり、トランジスタ
34a,34b,34cは導通する。トランジスタ34
a,34b,34cが導通したときには、充電回路17
a,17b,17cが付勢されていないのが好ましい
が、そのためには、低から高への転移の到着から充電回
路17a,17b,17cの付勢解除までの遅延は、高
から低への転移の到着かち充電回路17a,17b,1
7cの付勢までの遅延より短いのが好ましい。
構成例を示す。この遅延線38は、多数のタップを設け
た基本遅延線46を備えており、充電回路17b,17
cの付勢解除に用いる各タップ43,45は、反転した
形でNANDゲート42,44を介し、充電回路17
b,17cにおけるトランジスタ30b,30c;31
b,31cの各ゲートに結合している。NANDゲート
も、基本遅延線46の先行反転タップ41に結合してい
る。
に遅延したタップから取出されるNANDゲートを介し
て付勢が行なわれるので、充電回路の付勢解除は付勢よ
り迅速に行なわれる。入力信号の反転した信号によって
動作するNANDゲートの替わりに、同じ効果を有する
他の論理回路を任意に使用することができる。
バータの従続接続を備えて、その従続接続の入力端を遅
延線38の入力端とするのが好適である。遅延線38の
各タップ出力端は、従続接続した各インバータの出力端
となる。なお、インバータ群の従続接続における配分
は、各遅延時間を決めるので、出力段の出力電流のピー
ク値が最小となるように選定する。
は、給電電圧Vdd、温度その他の動作条件のふらつきに
も左右され、また、出力トランジスタ14a,14b,
14cの各ゲートの充電の速度も動作条件のふらつきに
左右され、その結果、時間と充電速度とが一緒に変化す
ることになるので、電流I1(t), I2 (t),I3 (t) の相
互間の時間関係およびその時間依存性は、動作条件のふ
らつきには無関係に維持される。
た引下げ回路と同様に構成することができる。引下げ回
路のPMOSトランジスタは引上げ回路16のNMOS
トランジスタに置換し、あるいは、その逆にすることが
でき、引上げ回路16においては給電電圧VddとGndと
を交換することができる。遅延線は、引上げ回路の充電
回路の付勢および付勢解除用のNANDゲートの替わり
にNORゲートを備える。
給電電位Gndのノイズマージンより広いので、引上げ回
路16は、引下げ回路ほどに多くの出力トランジスタを
必要としない。
例を示す。この実施例は、図3に示した実施例に極めて
よく似ており、相違する点は、最後に付勢する出力トラ
ンジスタ14cのゲート用の充電回路17cが、前述し
た第1および第2の分岐路30cおよび31c,32c
に並列に延在する余分の分岐路を備えていることであ
る。この余分の分岐路は、PMOSトランジスタ52と
NM0Sトランジスタ54との主電流チャネルの直列接
続を備えており、PMOSトランジスタ52のゲート
は、充電回路17cの他の分岐路を付勢するトランジス
タ30c,31cの各ゲートに結合しており、NMOS
トランジスタ54のゲートは、出力段の出力端に結合し
ている。
力電圧が十分に低い場合に、余分の分岐路を付勢解除
し、したがって、出力トランジスタ14cに流れる電流
の時間微係数は出力電圧が既に十分に低くなっていれ
ば、一層低減することになる。このことは例えば、出力
端12の容量性負荷が比較的小さく、1番目と2番目と
に付勢した出力トランジスタ14a,14bにより、負
荷容量が既に急速に大部分放電されている場合に起り易
い。したがって、充電回路における余分の分岐路は、高
負荷の場合にのみ用いる。この種の逆結合は、最後の出
力トランジスタ14cに対して著しく有用であるが、他
の出力トランジスタ14a,14bにも用いることがで
きる。なお、出力段の直流給電容量は、この逆結合によ
って影響を受けない。
ク線図である。
存性を示すグラフである。
ある。
線図である。
Claims (10)
- 【請求項1】 各主電流チャネルを出力段の給電端子と
出力端との間に互いに並列に接続した少なくとも2個の
出力トランジスタの系列として組織した出力段、およ
び、入力端における入力信号の変化に応じ、前記出力ト
ランジスタの各制御電極の充電を前記系列の順に互いに
遅延させて開始するように構成した制御回路を備えた集
積回路において、第1の出力トランジスタに対する充電
の速度を、第1の出力トランジスタの充電の開始と前記
系列中で第1の出力トランジスタに直接に引続く第2の
出力トランジスタの充電の開始との間で切り返すことに
より、出力端を介して流れる電流の時間微係数が第1の
出力トランジスタの充電の開始と第2の出力トランジス
タの充電の開始との間で達する最大値を、その切り返し
を行わない場合に達する値より小さくするためのスイッ
チ手段を前記制御回路に備えたことを特徴とする集積回
路。 - 【請求項2】 2個の順次の出力トランジスタに対する
充電の開始の間でその都度、2個の出力トランジスタの
うち既に充電を開始した出力トランジスタの充電の速度
を切り返すように前記スイッチ手段を構成したことを特
徴とする請求項1記載の集積回路。 - 【請求項3】 前記制御回路が、他の給電端子と第1の
出力トランジスタの制御電極との間に少なくとも2個の
電流分岐路を備えて互いに並列に結合させるとともに、
当該少なくとも2個の電流分岐路を同時に付勢して第1
の出力トランジスタに対する充電を開始させ、当該電流
分岐路の一部を付勢解除して切り返しを行なうように構
成したことを特徴とする請求項1または2記載の集積回
路。 - 【請求項4】 前記制御回路の入力端を遅延手段の入力
端に結合させ、当該遅延手段のタップ群を制御の目的で
前記電流分岐路に結合させて、同時に付勢するととも
に、ある遅延時間の後に当該電流分岐路の一部を付勢解
除することを特徴とする請求項3記載の集積回路。 - 【請求項5】 制御の目的で、余分の遅延時間の後に第
2の出力トランジスタの充電を開始させるために、第2
の出力トランジスタに対する充電回路に結合させた余分
のタップを前記遅延手段に設けたことを特徴とする請求
項4記載の集積回路。 - 【請求項6】 第1の前記電流分岐路に第1の充電トラ
ンジスタの主電流チャネルを設け、第2の前記電流分岐
路に第2および第3の充電トランジスタの主電流チャネ
ルの直列接続を設けるとともに、第1の前記タップを第
1および第2の充電トランジスタの各制御電極に結合さ
せて前記第1の電流分岐路を付勢し、第2の前記タップ
を第3の充電トランジスタの制御電極に結合させて、あ
る遅延時間の後に、前記第2の電流分岐路を付勢するこ
とを特徴とする請求項3記載の集積回路。 - 【請求項7】 出力端と給電端子との間の電圧差が所定
の閾値より少ないときには当該電流分岐路を付勢解除す
るために、前記系列中で最後に制御電極の充電を開始さ
せた少なくとも1個の出力トランジスタの制御電極に結
合した少なくとも1個の電流分岐路の制御入力端に出力
端を逆結合させたことを特徴とする請求項3または4記
載の集積回路。 - 【請求項8】 出力トランジスタのうち最先に制御電極
の充電を開始させた出力トランジスタのW/Lの比が遅
れて制御電極の充電を開始させた他の出力トランジスタ
のW/Lの比より小さいことを特徴とする請求項1乃至
7のいずれかに記載の集積回路。 - 【請求項9】 前記制御回路に給電端子と出力トランジ
スタの各制御電極との間にそれぞれ接続した放電スイッ
チを設けて、各制御電極の充電をそれぞれ終らせるとと
もに、入力信号の前記変化に逆らう余分の変化に応じ、
各放電スイッチを一斉に閉成するように構成したことを
特徴とする請求項1乃至8のいずれかに記載の集積回
路。 - 【請求項10】 前記給電端子と出力端との間に主電流
チャネルを接続した出力トランジスタを備え、各電流分
岐路を同時に付勢するとともに、ある遅延時間の後に各
電流分岐路の一部を付勢解除する制御の目的で各電流分
岐路に結合させた各出力信号を順次に遅延させて得るた
めのタップ群を備えた遅延手段に入力端を結合させ、第
2の給電端子と前記出力トランジスタの制御電極との間
に前記各電流分岐路を互いに並列に結合させたことを特
徴とする集積回路。
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