JP2009021651A - 出力バッファ回路 - Google Patents
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Abstract
【課題】従来の出力バッファ回路では、差動出力端子(OUTP/OUTN)から出力される信号の立ち上がり時間及び立ち下がり時間を調整することは困難である。
【解決手段】直列に接続された複数の遅延回路と、少なくとも1つの前記遅延回路を介して入力を得る第1の出力バッファと、前記第1の出力バッファの出力端子と共通接続される出力端子を有し、前記第1の出力バッファよりも多くの遅延回路を介して入力を得る第2の出力バッファとを有する。
【選択図】図1
【解決手段】直列に接続された複数の遅延回路と、少なくとも1つの前記遅延回路を介して入力を得る第1の出力バッファと、前記第1の出力バッファの出力端子と共通接続される出力端子を有し、前記第1の出力バッファよりも多くの遅延回路を介して入力を得る第2の出力バッファとを有する。
【選択図】図1
Description
本発明は出力バッファ回路に関し、特に遅延回路を有する出力バッファ回路に関する。
伝送速度の高速化又は伝送距離の増大に伴い、伝送路で損失が発生し、信号波形が劣化する問題がある。この信号波形の劣化を補正するための出力バッファ回路が特許文献1に開示されている。
図9に特許文献1に記載の出力バッファ回路90を示す。出力バッファ回路90におけるメインバッファB91は、差動入力端子(INP/INN)に差動入力されたデータ信号をプリバッファ92を介して入力する。遅延回路93は、入力されるデータ信号を遅延させて出力する。選択回路94は、遅延回路93から出力される信号と、データ信号のいずれか一方を選択して出力する。メインバッファB95は、選択回路94から出力される信号が入力される。メインバッファB91の正転出力とメインバッファB95の反転出力とは、正転出力端子OUTPに共通接続され、メインバッファB91の反転出力と、メインバッファB95の正転出力とは、反転出力端子OUTNに共通接続されている。
以下、図9〜図11を参照して、出力バッファ回路90におけるエンファシス設定時の動作及びエンファシス非設定時の動作について説明する。図10及び図11はそれぞれ、エンファシス設定時、エンファシス非設定時の差動入力端子(INP/INN)における正転入力端子INPから、差動出力端子(OUTP/OUTN)における正転出力端子OUTPまでの各部の波形を示している。エンファシス設定時、メインバッファB91は、差動入力端子(INP/INN)に差動入力されたデータ信号をプリバッファ92を介して受信し、差動出力端子(OUTP/OUTN)へ出力する(図10、メインバッファB91のOUTP出力参照)。メインバッファB95は、差動入力端子(INP/INN)に差動入力されたデータ信号を遅延回路93によって遅延させて受信し、差動出力端子(OUTP/OUTN)へ出力する(図10、メインバッファB95のOUTP出力参照)。正転出力端子OUTPからは、メインバッファB91から出力される信号と、メインバッファB95から出力される信号を合成した信号が出力される。従って、エンファシス設定時、出力バッファ回路90からは、出力信号の論理の変化時の振幅が強調(エンファシス)された信号が出力される(図10、t3〜t18参照)。
一方、エンファシス非設定時、メインバッファB91は、差動入力端子(INP/INN)に差動入力されたデータ信号をプリバッファ92を介して受信し、差動出力端子(OUTP/OUTN)へ出力する(図11、メインバッファB91のOUTP出力参照)。メインバッファB95は、データ信号を選択回路94を介して受信し、差動出力端子(OUTP/OUTN)へ出力する(図11、メインバッファB95のOUTP出力参照)。従って、エンファシス非設定時、出力バッファ回路90からは、メインバッファB91から出力される信号と、メインバッファB95から出力される信号を合成した信号が出力される。
このように、出力バッファ回路90は、差動出力端子(OUTP/OUTN)から出力される信号の論理の変化時の振幅を強調(エンファシス)して出力している。出力バッファ回路90では、このような出力波形の信号を受信側に出力することで、受信側に入力される信号波形の劣化を補正することが可能となる。
また、特許文献2には、差動回路の出力対と電源間に出力抵抗を備え、この出力抵抗をプリエンファシス動作と連動させて可変に制御して出力インピーダンスを制御する出力バッファ回路が開示されている。また、特許文献3には、出力回路を並列接続された複数の出力MOSFETのうちの任意のMOSFETをオン状態にすることで、スルーレートの調整を行なう半導体集積回路装置が開示されている。
特開2007−60073号公報
特開2007−81608号公報
特開2004−327602号公報
しかしながら、エンファシス等の処理によって補正することができない伝送線路における信号特性の劣化に信号の立ち上がり特性及び立ち下がり特性がある。一般的に、伝送路には、寄生容量が形成される。図9では、この寄生容量を差動出力端子(OUTP/OUTN)と接地電位との間に接続されるコンデンサCで示した。また、図9では、差動出力端子(OUTP/OUTN)に接続される負荷抵抗として抵抗RLを示した。信号の立ち上がり及び立ち下がり特性は、時定数によって決定される。図9に示す出力バッファ回路90では、時定数は、C×RLで求められる。時定数が大きい場合、信号の立ち上がり及び立ち下がりは緩やかになり、時定数が小さい場合、信号の立ち上がり及び立ち下がりは急峻になる。
従来技術では、エンファシスによる信号の劣化を防止することはできるが、信号の立ち上がり時間及び立ち下がり時間を調整することはできない。そのため、従来技術では、半導体装置が実装された状態での伝送路の寄生容量などのばらつきにより、信号の立ち上がり時間及び立ち下がり時間が大きくばらつく問題がある。
本発明の一態様による出力バッファ回路は、直列に接続された複数の遅延回路と、少なくとも1つの前記遅延回路を介して入力を得る第1の出力バッファと、前記第1の出力バッファの出力端子と共通接続される出力端子を有し、前記第1の出力バッファよりも多くの遅延回路を介して入力を得る第2の出力バッファとを有する。
また、本発明の一態様による出力バッファ回路は、データ信号を入力し、遅延して出力する第1の遅延回路と、前記第1の遅延回路によって出力された信号を入力し、出力端子へ出力する第1の出力バッファと、前記第1の遅延回路によって出力された信号を入力し、遅延して出力する第2の遅延回路と、前記第2の遅延回路によって出力された信号を入力し、前記出力端子に出力する第2の出力バッファとを有する。
本発明の一態様による出力バッファ回路は、複数の遅延回路を直列に接続することで、第1の出力バッファの入力信号の遅延時間が第2の出力バッファの入力信号の遅延時間に反映される。従って、本発明にかかる出力バッファ回路は、合成信号の立ち上がり時間及び立ち下がり時間を、第1の出力バッファの入力と第2の出力バッファの入力との間に接続される遅延回路で設定される遅延時間に基づいて設定することができる。
本発明によれば、出力バッファから出力される出力信号の立ち上がり時間及び立ち下がり時間を調整することが可能な出力バッファ回路を提供することができる。
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1に関わる出力バッファ回路100を示すブロック図である。図1に示すように、本実施の形態の出力バッファ回路100は、第1の出力バッファ(以下、出力バッファB2と称す)、第2の出力バッファ(以下、出力バッファB1と称す)、出力バッファB3、複数の遅延回路に相当する遅延回路DELAY11〜DELAY15、差動入力端子(INP/INN)、差動出力端子(OUTP/OUTN)を有している。この複数の遅延回路DELAY11〜DELAY15において、第1の遅延回路が遅延回路DELAY11に相当する場合、第2の遅延回路は遅延回路DELAY12、DELAY13に相当する。また、第1の遅延回路が遅延回路DELAY12、DELAY13に相当する場合、第2の遅延回路は遅延回路DELAY14、DELAY15に相当する。なお、差動入力端子(INP/INN)は、正転入力端子INP及び反転入力端子INNによって構成され、差動出力端子(OUTP/OUTN)は正転出力端子OUTP及び反転出力端子OUTNによって構成されている。
以下、図面を参照して本発明の実施の形態について説明する。図1は、本発明の実施の形態1に関わる出力バッファ回路100を示すブロック図である。図1に示すように、本実施の形態の出力バッファ回路100は、第1の出力バッファ(以下、出力バッファB2と称す)、第2の出力バッファ(以下、出力バッファB1と称す)、出力バッファB3、複数の遅延回路に相当する遅延回路DELAY11〜DELAY15、差動入力端子(INP/INN)、差動出力端子(OUTP/OUTN)を有している。この複数の遅延回路DELAY11〜DELAY15において、第1の遅延回路が遅延回路DELAY11に相当する場合、第2の遅延回路は遅延回路DELAY12、DELAY13に相当する。また、第1の遅延回路が遅延回路DELAY12、DELAY13に相当する場合、第2の遅延回路は遅延回路DELAY14、DELAY15に相当する。なお、差動入力端子(INP/INN)は、正転入力端子INP及び反転入力端子INNによって構成され、差動出力端子(OUTP/OUTN)は正転出力端子OUTP及び反転出力端子OUTNによって構成されている。
遅延回路DELAY11〜DELAY15は直列に接続されている。出力バッファB2は、少なくとも1つの遅延回路を介して入力を得ている。出力バッファB1は、出力バッファB2よりも多くの遅延回路を介して入力を得ている。以下、図1を参照して出力バッファ回路100の個々の構成について詳細に説明する。
遅延回路DELAY11の入力は差動入力端子(INP/INN)に接続され、出力は出力バッファB3及び遅延回路DELAY12の入力に接続されている。遅延回路DELAY12の出力は、遅延回路DELAY13の入力に接続されている。また、遅延回路DELAY13の出力は出力バッファB2及び遅延回路DELAY14の入力に接続されている。遅延回路DELAY14の出力は、遅延回路DELAY15の入力に接続されている。また、遅延回路DELAY15の出力は、出力バッファB1の入力に接続されている。出力バッファB1〜出力バッファB3の出力は、差動出力端子(OUTP/OUTN)に共通に接続されている。
図2は、図1に示された出力バッファ回路100における各部の波形を示すタイミングチャートである。以下、図1及び図2を参照して本実施の形態の出力バッファ回路100の動作について詳細に説明する。なお、遅延回路DELAY11〜DELAY15のそれぞれの遅延回路が持つ遅延時間は、全て同一であるものとする。また、出力バッファB1〜B3は遅延時間を持つことなく、同一の駆動能力を有するものとする。
図2は、差動入力端子(INP/INN)における正転入力端子INPから、差動出力端子(OUTP/OUTN)における正転出力端子OUTPまでの各部の波形を示している。まず、正転入力端子INPにデータ信号が入力される(図2、INP入力信号波形参照)。遅延回路DELAY11は、入力されるデータ信号を遅延させた信号を出力する。そして、遅延回路DELAY11から出力された信号は、出力バッファB3を介して正転出力端子OUTPに出力される。すなわち、出力バッファB3の出力波形は、正転入力端子INPに入力されるデータ信号に対して遅延回路DELAY11で発生する遅延時間(図2、t0〜t2参照)を有して立ち上がる(図2、t2〜t3参照)。
遅延回路DELAY12は、遅延回路DELAY11から出力される信号を遅延させた信号を出力する。遅延回路DELAY13は、遅延回路DELAY12から出力される信号を遅延させた信号を出力する。そして、遅延回路DELAY13から出力された信号は、出力バッファB2を介して正転出力端子OUTPに出力される。すなわち、出力バッファB2の出力波形は、正転入力端子INPに入力されるデータ信号に対して遅延回路DELAY11〜遅延回路DELAY13で発生する遅延時間(図2、t0〜t4参照)を有して立ち上がる(図2、t4〜t5参照)。
遅延回路DELAY14は、遅延回路DELAY13から出力される信号を遅延させた信号を出力する。遅延回路DELAY15は、遅延回路DELAY14から出力される信号を遅延させた信号を出力する。そして、遅延回路DELAY15から出力された信号は、出力バッファB1を介して正転出力端子OUTPに出力される。すなわち、出力バッファB1の出力波形は、正転入力端子INPに入力されるデータ信号に対して遅延回路DELAY11〜遅延回路DELAY15で発生する遅延時間(図2、t0〜t6参照)を有して立ち上がる(図2、t6〜t7参照)。
このように、出力バッファB1〜B3から出力された信号は、正転出力端子OUTPへ出力される。図2に示す出力信号OUTPは、上記出力バッファB1〜B3から出力される信号を合成した信号となる。すなわち、図2に示すように、出力バッファ回路100は、遅延回路DELAY14、遅延回路DELAY15で生成される遅延時間に基づいて、出力信号OUTPの立ち上がりの傾きが設定される。
以上に示したように、本実施の形態では、複数の遅延回路(DELAY11〜DELAY15)を直列に接続することで、出力バッファB2の入力信号の遅延時間を出力バッファB1の遅延時間に反映される。すなわち、出力バッファB2の入力信号に対する出力バッファB1の入力信号の遅延時間は、出力バッファB2の入力と出力バッファB1の入力との間に接続される遅延回路で設定される遅延時間(以下、遅延時間Aと称す)となる。これによって、出力バッファB1の出力信号は、常に出力バッファB2の出力信号に対して遅延時間Aを有して変化することになる。また、本実施の形態における出力バッファ回路100は、出力バッファB2の出力信号と出力バッファB1の出力信号との合成信号を出力する。従って、出力バッファ回路100は、合成信号の立ち上がり時間及び立ち下がり時間を遅延時間Aに基づいて設定することが可能である。
また、本実施の形態では、遅延回路DELAY11〜DELAY15は、遅延量を調整することが可能である。図3は、遅延回路DELAY12〜遅延回路DELAY15の遅延量を図1に示す遅延量の2倍にした場合の各部の波形を示す図である。この場合、出力バッファB2の出力波形は、正転入力端子INPに入力されるデータ信号に対して遅延回路DELAY11〜遅延回路DELAY13で発生する遅延時間(図3、t0〜t6参照)を有して立ち上がる(図3、t6〜t7参照)。また、出力バッファB1の出力波形は、正転入力端子INPに入力されるデータ信号に対して遅延回路DELAY11〜遅延回路DELAY15で発生する遅延時間(図3、t0〜t10参照)を有して立ち上がる(図3、t10〜t11参照)。すなわち、出力バッファ回路100は、差動出力端子(OUTP/OUTN)から出力される出力信号の立ち上がり時間及び立ち下がり時間を可変させることが可能である。また、直列に接続される遅延回路の個数を変えることで、出力信号の立ち上がり時間及び立ち下がり時間を可変させることも可能である。
この遅延量の調整は、チップ内部で生成される遅延調整信号によって行うことが可能である。また、図1に示す遅延回路DELAY11〜DELAY15は、外部端子に接続されている。出力バッファ回路100では、この外部端子に入力される遅延調整信号によって、遅延回路DELAY11〜DELAY15の遅延量の調整をチップ外部から行なうことが可能である。
また、従来の出力バッファ回路では、各出力バッファに遅延を与える遅延回路が出力バッファごとに配置される構成であるため、遅延回路の製造ばらつきによって遅延回路の遅延時間にばらつきが生じる。このため、従来の出力バッファ回路では、各出力バッファに接続される遅延回路同士の遅延時間に逆転が生じる可能性がある。一方、本実施の形態における出力バッファ回路100では、出力バッファB3に遅延回路DELAY11を介した信号が入力された後に、出力バッファB2に遅延回路DELAY11〜遅延回路DELAY13を介した信号が入力される。また、出力バッファB2に信号が入力された後に、出力バッファB1に遅延回路DELAY11〜遅延回路DELAY15を介した信号が入力される。このため、出力バッファ回路100では、各出力バッファに接続される遅延回路同士の遅延時間に逆転が生じることを防止することが可能である。
また、従来の出力バッファ回路は、複数の出力バッファが設けられている場合、各出力バッファに遅延を与える遅延回路が出力バッファごとに配置される構成である。すなわち、遅延回路は並列に接続されているため、出力バッファの個数が増大するに伴い、遅延回路の回路規模が増大する。一方、本実施の形態では、複数の遅延回路を直列に接続することで、前段のバッファに接続される遅延回路を後段のバッファに接続される遅延回路の一部として用いることができる。このため、出力バッファ回路100では、出力バッファの段数の増加に伴う遅延回路の回路規模を抑制することが可能である。
また、本実施の形態では、出力バッファB1、B2、B3を3段設けることで、出力信号の立ち上がり時間及び立ち下がり時間を調整している。しかしながら、さらに複数の出力バッファを複数段設けてもよい。
実施の形態2
図4は、本実施の形態2の出力バッファ回路200を示す図である。なお、図4において、図1と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態1における出力バッファ回路100では、直列に接続された遅延回路の間に設けられた出力バッファB1〜B3によって、立ち上がり時間及び立ち下がり時間を調整する信号を出力している。一方、本実施の形態における出力バッファ回路200では、選択回路MUX21〜MUX23を追加して、出力バッファB1〜B3に同相のデータ信号を入力できる構成としている。以下、選択回路MUX21〜MUX23の接続関係及び動作についてのみ説明する。
図4は、本実施の形態2の出力バッファ回路200を示す図である。なお、図4において、図1と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態1における出力バッファ回路100では、直列に接続された遅延回路の間に設けられた出力バッファB1〜B3によって、立ち上がり時間及び立ち下がり時間を調整する信号を出力している。一方、本実施の形態における出力バッファ回路200では、選択回路MUX21〜MUX23を追加して、出力バッファB1〜B3に同相のデータ信号を入力できる構成としている。以下、選択回路MUX21〜MUX23の接続関係及び動作についてのみ説明する。
選択回路MUX21の入力は差動入力端子(INP/INN)及び、遅延回路DELAY11の出力に接続され、出力は出力バッファB3の入力に接続されている。選択回路MUX22の入力は差動入力端子(INP/INN)及び、遅延回路DELAY13の出力に接続され、出力は出力バッファB2の入力に接続されている。選択回路MUX23の入力は差動入力端子(INP/INN)及び、遅延回路DELAY15の出力に接続され、出力は出力バッファB1の入力に接続されている。また、選択回路MUX21〜23MUXのそれぞれには、セレクト信号入力端子SELECTが接続されている。
選択回路MUX21〜選択回路MUX23は、セレクト信号入力端子SELECTに基づいて、差動入力端子(INP/INN)に入力されるデータ信号又は、遅延回路を介して入力される信号のいずれか一方を選択して出力バッファB3、出力バッファB2、出力バッファB1へそれぞれ出力する。
ここで、選択回路MUX21〜MUX23が遅延回路を介して入力される信号を選択して出力する場合、出力バッファ回路200の動作は、実施の形態1に示す出力バッファ回路100の動作と同一である。よって、この場合の動作については省略する。
一方、選択回路MUX21〜MUX23が差動入力端子(INP/INN)に入力されるデータ信号を選択して出力する場合、出力バッファB3、出力バッファB2、出力バッファB1にはデータ信号が同時に入力される。このため、差動出力端子(OUTP/OUTN)に出力される信号の出力波形は、出力バッファB3、出力バッファB2及び、出力バッファB1の出力が同時に変化した波形を合成したものとなる。すなわち、出力バッファ回路200の合成出力波形は、図2のような階段状の波形ではなく、直線的に変化する。
以上に示したように、本実施の形態では、出力バッファB3、出力バッファB2、出力バッファB1に同相の入力信号を与えることが可能である。これによって、出力バッファ回路200は、出力バッファ回路100よりも急峻に変化する信号を生成することが可能である。すなわち、出力バッファ回路200は、出力バッファ回路100よりも立ち上がり時間及び立ち下がり時間の調整範囲を広くすることが可能である。
実施の形態3
図5は、本実施の形態3の出力バッファ回路300を示す図である。なお、図5において、図1、図4と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。出力バッファ回路300は、出力バッファ回路200の後段に、第3の出力バッファ(例えば、出力バッファB4、B5)、遅延回路DELAY31〜DELAY38、選択回路MUX31、MUX32を追加したものである。
図5は、本実施の形態3の出力バッファ回路300を示す図である。なお、図5において、図1、図4と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。出力バッファ回路300は、出力バッファ回路200の後段に、第3の出力バッファ(例えば、出力バッファB4、B5)、遅延回路DELAY31〜DELAY38、選択回路MUX31、MUX32を追加したものである。
出力バッファ回路300は、遅延回路DELAY11〜DELAY15の後段に更に遅延回路DELAY31〜DELAY38が直列に接続される。遅延回路DELAY11〜DELAY15及び遅延回路DELAY31〜DELAY38は、それぞれ正転出力端子と反転出力端子を有する。遅延回路における正転出力端子は、差動信号の正転側信号を出力し、反転出力端子は差動信号のうち反転側信号を出力する。
出力バッファB4の入力は遅延回路DELAY34の出力に接続される。出力バッファB5の入力は遅延回路DELAY38の出力に接続される。ここで、出力バッファB3の入力と出力バッファB4の入力との間に接続される遅延回路(例えば、遅延回路DELAY31〜DELAY34)は、第3の遅延回路として動作する。また、出力バッファB4の入力と遅延回路DELAY34の出力のとの間に選択回路MUX31が接続される。出力バッファB5の入力は、遅延回路DELAY38の出力に接続される。また、出力バッファB5の入力と遅延回路DELAY38の出力のとの間に選択回路MUX32が接続される。選択回路MUX31、MUX32の動作は選択回路MUX21〜MUX23と実施的に同じになるため説明を省略する。
出力バッファB1〜B3は、遅延回路の反転入力端子に入力される信号に基づき反転出力端子OUTNに信号を出力する。また、出力バッファB1〜B3は、遅延回路の正転入力端子から出力される信号に基づき正転出力端子OUTPに信号を出力する。これに対して、出力バッファB4、B5は、遅延回路の正転入力端子から出力される信号に基づき反転出力端子OUTNに信号を出力する。また、出力バッファB4、B5は、遅延回路の反転入力端子に入力される信号に基づき正転出力端子OUTPに信号を出力する。このような構成によって、出力バッファB4、B5の出力は、出力バッファB1〜B3の出力に対して遅延し、さらに反転した信号になる。つまり、第3の遅延回路とその出力に接続される出力バッファとの接続を変更することで、第3の遅延回路は、入力信号を遅延させ、さらに反転させて出力バッファに伝達することができる。
ここで、図6に示すタイミングチャートを参照して出力バッファ回路300の動作について説明する。正転入力端子INPからの入力信号が立ち上がると(図6、t0参照)、信号の立ち上がりは、遅延回路DELAY11〜15及び遅延回路DELAY31〜38で遅延され、順次出力バッファB1〜B5に伝達される。このとき、出力バッファB1〜B3の出力が変化するタイミングでは、出力バッファB4、B5の出力は変化しないため、このときの正転出力端子OUTPの信号波形は図2に示した例と同じになる(図6、t0〜t7参照)。
そして、出力バッファB4に入力信号の立ち上がりが達すると、出力バッファB4の出力が立ち下がるため、正転出力端子OUTPの信号波形も立ち下がる(図6、t10〜t11参照)。ここで、出力バッファB3の出力変化から出力バッファB4の出力変化の間の遅延時間は遅延回路DELAY31〜34において発生する遅延時間となる(図6、t6〜t10参照)。続いて、出力バッファB5に入力信号の立ち上がりが達すると、出力バッファB5の出力が立ち下がるため、正転出力端子OUTPの信号波形も立ち下がる(図6、t14〜t15参照)。ここで、出力バッファB4の出力変化から出力バッファB5の出力変化の間の遅延時間は遅延回路DELAY35〜38において発生する遅延時間となる(図6、t10〜t14参照)。
なお、出力バッファB4、B5の出力電流能力は、出力バッファB1〜B3に対して低く設定される。このようなことから、出力バッファB4、B5の出力が変化した場合における出力波形の変化は、信号レベルが若干低下するものとなる。つまり、出力波形は、論理変化した部分が強調(エンファシス)された波形となる。
以上に示したように、本実施の形態では、直列に接続された複数の遅延回路を介して後段に接続される出力バッファの出力が前段に接続される出力バッファの出力に対して反転するように接続する。これによって、出力波形にエンファシス処理を施すことができる。このとき、本実施の形態では、前段の出力バッファが接続される複数の遅延回路の後段に直列に接続される遅延回路を介して後段の出力バッファを接続する。これによって、出力波形におけるエンファシス部分を出力波形の立ち上がり及び立ち上がり部分に対して適切な位置に設定することができる。
また、本実施の形態では、エンファシス部分の立ち下がりを多段階に設定することができる。図6に示す例では、二段階の立ち下がりとしている。一段階の立ち下がりによってエンファシス処理を行なった場合、出力信号から得られるアイパターンの開口度を向上させるために、エンファシス処理される部分の時間を長く設定する必要がある。しかしながら、このようなエンファシス処理を行なった場合、エンファシス処理された部分の後半部分に過度に強調される部分が発生する。そのため、過度に強調された部分の波形は本来の波形よりも信号レベルが大きくなる(又は小さくなる)。これに対して、本実施の形態では、多段階のエンファシス処理によって、過度に強調される部分については強調効果を小さくすることが可能である。つまり、本実施の形態における出力バッファ回路300によれば、エンファシス処理による波形補正効果を高めることが可能である。
さらに、複数の遅延回路において発生する遅延時間を個別に設定することで、出力波形を任意に設定することができる。例えば、遅延回路DELAY11〜15の遅延時間を図6に示す例よりも大きくし、遅延時間DELAY31〜38の遅延時間を図6に示す例と同じとする。遅延時間をこのように設定することで、出力信号の立ち上がり及び立ち下がり時間のみを遅くし、エンファシス処理によって強調される部分の波形は図6に示すものと同じとすることができる。このときの出力バッファ回路300のタイミングチャートを図7に示す。つまり、本実施の形態にかかる出力バッファ回路300は、従来の出力バッファ回路よりも波形整形の自由度を向上させることができる。
実施の形態4
図8は、本実施の形態4の出力バッファ回路400を示す図である。なお、図8において、図1と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態1における出力バッファ回路100では、駆動能力が一定である出力バッファB1〜B3を設けている。一方、本実施の形態における出力バッファ回路400では、駆動能力が可変である出力バッファB6〜B8を用いている。
図8は、本実施の形態4の出力バッファ回路400を示す図である。なお、図8において、図1と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。実施の形態1における出力バッファ回路100では、駆動能力が一定である出力バッファB1〜B3を設けている。一方、本実施の形態における出力バッファ回路400では、駆動能力が可変である出力バッファB6〜B8を用いている。
出力バッファB6〜B8のそれぞれには、駆動能力調整端子CONTが接続されている。そして、出力バッファB6〜B8は、駆動能力調整端子CONTに入力された駆動能力調整信号に基づいて、駆動能力が決定される。そして、駆動能力を大きくすることで、立ち上がり時間及び立ち下がり時間を早くすることができ、駆動能力を小さくすることで、立ち上がり時間及び立ち下がり時間を遅くすることができる。
以上、本実施の形態における出力バッファ回路400では、駆動能力が可変である出力バッファB6〜B8を設けた。この出力バッファB6〜B8の駆動能力は、駆動能力調整端子CONTに入力される駆動能力調整信号に基づいて決定される。このため、出力バッファ回路400では、駆動能力調整信号に基づいて、出力バッファB6〜B8の駆動能力を調整することが可能である。すなわち、遅延回路による遅延時間の変更だけではなく、バッファの駆動能力の調整によっても立ち上がり時間及び立ち下がり時間を調整することが可能である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、出力バッファ間の遅延時間は遅延回路の個数を変更することでも調整することが可能である。
B1〜B8 出力バッファ
DELAY11〜DELAY15 遅延回路
DELAY31〜DELAY38 遅延回路
MUX21〜23、MUX31、32 選択回路
INP 正転入力端子
INN 反転入力端子
OUTP 正転出力端子
OUTN 反転出力端子
INP/INN 差動入力端子
OUTP/OUTN 差動出力端子
DELAY11〜DELAY15 遅延回路
DELAY31〜DELAY38 遅延回路
MUX21〜23、MUX31、32 選択回路
INP 正転入力端子
INN 反転入力端子
OUTP 正転出力端子
OUTN 反転出力端子
INP/INN 差動入力端子
OUTP/OUTN 差動出力端子
Claims (7)
- 直列に接続された複数の遅延回路と、
少なくとも1つの前記遅延回路を介して入力を得る第1の出力バッファと、
前記第1の出力バッファの出力端子と共通接続される出力端子を有し、前記第1の出力バッファよりも多くの遅延回路を介して入力を得る第2の出力バッファとを有する出力バッファ回路。 - 前記遅延回路は、遅延量を調整することができることを特徴とする請求項1に記載の出力バッファ回路。
- 前記遅延回路は、遅延調整信号に基づいて、前記遅延量を調整することを特徴とする請求項2に記載の出力バッファ回路。
- 前記出力バッファ回路はさらに、前記第1、第2の出力バッファの出力端子と共通接続される出力端子を有し、前記第2の出力バッファよりも多くの遅延回路により遅延され、かつ反転した信号が入力される第3の出力バッファを有することを特徴とする請求項1乃至3のいずれか1項に記載の出力バッファ回路。
- 前記出力バッファ回路はさらに、セレクト信号に基づいて、前記複数の遅延回路の初段に入力されるデータ信号又は、前記複数の遅延回路のうちの少なくとも1つの遅延回路を介して入力される信号のいずれか一方を選択して出力する選択回路を有し、
前記選択回路は、前記第1の出力バッファ乃至前記第3の出力バッファに対応してそれぞれ設けられていることを特徴とする請求項1乃至4のいずれか1項に記載の出力バッファ回路。 - 前記第1の出力バッファ乃至第3の出力バッファは、駆動能力調整信号に基づいて、当該第1乃至第3の出力バッファの駆動能力を調整することを特徴とする請求項1乃至5のいずれか1項に記載の出力バッファ回路。
- データ信号を入力し、遅延して出力する第1の遅延回路と、
前記第1の遅延回路から出力された信号を入力し、出力端子へ出力する第1の出力バッファと、
前記第1の遅延回路から出力された信号を入力し、遅延して出力する第2の遅延回路と、
前記第2の遅延回路から出力された信号を入力し、前記出力端子に出力する第2の出力バッファとを有する出力バッファ回路。
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