JPH02305019A

JPH02305019A - 集積回路装置

Info

Publication number: JPH02305019A
Application number: JP1126038A
Authority: JP
Inventors: Yasuhiro Hotta; 泰裕堀田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-05-18
Filing date: 1989-05-18
Publication date: 1990-12-18
Anticipated expiration: 2011-12-25
Also published as: JP2567095B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、たとえば集積回路装置の化力信号を発生する
出力バッファ回路に関する。

従来の技術半導体集積回路装置の応答速度の高速化を実現するため
には、内部ゲートの伝搬遅延時間を小さくするとともに
、入出力部分、たとえば出力バッファにおける遅延量を
小さくすることなどが行われている。

第５図は、典型的な先行技術の出力バッファ１の電気的
構成を示す図である。出力バッファ１は、Ｐチャネルの
電界効果［・ランジスタ（以下、ＦＥＴと呼ぶ）２およ
びＮチャネルのＦＥＴ３を含んで構成される。ＦＥＴ２
のソースは電源４に接続され、ＦＥＴ３のソースは接地
される。ＦＥＴ２゜ＦＥＴ３の各ドレインは接続点５を
介して接続される。入力信号Ｄ　ａ　ｔ　＝ｔおよびア
ウトプット・イネーブル信号ＯＥ、０Ｅ−ｈ（ＮＡＮＤ
ゲート６およびＮＯＲゲート７を介して前記ＦＥＴ２．
３の各ゲートに与えられる。これによって、前記接続点
５からは入力信号Ｄ　ａ　ｔ　ａに基づき、出力信号が
出力端子に接続されている外部の負荷コンデンサ８をＰ
チャネルＦＥＴ２またはＮチャネルＰＥＴ３より充放電
して導出される。

このような構成の出力バッファ１では応答速度を向上す
るために駆動能力の高いＦＥＴが用いられるけれども、
これによってＦＥＴのスイッチ〉・グミ流が増大してし
まい、過大なスイ・ンチング電流に起因して電源電圧レ
ベルや、接地電位レベルに雑音が混入することがあり、
誤動作の原因となっている。

このような問題点を解決するために、第６図に示される
ような構成が提案されている。この従来技術は、前述し
た第５図に示される構成と類似しており、対応する部分
には同一の参照符をけす。

すなわち、ＮＡＮＤゲート６はＰチャネルのＦＥＴｌ０
，１１と、ＮチャネルのＦＥＴ１２．１３とから構成さ
れる。ＮＯＲゲート７はＰチャネルのＦＦ、Ｔ１４，１
５と、ＮチャネルＦＥＴ１６゜１７と、抵抗Ｒとから構
成される。この従来の技術で注目すべきは、ＮＯＲゲー
ト７においてＦＥＴ１４のソースと電源１８との間に抵
抗Ｒが付は加えられたことである。

第７図は、動ｆヤを説明するための波形図である。

ここでは、第７図（１）に示されるように、入力信号Ｄ
ａｔａが時刻ｔ１から時刻ｔ４までの間に１ルベルから
Ｌレベルに変化した渇きにおいて、抵抗Ｒが存在しない
場き（第５図と同−構成）と、抵抗Ｒが存在する場きの
動ｆｅについて説明する。

なお、第７図（２）にはＦＥＴ３のゲート信号の波形が
示され、第７図（３〉には接続点５を介して導出される
出力信号の波形が示され、第７［］（４）にはＦＥＴ３
を流れるｔ流１１が示されており、抵抗Ｒがない場なの
波形はそれぞれ破線で示され、抵抗Ｒが設けられる場き
の波形は実線で示されている。まず、抵抗Ｒが設けられ
ていない場合について説明する。

入力信号Ｄ　ａ　ｔ、　ａが時刻ｔ１から立下り始める
と、時刻ｔ２においてトランジスタ３のゲート信号、す
なわちＮＯＲゲート７の出力がＬレベルから立上り始め
、時刻ｔ５においてＨレベルに達する。これに応答して
５時刻ｔ３からＦＥＴ３にドレイン電流が流れ始め、同
時に出力信号ＤＯがＩ（レベルから立下り始める。この
ＦＥＴ３を流れるドレイン電流は時刻ｔ５付近において
ピークに達し、出力信号ＤｏがＬレベルになる時刻ｔ７
において電流値がＯとなる。抵抗Ｒが設けられていない
場きにＦＥＴ３を流れるトレイン電流１１は、適性な許
容レベルＰを上回っており、このことは前述した雑音の
発生の原因となっている。

一方、抵抗Ｒを設けた場合には、前記ゲート出力は、第
７１１ｆｆｉ’（２）で実線で示されるようにその立上
りに遅延がかかる。すなわち、Ｌレベルからの立上り時
刻は、抵抗Ｒがない場自と同じであるけれども、Ｈレベ
ルに達する時刻ｔ６は抵抗が設けられていない場合より
も遅延時間ΔＴ１だけ遅れる。これに起因して、出力信
号Ｄｏの立下り時刻も八Ｔ２だけ遅れた時刻ｔ４から立
下り始め、ΔＴ３だけ遅りた時刻ｔ８においてＬレベル
となる。すなわち、このときＦＥＴ３を流れるドレイン
電流は第７図（４）において実線で示されるように、そ
のピーク値Ｐ２が前記許容レベルＰを下回ることになり
、前述した雑音の発生を抑制することができる。

発明が解決しようとする課題第６図に示されるように、ＮＯＲゲート７に抵抗Ｒをけ
加することによって、ＦＥＴ３を流れる過度電流のピー
ク値を抑制することができるけれども、抵抗Ｒを設けて
遅延が生した分だけ応答速度が低下してしまう、入力信
号ＤａｔａがＬレベルからＨレベルに変化する場きも同
様なことが言える。

したがって本発明の目的は、応答速度の高速性を損なう
ことなく、不所望な雑音の発生に起因した誤動作を防止
・することができる集積回路装置の出力バッファ回路を
提供することである。

課題を解決するための手段本発明は、電源ラインと接地ラインとの間に入力信号に
応答して導通／遮断制御が行われるスイッチング素子が
設けられ、前記スイッチング素子の導通／遮断動作に応
答して電源電圧レベルと接地レベルとを選択的に出力す
る出力手段を含む集積回路装置において、電源電圧を検出する検出手段と、前記検出手段によって検出された電源電圧が予め定める
値を超えているときには、スイッチング素子のスイッチ
ング動作に遅延を与えるようにスイッチング素子の入力
信号を変化させる変化手段とを含むことを特徴とする集
積回路装置である。

ｆｌＥ用ｊＪｋ積回路装置に供給される電源電圧が不所望に大き
な値に設定されている渇きには、出力バッファのスイッ
チング素子に必要以上に大きな過渡電流が流れ、これに
よって誤動４’ｆ＝を起こす渇きがある０本発明に従え
ば、電源電圧が予め定める値を超えていることが検出手
段によって検出された場合には、変化手段によって入力
信号を変化させて外部負荷コンデンサが接続されている
出力バッファのスイッチング素子のスイッチング動作に
遅延が与えられる。スイッチング素子に遅延が与えられ
ると、予め定める値を超えた不所望な電源電圧が与えら
れても、スイッチング素子に流れる過度電流を抑制する
ことができ、誤動作の原因となる過大な過渡電流の発生
を防止することができる。

一方、集積回路装置の応答速度は電源電圧のレベルに大
略的に比例しているので、電源電圧が予め定める値を超
えているＰ４会には、その応答速度は必要以上に充分高
く保たれているので、スイッチング素子のスイッチング
動作に遅延を与えても、＃、積回路装置全体の応答速度
が不所望に小さくなることはない。

実施例第１図は、本発明の一実施例の電気的構成を示す図であ
る。出力バッファ２１はＰチャネルおよびＮナヤ木ルの
ＦＥＴ２２，２３と、ＮＡＮＤゲート２４と、ＮＯＲゲ
ート２５と、２つの変化手段２６．２７と、コンデンサ
２８とを含んで構成される。

ＦＥ”ｌ”２２のソースは電源３０に接続され、ＦＥＴ
２３のソースは接地される。ＦＥＴ２２，２３の各ドレ
インは、接続点３１を介して接続される。入力信号Ｄａ
ｔａはＮＡＮＤゲート２４およびＮＯＲゲート２５の各
一方入力として与えられ、ＮＯＲゲート２４の他方入力
には、アウトプット・イネーブル信号ＯＥが与えられ、
ＮＯＲゲート２５の他方入力にはアウトプット・イネー
ブル信号ＯＥが与えられる。ＮＡＮＤゲート２４および
ＮＯＲゲート２５の各出力は、それぞれ接続点３２゜３
３を介して前記ＦＥＴ２２，２Ｂの各ゲートに与えられ
、これによってＦＥＴ２２，２３の導通／遮断制御が行
われる。こうして、接続点３１からは電源電圧レベルと
接地レベルとが選択的に導出され、外部負荷コンデンサ
２８を介して出力信号ＤＯとして出力される。

変化手段２６は、６つのＰナヤ本ルのＦＥＴ４１〜４６
から構成される。ＦＥＴ４１のソースは電源４７に接続
される。ＦＥＴ４１，４２．４３の各ゲートおよびドレ
インは、ＦＥＴ４２．４３゜４４の各ソースに接続され
、ＦＥＴ４４のゲートおよびトレインは接地される。Ｆ
ＥＴ４５のソースは電源４８に接続され、そのゲートは
ＦＥＴ４１のドレインに接続される。ＦＥＴ４５のドレ
インはＦＥＴ４６のソースに接続され、ＦＥＴ４６のド
レインは前記接続点３２に接続されるとともに、そのゲ
ートは前記接続点３１に接続される。

一方、変化手段２７は６つのＮチャネルＦＥＴ５１〜５
６から構成される。ＦＥＴ５１のゲートおよびドレイン
は電源５７に接続され、ＦＥＴ５２゜５３．５４の各ゲ
ートおよびドレインはＦＥＴ５１．５２．５３の各ソー
スに接続され、ＦＥＴ５４のソースは接地される。ＦＩ
？：Ｔ５５のソースは接地され、そのゲートはＦＥＴ５
４のドレインに接続される。ＦＥＴ５６のソースはＦ’
ＥＴ５５のドレインに接続され、そのソースおよびゲー
トは、前記接続点３３および３１にそれぞれ接続される
。

電源電圧Ｖｃｃのレベルは、前記変化手段２６゜２７に
よって検出される。以下、変化手段２７の動ｆヤについ
て説明する。

第２因は、ＦＥＴ５５の電気的特性を示すグラフである
。第２図において、電源５７に印加される電源電圧Ｖｃ
ｃ（このレベルは、前述したように他の電源と同一レベ
ルである）とＦＥＴ５５のベースに印加されるゲート電
圧ｖ０との関係は実線１１で示され、電源電圧Ｖ　ｃ　
ｃのＦＥＴ５５を流れるドレイン電流■２との関係は破
線１２で示される。

電源電圧Ｖｃｃが基準電圧Ｖｃｃｌに設定されていると
きには、ＦＥＴ５５のゲートに印加されるゲート電圧Ｖ
Ｉ、はＦＥＴ５５のしきい値電圧Ｖｔｈと等しくなる。

したがって電源電圧Ｖｃｃが前記基準電圧Ｖ　ｃ　ｃ　
１以下になると、前記ゲート電圧■。は、そのしきい値
電圧ｖｔｈ以下となるので、前記ドレイン電流ｌ２＝０
となる。

一方、電源電圧ｖＣＣが前記基準電圧Ｖｃｃｌを超えて
いる渇きには、ゲート電圧ｖ０は前記しきい値電圧Ｖｔ
ｂを超えてＦＥＴ５５が導通状態となり、ドレイン電Ｆ
Ｉ１１２が電源電圧Ｖｃｃに比例して大きくなる。この
ようにＦＥＴ５５では、電源電圧Ｖｃｃを検出して基準
電圧Ｖ　ｃ　ｃ　１以下の堝きにはドレイン電流１２＝
０とし、基準電圧■ｃｃｌを超えると、これに対応して
トレイン電流Ｉ２が流れる。また、ＦＥＴ５６は出力信
号ＤＯに応答して動作し、ＮＯＲゲート２５の出力信号
に与えられる遅延量が好適に選ばれるように、前記ドレ
イン電流■２を制（１する。

第３図は、動作を説明するための波形図である。

第３図（１）には入力信号Ｄ　ａ　ｔ　ａの波形が示さ
れ、同図（２）にはゲート２５の出力（以下、出力Ａと
呼ぶ）および前記出力信号ＤＯの各波形が示され、同図
（３）にはＦＥＴ２３を流れるドレイン電流１１の波形
が示される。ここでは、出力バッファ２１に供給される
電源電圧Ｖｃｃのレベルが前記基準電圧Ｖｃｃｌを下回
る第２電圧Ｖｃｃ２が設定されている堝ａ、および基準
電圧Ｖｃｃ１を上回る第３１！圧Ｖｃｃ３が設定されて
いる場なに分けて考え、先ず第２′ｉｒｈ圧Ｖｃｃ２が
設定されている場合について説明する。

時刻ｔ１において入力信号Ｄ　ａ　ｔ　ａがＨレベルか
ら立下り始めると、出力Ａはラインｌｌｌで示されるよ
うに時刻ｔ２から立上り始め、時刻ｔ６においてＨレベ
ル（すなわち、第２電圧Ｖｃｃ２）に達する。このとき
、第２電圧Ｖｃｃ２は前記基準電圧Ｖｃｃｌを下回る値
であるので、前記ＦＥＴ５５は遮断状態であり、出力Ａ
は直ちに立上り、これにＦＥＴ２３が応答する。これに
よって、出力信号ＤＯは第３図（２）でライン１１２で
示されるように時刻ｔ３から立下り始め、時刻ｔｌ。

で０レベルとなる。このとき、ＦＥＴ２３を流れるドレ
イン電流■１は、第３図（３）においてライン１１３で
示されるような波形となる。このときのピーク値Ｐ３は
適性なピーク値Ｐを下回っており、誤動作の原因となる
雑音などは発生しない。

一方、電源電圧Ｖｃｃとして第３レベルＶ　ｃ　ｃ３が
設定されている場合には、出力Ａは時刻ｔ２から立上り
始め、時刻ｔ７においてＨレベル（すなわち、第３１！
圧Ｖｃｃ３）に達する（第３図（２）において、ライン
１１４で示される）、第３電圧Ｖ　ｃ　ｃ　３は、基準
電圧Ｖ　ｃ　ｃ　１を上回っているので、出力ＡＶ／立
上るときには、変化手段２７の２つのＦＥＴ５５．５６
は共に導通状態となり、出力Ａの立上りが鈍る。

すなわち、変化手段２７を設けない場合には、出力Ａの
立上り曲線は、第３ｒＭ（２）において１１うで示され
るように時刻Ｌ５においてＨレベルに達するけれども、
変化手段２７を設けることによって前記時刻ｔ５からΔ
Ｔ４だけ遅れた時刻ｔ７において立上る。このような出
力ＡがＦＥＴ２３のゲートに与えられ、これによって、
出力波形ＤＯはラインＺ１６で示されるように時刻ｔ３
から立下り始め１時刻Ｌ９においてＯレベルとなる。

このとき、ＦＥＴ２３を流れるドレイン電流■１は、第
３図（３）においてラインＺ１７で示されるように、そ
のと−ク１ｉｔＩＰ２が適性値Ｐを下回る値に設定され
る。変化手段２７を設けることなく、出力Ａをそのまま
ＦＥＴ２３のゲートに与えた場きめ出力信号ＤＯは、同
ｃ？１（２）においてライン１１８で示されるような波
形となり、このときＦＥＴ２３を流れるドレイン電流工
１は第３図（３）においてライン′ｅ１９で示されるよ
うな波形となり、そのビーク直Ｐ１は前記適性１１ｉＰ
を上回る値となっている。

換言すれば、変化手段２７を設けることによって、ＦＥ
Ｔ２３を流れるドレイン電流１１のビーり値を適性値Ｐ
を下回るように抑制することができ、従来技術の項で述
べたような雑音の発生を防止することができる。なお、
ここでは変化手段２７の動作について説明したけれども
、変化手段２６も同様な動作が行われる。

第４図は、電源電圧Ｖ　ｃ　ｃのレベルと出力バッファ
２１の応答速度Ｔとの関係および＠源電圧■ＣＣのレベ
ルと、前記ＦＥＴ２３を過渡的に流れるドレイン電流１
１のピーク値Ｐｄとの関係が示されている。

電源電圧Ｖｃｃとピーク値Ｐｄとの関係は、ライン１２
０で示されるように大略的に比例しており、電源電圧Ｖ
　ｃ　ｃと応答時間Ｔとの関係は、ラインＺ２１で示さ
れるように大略的に反比例している〈応答速度と電源電
圧とは大略的に比例する）。

特性曲線１２０と、特性曲線１２１とが交差する点りに
対応する電源電圧のレベルとして前述した基準電圧Ｖｃ
ｃｌが設定されている。なお、同図において変化手段２
６．２７が設けられていない場きには、前記各特性曲線
１２０．１２１に対応する曲線は、それぞれ１２２，１
２３で示されている。

特性曲線１２０．１２２から明らかなように、電源電圧
Ｖｃｃに対するピーク値Ｐ１、ｄは、電源電圧Ｖｃｃが
基準電圧Ｖｃｃｌ以下の渇きには、変化手段２６．２７
が動作せず、基準電圧Ｖｃｃｌを上回った場合にはピー
ク値Ｐｄが抑制され、これによって不所望な雑音の発生
が防止される。一方、特性曲線１２１，１２３から明ら
かなように、基準電圧Ｖｃｃｌを超えた場合には、応答
時間Ｔは大きくなる。すなわち、Ｖｃｃｌを超えた電源
電圧Ｖｃｃが与えられると、その分だけ応答時間Ｔは大
きくなるけれども、この出力バッファ２１が必要とされ
る応答時間Ｔｏよりは小さく抑えられる。換言すれば、
ピーク値Ｐｄを抑制しても応答速度は十分高速に保つこ
とができる。

このように変化手段２６．２７を設けることによって、
出力バッファ２１に与えられる電源電圧Ｖｃｃのレベル
に応答してＦＥＴ２２，２３の過渡電流を制御し、これ
によって出力バッファ２１の応答速度の高速性を損なう
ことなく、電源電圧Ｖｃｃに対する動作マージンを大き
くすることができる。

発明の効果以上のように本発明に従えば、電源電圧が予め定める値
を超えている堝かには、スイッチング素子のスイッチン
グ動作に遅延を与えるようにしたので、スイッチング素
子に不所望な過渡＠流が流れることが防止される。一方
、電源電圧が予め定める値を超えている場合には、集積
回路装置の応答速度は必要以上に充分高く保たれている
ので、前述したスイッチング素子に遅延を与えても、集
積回路装置全体の応答速度が不所望に小さくなることは
ない、このように本発明に従えば、集積回路装置の応答
速度を不所望に小さくすることなく、スイッチング素子
に流れる過渡電流の発生を抑制することができ、過渡電
流に起因した誤動作を防止することができる。

【図面の簡単な説明】

第１因は本発明の一実施例の電気的構成を示す図、第２
図はＦＥＴ５５の動作を説明するための波形図、第３図
は変化手Ｖｉ２７に関連する動作を説明するための波形
図、第４図は出力バッファ２１の電源電圧に対する特性
変化を示す波形図、第５図は典型的な先行技術の電気的
構成を示すブロック図、第６図は他の先行技術の電気的
構成を示す図、第７図は従来の動作を説明するための波
形図である。２１・・・出力バッファ、２２．２３．４１〜４６゜５
１〜５６・・・ＦＥＴ、２４・・・ＮＡＮＤゲート、２
５・・・ＮＯＲゲート、２６．２７・・・変化手段代理
人　　弁理士　西教　圭一部第２図時間第３図ｃｃ第４図Ｅ第　５図第７■ 財聞

Claims

【特許請求の範囲】電源ラインと接地ラインとの間に入力信号に応答して導
通／遮断制御が行われるスイッチング素子が設けられ、
前記スイッチング素子の導通／遮断動作に応答して電源
電圧レベルと接地レベルとを選択的に出力する出力手段
を含む集積回路装置において、電源電圧を検出する検出手段と、前記検出手段によって検出された電源電圧が予め定める
値を超えているときには、スイッチング素子のスイッチ
ング動作に遅延を与えるように入力信号を変化させる変
化手段とを含むことを特徴とする集積回路装置。