JP2567095B2 - 集積回路装置 - Google Patents
集積回路装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば集積回路装置の出力信号を発生す
る出力バッファ回路に関する。
る出力バッファ回路に関する。
従来の技術 半導体集積回路装置の応答速度の高速化を実現するた
めには、内部ゲートの伝搬遅延時間を小さくするととも
に、入出力部分、たとえば出力バッファにおける遅延量
を小さくすることなどが行われている。
めには、内部ゲートの伝搬遅延時間を小さくするととも
に、入出力部分、たとえば出力バッファにおける遅延量
を小さくすることなどが行われている。
第５図は、典型的な先行技術の出力バッファ１の電気
的構成を示す図である。出力バッファ１は、Ｐチャネル
の電界効果トランジスタ（以下、FETと呼ぶ）２および
ＮチャネルのFET3を含んで構成される。FET2のソースは
電源４に接続され、FET3のソースは接地される。FET2,F
ET3の各ドレインは接続点５を介して接続される。入力
信号Dataおよびアウトプット・イネーブル信号OE,▲
▼がNANDゲート６およびNORゲート７を介して前記FET
2,3の各ゲートに与えられる。これによって、前記接続
点５からは入力信号Dataに基づき、出力信号が出力端子
に接続されている外部の負荷コンデンサ８をＰチャネル
FET2またはＮチャネルFET3より充放電して導出される。
的構成を示す図である。出力バッファ１は、Ｐチャネル
の電界効果トランジスタ（以下、FETと呼ぶ）２および
ＮチャネルのFET3を含んで構成される。FET2のソースは
電源４に接続され、FET3のソースは接地される。FET2,F
ET3の各ドレインは接続点５を介して接続される。入力
信号Dataおよびアウトプット・イネーブル信号OE,▲
▼がNANDゲート６およびNORゲート７を介して前記FET
2,3の各ゲートに与えられる。これによって、前記接続
点５からは入力信号Dataに基づき、出力信号が出力端子
に接続されている外部の負荷コンデンサ８をＰチャネル
FET2またはＮチャネルFET3より充放電して導出される。
このような構成の出力バッファ１では応答速度を向上
するために駆動能力の高いFETが用いられるけれども、
これによってFETのスイッチング電流が増大してしま
い、過大なスイッチング電流に起因して電源電圧レベル
や、接地電位レベルに雑音が混入することがあり、誤動
作の原因となっている。
するために駆動能力の高いFETが用いられるけれども、
これによってFETのスイッチング電流が増大してしま
い、過大なスイッチング電流に起因して電源電圧レベル
や、接地電位レベルに雑音が混入することがあり、誤動
作の原因となっている。
このような問題点を解決するために、第６図に示され
るような構成が提案されている。この従来技術は、前述
した第５図に示される構成と類似しており、対応する部
分には同一の参照符を付す。すなわち、NANDゲート６は
ＰチャネルのFET10,11と、ＮチャネルのFET12,13とから
構成される。NORゲート７はＰチャネルのFET14,15と、
ＮチャネルFET16,17と、抵抗Ｒとから構成される。この
従来の技術で注目すべきは、NORゲート７においてFET14
のソースと電源18との間に抵抗Ｒが付け加えられたこと
である。
るような構成が提案されている。この従来技術は、前述
した第５図に示される構成と類似しており、対応する部
分には同一の参照符を付す。すなわち、NANDゲート６は
ＰチャネルのFET10,11と、ＮチャネルのFET12,13とから
構成される。NORゲート７はＰチャネルのFET14,15と、
ＮチャネルFET16,17と、抵抗Ｒとから構成される。この
従来の技術で注目すべきは、NORゲート７においてFET14
のソースと電源18との間に抵抗Ｒが付け加えられたこと
である。
第７図は、動作を説明するための波形図である。ここ
では、第７図（１）に示されるように、入力信号Dataが
時刻t1から時刻t4までの間にＨレベルからＬレベルに変
化した場合において、抵抗Ｒが存在しない場合（第５図
と同一構成）と、抵抗Ｒが存在する場合の動作について
説明する。なお、第７図（２）にはFET3のゲート信号の
波形が示され、第７図（３）には接続点５を介して導出
される出力信号の波形が示され、第７図（４）にはFET3
を流れる電流I1が示されており、抵抗Ｒがない場合の波
形はそれぞれ破線で示され、抵抗Ｒが設けられる場合の
波形は実線で示されている。まず、抵抗Ｒが設けられて
いない場合について説明する。
では、第７図（１）に示されるように、入力信号Dataが
時刻t1から時刻t4までの間にＨレベルからＬレベルに変
化した場合において、抵抗Ｒが存在しない場合（第５図
と同一構成）と、抵抗Ｒが存在する場合の動作について
説明する。なお、第７図（２）にはFET3のゲート信号の
波形が示され、第７図（３）には接続点５を介して導出
される出力信号の波形が示され、第７図（４）にはFET3
を流れる電流I1が示されており、抵抗Ｒがない場合の波
形はそれぞれ破線で示され、抵抗Ｒが設けられる場合の
波形は実線で示されている。まず、抵抗Ｒが設けられて
いない場合について説明する。
入力信号Dataが時刻t1から立下り始めると、時刻t2に
おいてトランジスタ３のゲート信号、すなわちNORゲー
ト７の出力がＬレベルから立上り始め、時刻t5において
Ｈレベルに達する。これに応答して、時刻応t3からFET3
にドレイン電流が流れ始め、同時に出力信号D0がＨレベ
ルから立下り始める。このFET3を流れるドレイン電流は
時刻t5付近においてピークに達し、出力信号D0がＬレベ
ルになる時刻t7において電流値が０となる。抵抗Ｒが設
けられていない場合にFET3を流れるドレイン電流I1は、
適性な許容レベルＰを上回っており、このことは前述し
た雑音の発生の原因となっている。
おいてトランジスタ３のゲート信号、すなわちNORゲー
ト７の出力がＬレベルから立上り始め、時刻t5において
Ｈレベルに達する。これに応答して、時刻応t3からFET3
にドレイン電流が流れ始め、同時に出力信号D0がＨレベ
ルから立下り始める。このFET3を流れるドレイン電流は
時刻t5付近においてピークに達し、出力信号D0がＬレベ
ルになる時刻t7において電流値が０となる。抵抗Ｒが設
けられていない場合にFET3を流れるドレイン電流I1は、
適性な許容レベルＰを上回っており、このことは前述し
た雑音の発生の原因となっている。
一方、抵抗Ｒを設けた場合には、前記ゲート出力は、
第７図（２）で実線で示されるようにその立上りに遅延
がかかる。すなわち、Ｌレベルからの立上り時刻は、抵
抗Ｒがない場合と同じであるけれども、Ｈレベルに達す
る時刻t6は抵抗が設けられていない場合よりも遅延時間
ΔT1だけ遅れる。これに起因して、出力信号D0の立下り
時刻もΔT2だけ遅れた時刻t4から立下り始め、ΔT3だけ
遅れた時刻t8においてＬレベルとなる。すなわち、この
ときFET3を流れるドレイン電流は第７図（４）において
実線で示されるように、そのピーク値P2が前記許容レベ
ルＰを下回ることになり、前述した雑音の発生を抑制す
ることができる。
第７図（２）で実線で示されるようにその立上りに遅延
がかかる。すなわち、Ｌレベルからの立上り時刻は、抵
抗Ｒがない場合と同じであるけれども、Ｈレベルに達す
る時刻t6は抵抗が設けられていない場合よりも遅延時間
ΔT1だけ遅れる。これに起因して、出力信号D0の立下り
時刻もΔT2だけ遅れた時刻t4から立下り始め、ΔT3だけ
遅れた時刻t8においてＬレベルとなる。すなわち、この
ときFET3を流れるドレイン電流は第７図（４）において
実線で示されるように、そのピーク値P2が前記許容レベ
ルＰを下回ることになり、前述した雑音の発生を抑制す
ることができる。
発明が解決しようとする課題 第６図に示されるように、NORゲート７に抵抗Ｒを付
加することによって、FET3を流れる過度電流のピーク値
を抑制することができるけれども、抵抗Ｒを設けて遅延
が生じた分だけ応答速度が低下してしまう。入力信号Da
taがＬレベルからＨレベルに変化する場合も同様なこと
が言える。
加することによって、FET3を流れる過度電流のピーク値
を抑制することができるけれども、抵抗Ｒを設けて遅延
が生じた分だけ応答速度が低下してしまう。入力信号Da
taがＬレベルからＨレベルに変化する場合も同様なこと
が言える。
したがって本発明の目的は、応答速度の高速性を損な
うことなく、不所望な雑音の発生に起因した誤動作を防
止することができる集積回路装置の出力バッファ回路を
提供することである。
うことなく、不所望な雑音の発生に起因した誤動作を防
止することができる集積回路装置の出力バッファ回路を
提供することである。
課題を解決するための手段 本発明は、電源ラインと接地ラインとの間に、対を成
すＰチャネルの第１電界効果トランジスタとＮチャネル
の第２電界効果トランジスタとが直列に接続され、 これらの第１および第２電界効果トランジスタのゲー
トに、入力信号が与えられることによって、第１電界効
果トランジスタが導通するとき第２電界効果トランジス
タが遮断し、かつ第１の電界効果トランジスタが遮断す
るとき第２電界効果トランジスタが導通する出力手段を
含む集積回路装置において、 第１電界効果トランジスタのゲートに接続され、前記
電源ラインの電圧が所定値を超えるときのみ、入力信号
によるゲート電圧の変化を遅延させる方向の電流を、第
１電界効果トランジスタのゲートに供給してゲート電圧
の変化速度を小さくする第１ゲート電圧制御回路と、 第２電界効果トランジスタのゲートに接続され、前記
電源ラインの電圧が所定値を超えるときのみ、入力信号
によるゲート電圧の変化を遅延させる方向の電流を、第
２電界効果トランジスタのゲートから引き抜いてゲート
電圧の変化速度を小さくする第２ゲート電圧制御回路と
を含むことを特徴とする集積回路装置である。
すＰチャネルの第１電界効果トランジスタとＮチャネル
の第２電界効果トランジスタとが直列に接続され、 これらの第１および第２電界効果トランジスタのゲー
トに、入力信号が与えられることによって、第１電界効
果トランジスタが導通するとき第２電界効果トランジス
タが遮断し、かつ第１の電界効果トランジスタが遮断す
るとき第２電界効果トランジスタが導通する出力手段を
含む集積回路装置において、 第１電界効果トランジスタのゲートに接続され、前記
電源ラインの電圧が所定値を超えるときのみ、入力信号
によるゲート電圧の変化を遅延させる方向の電流を、第
１電界効果トランジスタのゲートに供給してゲート電圧
の変化速度を小さくする第１ゲート電圧制御回路と、 第２電界効果トランジスタのゲートに接続され、前記
電源ラインの電圧が所定値を超えるときのみ、入力信号
によるゲート電圧の変化を遅延させる方向の電流を、第
２電界効果トランジスタのゲートから引き抜いてゲート
電圧の変化速度を小さくする第２ゲート電圧制御回路と
を含むことを特徴とする集積回路装置である。
作 用 本発明に従えば、集積回路装置に供給される電源電圧
が不所望に大きな値に設定されている場合には、出力手
段を構成するＰチャネルの第１電界効果トランジスタと
Ｎチャネルの第２電界効果トランジスタとに必要以上に
大きな過渡電流が流れ、これによって誤動作を起こす場
合があり、この問題を解決するために本発明では、その
電源ラインの電圧が所定値を超えるときのみ、第１ゲー
ト電圧制御回路の働きによって、第１電界効果トランジ
スタのための入力信号によるゲート電圧の変化を遅延さ
せる方向の電流をゲートに供給して、そのゲート電圧の
変化速度を小さくし、あるいはまた第２ゲート電圧制御
回路の働きによって、第２電界効果トランジスタのため
の入力信号によるゲート電圧の変化を遅延させる方向の
電流をゲートから引き抜いて、そのゲート電圧の変化速
度を小さくする。これによって所定値を超える大きな電
源電圧が与えられても、第１および第２電界効果トラン
ジスタに過渡的に流れる電流を抑制することができる。
これによって誤動作の原因となる過大な過渡電流の発生
を防止することができる。
が不所望に大きな値に設定されている場合には、出力手
段を構成するＰチャネルの第１電界効果トランジスタと
Ｎチャネルの第２電界効果トランジスタとに必要以上に
大きな過渡電流が流れ、これによって誤動作を起こす場
合があり、この問題を解決するために本発明では、その
電源ラインの電圧が所定値を超えるときのみ、第１ゲー
ト電圧制御回路の働きによって、第１電界効果トランジ
スタのための入力信号によるゲート電圧の変化を遅延さ
せる方向の電流をゲートに供給して、そのゲート電圧の
変化速度を小さくし、あるいはまた第２ゲート電圧制御
回路の働きによって、第２電界効果トランジスタのため
の入力信号によるゲート電圧の変化を遅延させる方向の
電流をゲートから引き抜いて、そのゲート電圧の変化速
度を小さくする。これによって所定値を超える大きな電
源電圧が与えられても、第１および第２電界効果トラン
ジスタに過渡的に流れる電流を抑制することができる。
これによって誤動作の原因となる過大な過渡電流の発生
を防止することができる。
集積回路装置の応答速度は、電源電圧のレベルに大略
的に比例している。したがって電源電圧が前述のように
所定値を超えるときには、集積回路装置の応答速度は必
要以上に充分高く保たれている。したがって上述のよう
に第１および第２電界効果トランジスタのスイッチング
動作に遅延を与えても、集積回路装置全体の応答速度が
不所望に小さくなることはない。
的に比例している。したがって電源電圧が前述のように
所定値を超えるときには、集積回路装置の応答速度は必
要以上に充分高く保たれている。したがって上述のよう
に第１および第２電界効果トランジスタのスイッチング
動作に遅延を与えても、集積回路装置全体の応答速度が
不所望に小さくなることはない。
実施例 第１図は、本発明の一実施例の電気的構成を示す図で
ある。出力バッファ21はＰチャネルおよびＮチャネルの
FET22,23と、NANDゲート24と、NORゲート25と、２つの
変化手段26,27と、コンデンサ28とを含んで構成され
る。
ある。出力バッファ21はＰチャネルおよびＮチャネルの
FET22,23と、NANDゲート24と、NORゲート25と、２つの
変化手段26,27と、コンデンサ28とを含んで構成され
る。
FET22のソースは電源30に接続され、FET23のソースは
接地される。FET22,23の各ドレインは、接続点31を介し
て接続される。入力信号DataはNANDゲート24およびNOR
ゲート25の各一方入力として与えられ、NORゲート24の
他方入力には、アウトプット・イネーブル信号OEが与え
られ、NORゲート25の他方入力には、アウトプット・イ
ネーブル信号▲▼が与えられる。NANDゲート24およ
びNORゲート25の各出力は、それぞれ接続点32,33を介し
て前記FET22,23の各ゲートに与えられ、これによってFE
T22,23の導通／遮断制御が行われる。こうして、接続点
31からは電源電圧レベルと接地レベルとが選択的に導出
され、外部負荷コンデンサ28を介して出力信号D0として
出力される。
接地される。FET22,23の各ドレインは、接続点31を介し
て接続される。入力信号DataはNANDゲート24およびNOR
ゲート25の各一方入力として与えられ、NORゲート24の
他方入力には、アウトプット・イネーブル信号OEが与え
られ、NORゲート25の他方入力には、アウトプット・イ
ネーブル信号▲▼が与えられる。NANDゲート24およ
びNORゲート25の各出力は、それぞれ接続点32,33を介し
て前記FET22,23の各ゲートに与えられ、これによってFE
T22,23の導通／遮断制御が行われる。こうして、接続点
31からは電源電圧レベルと接地レベルとが選択的に導出
され、外部負荷コンデンサ28を介して出力信号D0として
出力される。
変化手段26は、６つのＰチャネルのFET41〜46から構
成される。FET41のソースは電源47に接続される。FET4
1,42,43の各ゲートおよびドレインは、FET42,43,44の各
ソースに接続され、FET44のゲートおよびドレインは接
地される。FET45のソースは電源48に接続され、そのゲ
ートはFET41のドレインに接続される。FET45のドレイン
はFET46のソースに接続され、FET46のドレインは前記接
続点32に接続されるとともに、そのゲートは前記接続点
31に接続される。一方、変化手段27は６つのＮチャネル
FET51〜56から構成される。FET51のゲートおよびドレイ
ンは電源57に接続され、FET52,53,54の各ゲートおよび
ドレインはFET51,52,53の各ソースに接続され、FET54の
ソースは接地される。FET55のソースは接地され、その
ゲートはFET54のドレインに接続される。FET56のソース
はFET55のドレインに接続され、そのソースおよびゲー
トは、前記接続点33および31にそれぞれ接続される。
成される。FET41のソースは電源47に接続される。FET4
1,42,43の各ゲートおよびドレインは、FET42,43,44の各
ソースに接続され、FET44のゲートおよびドレインは接
地される。FET45のソースは電源48に接続され、そのゲ
ートはFET41のドレインに接続される。FET45のドレイン
はFET46のソースに接続され、FET46のドレインは前記接
続点32に接続されるとともに、そのゲートは前記接続点
31に接続される。一方、変化手段27は６つのＮチャネル
FET51〜56から構成される。FET51のゲートおよびドレイ
ンは電源57に接続され、FET52,53,54の各ゲートおよび
ドレインはFET51,52,53の各ソースに接続され、FET54の
ソースは接地される。FET55のソースは接地され、その
ゲートはFET54のドレインに接続される。FET56のソース
はFET55のドレインに接続され、そのソースおよびゲー
トは、前記接続点33および31にそれぞれ接続される。
電源電圧Vccのレベルは、前記変化手段26,27によって
検出される。以下、変化手段27の動作について説明す
る。
検出される。以下、変化手段27の動作について説明す
る。
第２図は、FET55の電気的特性を示すグラフである。
第２図において、電源57に印加される電源電圧Vcc（こ
のレベルは、前述したように他の電源と同一レベルであ
る）とFET55のゲートに印加されるゲート電圧VGとの関
係は実線l1で示され、電源電圧VccのFET55を流れるドレ
イン電流I2との関係は破線l2で示される。
第２図において、電源57に印加される電源電圧Vcc（こ
のレベルは、前述したように他の電源と同一レベルであ
る）とFET55のゲートに印加されるゲート電圧VGとの関
係は実線l1で示され、電源電圧VccのFET55を流れるドレ
イン電流I2との関係は破線l2で示される。
電源電圧Vccが基準電圧Vcc1に設定されているときに
は、FET55のゲートに印加されるゲート電圧VGはFET55の
しきい値電圧Vthと等しくなる。したがって電源電圧Vcc
が前記基準電圧Vcc1以下になると、前記ゲート電圧V
Gは、そのしきい値電圧Vth以下となるので、前記ドレイ
ン電流I2＝０となる。
は、FET55のゲートに印加されるゲート電圧VGはFET55の
しきい値電圧Vthと等しくなる。したがって電源電圧Vcc
が前記基準電圧Vcc1以下になると、前記ゲート電圧V
Gは、そのしきい値電圧Vth以下となるので、前記ドレイ
ン電流I2＝０となる。
一方、電源電圧Vccが前記基準電圧Vcc1を超えている
場合には、ゲート電圧VGは前記しきい値電圧Vthを超え
てFET55が導通状態となり、ドレイン電流I2が電源電圧V
ccにほぼ比例して大きくなる。このようにFET55では、
電源電圧Vccを検出して基準電圧Vcc1以下の場合にはド
レイン電流I2＝０とし、基準電圧Vcc1を超えると、これ
に対応してドレイン電流I2が流れる。また、FET56は出
力信号D0に応答して動作し、NORゲート25の出力信号に
与えられる遅延量が好適に選ばれるように、前記ドレイ
ン電流I2を制御する。
場合には、ゲート電圧VGは前記しきい値電圧Vthを超え
てFET55が導通状態となり、ドレイン電流I2が電源電圧V
ccにほぼ比例して大きくなる。このようにFET55では、
電源電圧Vccを検出して基準電圧Vcc1以下の場合にはド
レイン電流I2＝０とし、基準電圧Vcc1を超えると、これ
に対応してドレイン電流I2が流れる。また、FET56は出
力信号D0に応答して動作し、NORゲート25の出力信号に
与えられる遅延量が好適に選ばれるように、前記ドレイ
ン電流I2を制御する。
第３図は、動作を説明するための波形図である。第３
図（１）には入力信号Dataの波形が示され、同図（２）
にはゲート25の出力（以下、出力Ａと呼ぶ）および前記
出力信号D0の各波形が示され、同図（３）にはFET23を
流れるドレイン電流I1の波形が示される。ここでは、出
力バッファ21に供給される電源電圧Vccのレベルが前記
基準電圧Vcc1を下回る第２電圧Vcc2が設定されている場
合、および基準電圧Vcc1を上回る第３電圧Vcc3が設定さ
れている場合に分けて考え、先ず第２電圧Vcc2が設定さ
れている場合について説明する。
図（１）には入力信号Dataの波形が示され、同図（２）
にはゲート25の出力（以下、出力Ａと呼ぶ）および前記
出力信号D0の各波形が示され、同図（３）にはFET23を
流れるドレイン電流I1の波形が示される。ここでは、出
力バッファ21に供給される電源電圧Vccのレベルが前記
基準電圧Vcc1を下回る第２電圧Vcc2が設定されている場
合、および基準電圧Vcc1を上回る第３電圧Vcc3が設定さ
れている場合に分けて考え、先ず第２電圧Vcc2が設定さ
れている場合について説明する。
時刻t1において入力信号DataがＨレベルから立下り始
めると、出力Ａはラインl11で示されるように時刻t2か
ら立上り始め、時刻t6においてＨレベル（すなわち、第
２電圧Vcc2）に達する。このとき、第２電圧Vcc2は前記
基準電圧Vcc1を下回る値であるので、前記FET55は遮断
状態であり、出力Ａは直ちに立上り、これにFET23が応
答する。これによって、出力信号D0は第３図（２）でラ
インl12で示されるように時刻t3から立下り始め、時刻t
10で０レベルとなる。このとき、FET23を流れるドレイ
ン電流I1は、第３図（３）においてラインl13で示され
るような波形となる。このときのピーク値P3は適性なピ
ーク値Ｐを下回っており、誤動作の原因となる雑音など
は発生しない。
めると、出力Ａはラインl11で示されるように時刻t2か
ら立上り始め、時刻t6においてＨレベル（すなわち、第
２電圧Vcc2）に達する。このとき、第２電圧Vcc2は前記
基準電圧Vcc1を下回る値であるので、前記FET55は遮断
状態であり、出力Ａは直ちに立上り、これにFET23が応
答する。これによって、出力信号D0は第３図（２）でラ
インl12で示されるように時刻t3から立下り始め、時刻t
10で０レベルとなる。このとき、FET23を流れるドレイ
ン電流I1は、第３図（３）においてラインl13で示され
るような波形となる。このときのピーク値P3は適性なピ
ーク値Ｐを下回っており、誤動作の原因となる雑音など
は発生しない。
一方、電源電圧Vccとして第３レベルVcc3が設定され
ている場合には、出力Ａは時刻t2から立上り始め、時刻
t7においてＨレベル（すなわち、第３電圧Vcc3）に達す
る（第３図（２）において、ラインl14で示される）。
第３電圧Vcc3は、基準電圧Vcc1を上回っているので、出
力Ａが立上るときには、変化手段27の２つのFET55,56は
共に導通状態となり、出力Ａの立上りが鈍る。
ている場合には、出力Ａは時刻t2から立上り始め、時刻
t7においてＨレベル（すなわち、第３電圧Vcc3）に達す
る（第３図（２）において、ラインl14で示される）。
第３電圧Vcc3は、基準電圧Vcc1を上回っているので、出
力Ａが立上るときには、変化手段27の２つのFET55,56は
共に導通状態となり、出力Ａの立上りが鈍る。
すなわち、変化手段27を設けない場合には、出力Ａの
立上り曲線は、第３図（２）においてl15で示されるよ
うに時刻t5においてＨレベルに達するけれども、変化手
段27を設けることによって前記時刻t5からΔT4だけ遅れ
た時刻t7において立上る。こうしてFET23のゲートか
ら、入力信号によるゲート電圧の変化を遅延させる方向
の電流を引き抜いて、ゲート電圧の変化速度を小さくす
る。このような出力ＡがFET23のゲートに与えられ、こ
れによって、出力波形D0はラインl16で示されるように
時刻t3から立下り始め、時刻t9において０レベルとな
る。
立上り曲線は、第３図（２）においてl15で示されるよ
うに時刻t5においてＨレベルに達するけれども、変化手
段27を設けることによって前記時刻t5からΔT4だけ遅れ
た時刻t7において立上る。こうしてFET23のゲートか
ら、入力信号によるゲート電圧の変化を遅延させる方向
の電流を引き抜いて、ゲート電圧の変化速度を小さくす
る。このような出力ＡがFET23のゲートに与えられ、こ
れによって、出力波形D0はラインl16で示されるように
時刻t3から立下り始め、時刻t9において０レベルとな
る。
このとき、FET23を流れるドレイン電流I1は、第３図
（３）においてラインl17で示されるように、そのピー
ク値P2が適性値Ｐを下回る値に設定される。変化手段27
を設けることなく、出力ＡをそのままFET23のゲートに
与えた場合の出力信号D0は、同図（２）においてライン
l18で示されるような波形となり、このときFET23を流れ
るドレイン電流I1は第３図（３）においてラインl19で
示されるような波形となり、そのピーク値P1は前記適性
値Ｐを上回る値となっている。
（３）においてラインl17で示されるように、そのピー
ク値P2が適性値Ｐを下回る値に設定される。変化手段27
を設けることなく、出力ＡをそのままFET23のゲートに
与えた場合の出力信号D0は、同図（２）においてライン
l18で示されるような波形となり、このときFET23を流れ
るドレイン電流I1は第３図（３）においてラインl19で
示されるような波形となり、そのピーク値P1は前記適性
値Ｐを上回る値となっている。
換言すれば、変化手段27を設けることによって、FET2
3を流れるドレイン電流I1のピーク値を適性値Ｐを下回
るように抑制することができ、従来技術の項で述べたよ
うな雑音の発生を防止することができる。なお、ここで
は変化手段27の動作について説明したけれども、変化手
段26も同様な動作が行われる。この変化手段26において
は、FET22のゲートに、入力信号によるゲート電圧の変
化を遅延させる方向の電流を供給して、そのゲート電圧
の変化速度を小さくする。
3を流れるドレイン電流I1のピーク値を適性値Ｐを下回
るように抑制することができ、従来技術の項で述べたよ
うな雑音の発生を防止することができる。なお、ここで
は変化手段27の動作について説明したけれども、変化手
段26も同様な動作が行われる。この変化手段26において
は、FET22のゲートに、入力信号によるゲート電圧の変
化を遅延させる方向の電流を供給して、そのゲート電圧
の変化速度を小さくする。
第４図は、電源電圧Vccのレベルと出力バッファ21の
応答速度Ｔとの関係および電源電圧Vccのレベルと、前
記FET23を過渡的に流れるドレイン電流I1のピーク値Pd
との関係が示されている。
応答速度Ｔとの関係および電源電圧Vccのレベルと、前
記FET23を過渡的に流れるドレイン電流I1のピーク値Pd
との関係が示されている。
電源電圧Vccとピーク値Pdとの関係は、ラインl20で示
されるように大略的に比例しており、電源電圧Vccと応
答時間Ｔとの関係は、ラインl21で示されるように大略
的に反比例している（応答速度と電源電圧とは大略的に
比例する）。特性曲線l20と、特性曲線l21とが交差する
点Ｄに対応する電源電圧のレベルとして前述した基準電
圧Vcc1が設定されている。なお、同図において変化手段
26,27が設けられていない場合には、前記各特性曲線l2
0,l21に対応する曲線は、それぞれl22,l23で示されてい
る。
されるように大略的に比例しており、電源電圧Vccと応
答時間Ｔとの関係は、ラインl21で示されるように大略
的に反比例している（応答速度と電源電圧とは大略的に
比例する）。特性曲線l20と、特性曲線l21とが交差する
点Ｄに対応する電源電圧のレベルとして前述した基準電
圧Vcc1が設定されている。なお、同図において変化手段
26,27が設けられていない場合には、前記各特性曲線l2
0,l21に対応する曲線は、それぞれl22,l23で示されてい
る。
特性曲線l20,l22から明らかなように、電源電圧Vccに
対するピーク値Pdは、電源電圧Vccが基準電圧Vcc1以下
の場合には、変化手段26,27が動作せず、基準電圧Vcc1
を上回った場合にはピーク値Pdが抑制され、これによっ
て不所望な雑音の発生が防止される。一方、特性曲線l2
1,l23から明らかなように、基準電圧Vcc1を超えた場合
には、応答時間Ｔは大きくなる。すなわち、Vcc1を超え
た電源電圧Vccが与えられると、その分だけ応答時間Ｔ
は大きくなるけれども、この出力バッファ21が必要とさ
れる応答時間T0よりは小さく抑えられる。換言すれば、
ピーク値Pdを抑制しても応答速度は十分高速に保つこと
ができる。
対するピーク値Pdは、電源電圧Vccが基準電圧Vcc1以下
の場合には、変化手段26,27が動作せず、基準電圧Vcc1
を上回った場合にはピーク値Pdが抑制され、これによっ
て不所望な雑音の発生が防止される。一方、特性曲線l2
1,l23から明らかなように、基準電圧Vcc1を超えた場合
には、応答時間Ｔは大きくなる。すなわち、Vcc1を超え
た電源電圧Vccが与えられると、その分だけ応答時間Ｔ
は大きくなるけれども、この出力バッファ21が必要とさ
れる応答時間T0よりは小さく抑えられる。換言すれば、
ピーク値Pdを抑制しても応答速度は十分高速に保つこと
ができる。
このように変化手段26,27を設けることによって、出
力バッファ21に与えられる電源電圧Vccのレベルに応答
してFET22,23の過渡電流を制御し、これによって出力バ
ッファ21の応答速度の高速性を損なうことなく、電源電
圧Vccに対する動作マージンを大きくすることができ
る。
力バッファ21に与えられる電源電圧Vccのレベルに応答
してFET22,23の過渡電流を制御し、これによって出力バ
ッファ21の応答速度の高速性を損なうことなく、電源電
圧Vccに対する動作マージンを大きくすることができ
る。
発明の効果 本発明によれば、電源ラインと接地ラインとの間に対
を成すＰチャネルの第１電界効果トランジスタとＮチャ
ネルの第２電界効果トランジスタとが直列に接続され、
この合計２つの各電界効果トランジスタによってスイッ
チング動作が行われる。このように電界効果トランジス
タの数が、上述のように２個で済み、このような電界効
果トランジスタは、駆動能力を大きくするために集積回
路装置では比較的大きな面積を占めるけれども、このよ
うに２個のみでよいので、集積回路装置を小形化するこ
とができ、したがってコストダウンとなるという効果が
達成される。
を成すＰチャネルの第１電界効果トランジスタとＮチャ
ネルの第２電界効果トランジスタとが直列に接続され、
この合計２つの各電界効果トランジスタによってスイッ
チング動作が行われる。このように電界効果トランジス
タの数が、上述のように２個で済み、このような電界効
果トランジスタは、駆動能力を大きくするために集積回
路装置では比較的大きな面積を占めるけれども、このよ
うに２個のみでよいので、集積回路装置を小形化するこ
とができ、したがってコストダウンとなるという効果が
達成される。
特に本発明によれば、電源ラインの電圧が所定値を超
えるときのみ、第１電界効果トランジスタのゲートに電
流を供給し、また第２電界効果トランジスタから電流を
引き抜いて、ゲート電圧の変化速度を小さくするように
し、これによってスイッチング動作に遅延を与えるよう
にしたので、それらの第１および第２電界効果トランジ
スタに不所望な大きな過渡電流が流れることが防止され
る。したがってこの大きな過渡電流に起因した誤動作を
防止することができる。
えるときのみ、第１電界効果トランジスタのゲートに電
流を供給し、また第２電界効果トランジスタから電流を
引き抜いて、ゲート電圧の変化速度を小さくするように
し、これによってスイッチング動作に遅延を与えるよう
にしたので、それらの第１および第２電界効果トランジ
スタに不所望な大きな過渡電流が流れることが防止され
る。したがってこの大きな過渡電流に起因した誤動作を
防止することができる。
しかも電源電圧が上述のように所定値を超えていると
きには、集積回路装置の応答速度が必要以上に充分高く
保たれているので、このように第１および第２電界効果
トランジスタのスイッチング動作に遅延を与えても、集
積回路装置全体の応答速度が不所望に小さくなることは
ない。
きには、集積回路装置の応答速度が必要以上に充分高く
保たれているので、このように第１および第２電界効果
トランジスタのスイッチング動作に遅延を与えても、集
積回路装置全体の応答速度が不所望に小さくなることは
ない。
このようにして本発明では、駆動能力を大きくするた
めに大面積を必要とする出力ドライブトランジスタであ
る第１および第２電界効果トランジスタの個数を増加さ
せることなく、２個のみを使用し、電源電圧が所定値を
超えるときのみ、ゲート電圧の変化速度を小さくしてス
イッチング動作の遅延を行わせて過大な過渡電流の発生
を防止することを可能にしている。
めに大面積を必要とする出力ドライブトランジスタであ
る第１および第２電界効果トランジスタの個数を増加さ
せることなく、２個のみを使用し、電源電圧が所定値を
超えるときのみ、ゲート電圧の変化速度を小さくしてス
イッチング動作の遅延を行わせて過大な過渡電流の発生
を防止することを可能にしている。
第１図は本発明の一実施例の電気的構成を示す図、第２
図はFET55の動作を説明するための波形図、第３図は変
化手段27に関連する動作を説明するための波形図、第４
図は出力バッファ21の電源電圧に対する特性変化を示す
波形図、第５図は典型的な先行技術の電気的構成を示す
ブロック図、第６図は他の先行技術の電気的構成を示す
図、第７図は従来の動作を説明するための波形図であ
る。 21……出力バッファ、22,23,41〜46,51〜56……FET、24
……NANDゲート、25……NORゲート、26,27……変化手段
図はFET55の動作を説明するための波形図、第３図は変
化手段27に関連する動作を説明するための波形図、第４
図は出力バッファ21の電源電圧に対する特性変化を示す
波形図、第５図は典型的な先行技術の電気的構成を示す
ブロック図、第６図は他の先行技術の電気的構成を示す
図、第７図は従来の動作を説明するための波形図であ
る。 21……出力バッファ、22,23,41〜46,51〜56……FET、24
……NANDゲート、25……NORゲート、26,27……変化手段
Claims (1)
- 【請求項１】電源ラインと接地ラインとの間に、対を成
すＰチャネルの第１電界効果トランジスタとＮチャネル
の第２電界効果トランジスタとが直列に接続され、 これらの第１および第２電界効果トランジスタのゲート
に、入力信号が与えられることによって、第１電界効果
トランジスタが導通するとき第２電界効果トランジスタ
が遮断し、かつ第１の電界効果トランジスタが遮断する
とき第２電界効果トランジスタが導通する出力手段を含
む集積回路装置において、 第１電界効果トランジスタのゲートに接続され、前記電
源ラインの電圧が所定値を超えるときのみ、入力信号に
よるゲート電圧の変化を遅延させる方向の電流を、第１
電界効果トランジスタのゲートに供給してゲート電圧の
変化速度を小さくする第１ゲート電圧制御回路と、 第２電界効果トランジスタのゲートに接続され、前記電
源ラインの電圧が所定値を超えるときのみ、入力信号に
よるゲート電圧の変化を遅延させる方向の電流を、第２
電界効果トランジスタのゲートから引き抜いてゲート電
圧の変化速度を小さくする第２ゲート電圧制御回路とを
含むことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126038A JP2567095B2 (ja) | 1989-05-18 | 1989-05-18 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126038A JP2567095B2 (ja) | 1989-05-18 | 1989-05-18 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02305019A JPH02305019A (ja) | 1990-12-18 |
| JP2567095B2 true JP2567095B2 (ja) | 1996-12-25 |
Family
ID=14925130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1126038A Expired - Fee Related JP2567095B2 (ja) | 1989-05-18 | 1989-05-18 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567095B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
| EP0315473A2 (en) * | 1987-11-05 | 1989-05-10 | Texas Instruments Incorporated | Output buffer having programmable drive current |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484916A (en) * | 1987-09-25 | 1989-03-30 | Mitsubishi Electric Corp | Cmos output buffer |
-
1989
- 1989-05-18 JP JP1126038A patent/JP2567095B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
| EP0315473A2 (en) * | 1987-11-05 | 1989-05-10 | Texas Instruments Incorporated | Output buffer having programmable drive current |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02305019A (ja) | 1990-12-18 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071003 Year of fee payment: 11 |
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