JPH0758620A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0758620A JPH0758620A JP5197435A JP19743593A JPH0758620A JP H0758620 A JPH0758620 A JP H0758620A JP 5197435 A JP5197435 A JP 5197435A JP 19743593 A JP19743593 A JP 19743593A JP H0758620 A JPH0758620 A JP H0758620A
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- output buffer
- buffer circuit
- transistor
- circuit
- mosfets
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Abstract
(57)【要約】
【目的】回路の内部構成や規模に応じ、あるいはユーザ
の注文に応じて各出力バッファ回路の負荷駆動電流を広
範囲に亘って細かく、個々に最適な大きさに設定でき、
また、その設定を配線後も容易に調整できるようにし、
各出力バッファ回路毎の過剰な駆動電流を減少させ、回
路全体としての消費電力を軽減することのできる半導体
装置の提供。 【構成】半導体装置の出力バッファ回路の最終出力段に
おいて、下地として基本トランジスタサイズに対して１
倍、２倍、４倍、………、２n （ｎは自然数）倍のトラ
ンジスタサイズを持つ（ｎ＋１）個のＭＯＳトランジス
タを作り込み、これらのＭＯＳトランジスタを組み合わ
せ、並列に接続して前記最終出力段を構成し、複数の駆
動電流を設定可能にしたことにより上記目的を達成す
る。
の注文に応じて各出力バッファ回路の負荷駆動電流を広
範囲に亘って細かく、個々に最適な大きさに設定でき、
また、その設定を配線後も容易に調整できるようにし、
各出力バッファ回路毎の過剰な駆動電流を減少させ、回
路全体としての消費電力を軽減することのできる半導体
装置の提供。 【構成】半導体装置の出力バッファ回路の最終出力段に
おいて、下地として基本トランジスタサイズに対して１
倍、２倍、４倍、………、２n （ｎは自然数）倍のトラ
ンジスタサイズを持つ（ｎ＋１）個のＭＯＳトランジス
タを作り込み、これらのＭＯＳトランジスタを組み合わ
せ、並列に接続して前記最終出力段を構成し、複数の駆
動電流を設定可能にしたことにより上記目的を達成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、詳しく
は、ゲートアレイやスタンダードセルなどのカスタム設
計の半導体集積回路の出力バッファ回路の最終出力段の
駆動電流を可変設定可能な半導体装置に関する。
は、ゲートアレイやスタンダードセルなどのカスタム設
計の半導体集積回路の出力バッファ回路の最終出力段の
駆動電流を可変設定可能な半導体装置に関する。
【０００２】
【従来の技術】例えば、ゲートアレイやスタンダードセ
ルやエンベッデッドアレイなどのセミカスタムやフルカ
スタム設計の半導体集積回路（ＩＣ，ＬＳＩ）において
は、多数の基本セルが配列された内部回路部と、多数の
入力バッファ回路と多数の出力バッファ回路とが構成さ
れたバッファ部とが形成されている。ここで、出力バッ
ファ回路は、所定の外部負荷を確実に駆動するために、
ある程度大きな駆動能力を持たせ、ある程度大きな駆動
電流を流す必要がある。
ルやエンベッデッドアレイなどのセミカスタムやフルカ
スタム設計の半導体集積回路（ＩＣ，ＬＳＩ）において
は、多数の基本セルが配列された内部回路部と、多数の
入力バッファ回路と多数の出力バッファ回路とが構成さ
れたバッファ部とが形成されている。ここで、出力バッ
ファ回路は、所定の外部負荷を確実に駆動するために、
ある程度大きな駆動能力を持たせ、ある程度大きな駆動
電流を流す必要がある。
【０００３】従来、多くの半導体集積回路においては、
出力バッファ回路の駆動電流は、予め半導体下地を形成
する段階で一律に設定されている。これは、多数の出力
バッファ回路に接続される負荷の種類は同一ではないの
で、各出力バッファ回路に要求される駆動能力は一定で
はないし、ゲートアレイなどのカスタム設計の半導体集
積回路では、ユーザの注文に応じて内部回路の回路要素
間の配線が形成されるので、個々のバッファ回路に接続
される負荷の種類や大きさが未定であるという理由によ
る。ここで、全ての出力バッファ回路の駆動能力が、一
律に必要とされる最大の駆動能力に設定されていると、
過剰能力を持つ出力バッファ回路が存在することにな
り、その出力バッファ回路は必要以上の電流を消費する
結果となる。この過剰な電流は個々の出力バッファ回路
では小さくても、多数の出力バッファ回路が配設される
ゲートアレイなどのカスタム設計の半導体集積回路全体
としては、大きなものとなり、回路装置全体の消費電力
を大きくすることになる。
出力バッファ回路の駆動電流は、予め半導体下地を形成
する段階で一律に設定されている。これは、多数の出力
バッファ回路に接続される負荷の種類は同一ではないの
で、各出力バッファ回路に要求される駆動能力は一定で
はないし、ゲートアレイなどのカスタム設計の半導体集
積回路では、ユーザの注文に応じて内部回路の回路要素
間の配線が形成されるので、個々のバッファ回路に接続
される負荷の種類や大きさが未定であるという理由によ
る。ここで、全ての出力バッファ回路の駆動能力が、一
律に必要とされる最大の駆動能力に設定されていると、
過剰能力を持つ出力バッファ回路が存在することにな
り、その出力バッファ回路は必要以上の電流を消費する
結果となる。この過剰な電流は個々の出力バッファ回路
では小さくても、多数の出力バッファ回路が配設される
ゲートアレイなどのカスタム設計の半導体集積回路全体
としては、大きなものとなり、回路装置全体の消費電力
を大きくすることになる。
【０００４】このため、特開昭６１−２４５６２５号に
は、出力バッファ回路の最終出力段を構成するバイポー
ラ・トランジスタのベース電流に接続され、このバイポ
ーラ・トランジスタを駆動するＭＯＳＦＥＴのサイズを
分割形成し、これらのサイズの異なるＭＯＳＦＥＴを選
択的に接続して使用して、流れる電流を可変設定し、最
終出力段のバイポーラ・トランジスタのベース電流を調
整し、このバイポーラ・トランジスタの出力駆動容量
（駆動電流）を可変設定する出力バッファ回路を備えた
半導体集積回路が開示されている。しかしながら、最終
出力段がバイポーラ・トランジスタの場合は、ＭＯＳＦ
ＥＴに比べ、非常に消費電力が大きいという問題があ
る。
は、出力バッファ回路の最終出力段を構成するバイポー
ラ・トランジスタのベース電流に接続され、このバイポ
ーラ・トランジスタを駆動するＭＯＳＦＥＴのサイズを
分割形成し、これらのサイズの異なるＭＯＳＦＥＴを選
択的に接続して使用して、流れる電流を可変設定し、最
終出力段のバイポーラ・トランジスタのベース電流を調
整し、このバイポーラ・トランジスタの出力駆動容量
（駆動電流）を可変設定する出力バッファ回路を備えた
半導体集積回路が開示されている。しかしながら、最終
出力段がバイポーラ・トランジスタの場合は、ＭＯＳＦ
ＥＴに比べ、非常に消費電力が大きいという問題があ
る。
【０００５】ところで、出力バッファ回路の駆動電流
は、チャネル長Ｌｅが一定の場合、トランジスタサイズ
Ｗによって決定される。ここでチャネル長Ｌｅは、接合
状態が同じであればゲート電極の長さＬによって決ま
り、トランジスタサイズＷはチャネル幅Ｗｅに等しく、
チャネル幅Ｗｅはほぼ拡散層の幅Ｗに等しい。
は、チャネル長Ｌｅが一定の場合、トランジスタサイズ
Ｗによって決定される。ここでチャネル長Ｌｅは、接合
状態が同じであればゲート電極の長さＬによって決ま
り、トランジスタサイズＷはチャネル幅Ｗｅに等しく、
チャネル幅Ｗｅはほぼ拡散層の幅Ｗに等しい。
【０００６】このため、従来は、図３（ａ）に示すよう
に、同じゲート電極５２の長さＬを持ち、同じ拡散層５
４の幅Ｗを持つ同じトランジスタサイズＷのトランジス
タ５０を下地に複数作り込み、図３（ｂ）に示すように
複数のトランジスタのうち所要数のトランジスタのみを
選択して並列に接続し、図３（ｃ）に示すように３個の
ｎ−ＭＯＳトランジスタ５８によって出力バッファ回路
６０を構成することにより、所望の駆動電流を実現して
いる。ここで、参照符号５６を付した×印はコンタクト
である。この時、図３（ｃ）において仮に上記ｎ−ＭＯ
Ｓトランジスタ５８の１個当りの駆動電流を２ｍＡであ
るとすると、同図に示す出力バッファ回路６０の駆動電
流は３個のｎ−ＭＯＳトランジスタ５８を用いているの
で６ｍＡとなる。
に、同じゲート電極５２の長さＬを持ち、同じ拡散層５
４の幅Ｗを持つ同じトランジスタサイズＷのトランジス
タ５０を下地に複数作り込み、図３（ｂ）に示すように
複数のトランジスタのうち所要数のトランジスタのみを
選択して並列に接続し、図３（ｃ）に示すように３個の
ｎ−ＭＯＳトランジスタ５８によって出力バッファ回路
６０を構成することにより、所望の駆動電流を実現して
いる。ここで、参照符号５６を付した×印はコンタクト
である。この時、図３（ｃ）において仮に上記ｎ−ＭＯ
Ｓトランジスタ５８の１個当りの駆動電流を２ｍＡであ
るとすると、同図に示す出力バッファ回路６０の駆動電
流は３個のｎ−ＭＯＳトランジスタ５８を用いているの
で６ｍＡとなる。
【０００７】
【発明が解決しようとする課題】ところで、図３
（ａ），（ｂ）および（ｃ）に示すように、同じ駆動電
流のＭＯＳＦＥＴを下地に作り込み、接続するＭＯＳＦ
ＥＴの数によって複数の駆動電流を実現することができ
るが、実現できる駆動電流は、１つのＭＯＳＦＥＴの駆
動電流の整数倍しか実現できないため、駆動電流値を広
範囲に亘って細かく調整できるようにしようとすると多
数のＭＯＳＦＥＴを作り込む必要があり、出力バッファ
領域が大きくなってしまうし、所定領域内の所定数のＭ
ＯＳＦＥＴを使って細かく調整できる複数の駆動電流を
実現しようとすると、調整可能な駆動電流の範囲は小さ
くなり、逆に、広範囲の駆動電流を実現しようとする
と、例えば１個当り２ｍＡのＭＯＳＦＥＴを６個下地に
作り込むと、２，４，６，８，１０，１２ｍＡ（２ａｍ
Ａ：ａ＝１〜６）の駆動電流しか実現できず、細かい調
整ができなくなってしまうという問題があった。
（ａ），（ｂ）および（ｃ）に示すように、同じ駆動電
流のＭＯＳＦＥＴを下地に作り込み、接続するＭＯＳＦ
ＥＴの数によって複数の駆動電流を実現することができ
るが、実現できる駆動電流は、１つのＭＯＳＦＥＴの駆
動電流の整数倍しか実現できないため、駆動電流値を広
範囲に亘って細かく調整できるようにしようとすると多
数のＭＯＳＦＥＴを作り込む必要があり、出力バッファ
領域が大きくなってしまうし、所定領域内の所定数のＭ
ＯＳＦＥＴを使って細かく調整できる複数の駆動電流を
実現しようとすると、調整可能な駆動電流の範囲は小さ
くなり、逆に、広範囲の駆動電流を実現しようとする
と、例えば１個当り２ｍＡのＭＯＳＦＥＴを６個下地に
作り込むと、２，４，６，８，１０，１２ｍＡ（２ａｍ
Ａ：ａ＝１〜６）の駆動電流しか実現できず、細かい調
整ができなくなってしまうという問題があった。
【０００８】本発明の目的は、上記従来技術の問題点を
解消し、回路の内部構成や規模に応じ、あるいはユーザ
の注文に応じて各出力バッファ回路の負荷駆動電流を広
範囲に亘って細かく、個々に最適な大きさに設定でき、
また、その設定を配線後も容易に調整できるようにし、
各出力バッファ回路毎の過剰な駆動電流を減少させ、回
路全体としての消費電力を軽減することのできる半導体
装置を提供するにある。
解消し、回路の内部構成や規模に応じ、あるいはユーザ
の注文に応じて各出力バッファ回路の負荷駆動電流を広
範囲に亘って細かく、個々に最適な大きさに設定でき、
また、その設定を配線後も容易に調整できるようにし、
各出力バッファ回路毎の過剰な駆動電流を減少させ、回
路全体としての消費電力を軽減することのできる半導体
装置を提供するにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、半導体装置の出力バッファ
回路の最終出力段において、下地として基本トランジス
タサイズに対して１倍、２倍、４倍、………、２n （ｎ
は自然数）倍のトランジスタサイズを持つ（ｎ＋１）個
のＭＯＳトランジスタを作り込み、これらのＭＯＳトラ
ンジスタを組み合わせ、並列に接続して前記最終出力段
を構成し、複数の駆動電流を設定可能にしたことを特徴
とする半導体装置を提供するものである。
に、本発明の第１の態様は、半導体装置の出力バッファ
回路の最終出力段において、下地として基本トランジス
タサイズに対して１倍、２倍、４倍、………、２n （ｎ
は自然数）倍のトランジスタサイズを持つ（ｎ＋１）個
のＭＯＳトランジスタを作り込み、これらのＭＯＳトラ
ンジスタを組み合わせ、並列に接続して前記最終出力段
を構成し、複数の駆動電流を設定可能にしたことを特徴
とする半導体装置を提供するものである。
【００１０】また、本発明の第２の態様は、基本トラン
ジスタに対して１倍、２倍、４倍、………、２n （ｎは
自然数）倍のトランジスタサイズを持ち、互いに並列に
接続された（ｎ＋１）個のＭＯＳトランジスタと、各Ｍ
ＯＳトランジスタのゲート電極にそれぞれ接続され、各
ＭＯＳトランジスタの駆動を制御する手段とを有する最
終出力段を持ち、各ＭＯＳトランジスタの駆動制御手段
の制御信号入力に応じて前記最終出力段の駆動電流を設
定するよう構成した出力バッファ回路を備えたことを特
徴とする半導体装置を提供するものである。
ジスタに対して１倍、２倍、４倍、………、２n （ｎは
自然数）倍のトランジスタサイズを持ち、互いに並列に
接続された（ｎ＋１）個のＭＯＳトランジスタと、各Ｍ
ＯＳトランジスタのゲート電極にそれぞれ接続され、各
ＭＯＳトランジスタの駆動を制御する手段とを有する最
終出力段を持ち、各ＭＯＳトランジスタの駆動制御手段
の制御信号入力に応じて前記最終出力段の駆動電流を設
定するよう構成した出力バッファ回路を備えたことを特
徴とする半導体装置を提供するものである。
【００１１】
【発明の作用】本発明の第１の態様の半導体装置によれ
ば、出力バッファ回路の最終出力において、基本トラン
ジスタサイズに対して、例えば拡散層の幅を変えること
により１倍、２倍、４倍、………、２n 倍（ｎは自然
数）のトランジスタサイズを持つ（ｎ＋１）個のＭＯＳ
トランジスタを下地に作り込み、コンタクトと配線（例
えば（Ａｌ配線）を変えるだけで、２n −１種の多数の
駆動電流を実現することができる。
ば、出力バッファ回路の最終出力において、基本トラン
ジスタサイズに対して、例えば拡散層の幅を変えること
により１倍、２倍、４倍、………、２n 倍（ｎは自然
数）のトランジスタサイズを持つ（ｎ＋１）個のＭＯＳ
トランジスタを下地に作り込み、コンタクトと配線（例
えば（Ａｌ配線）を変えるだけで、２n −１種の多数の
駆動電流を実現することができる。
【００１２】また、本発明の第２の態様の半導体装置に
よれば、上記第１の態様と同様に基本トランジスタサイ
ズに対して１倍、２倍、………、２n 倍のトランジスタ
サイズを持つ（ｎ＋１）個のＭＯＳトランジスタと、そ
の各々のゲート電極に接続された駆動制御手段とを有
し、制御入力信号を入力することにより、例えば外部設
定信号によって予めプログラムされた制御入力信号を入
力することにより、駆動制御手段によって各ＭＯＳトラ
ンジスタのオン・オフを制御するようにして、出力バッ
ファ回路の負荷駆動電流を配線後に調整し、再設定する
ことができる。こうして、本発明の第１および第２の態
様によれば、各出力バッファ回路の無駄な駆動電流を低
減し、回路全体として消費電力を軽減することができ
る。
よれば、上記第１の態様と同様に基本トランジスタサイ
ズに対して１倍、２倍、………、２n 倍のトランジスタ
サイズを持つ（ｎ＋１）個のＭＯＳトランジスタと、そ
の各々のゲート電極に接続された駆動制御手段とを有
し、制御入力信号を入力することにより、例えば外部設
定信号によって予めプログラムされた制御入力信号を入
力することにより、駆動制御手段によって各ＭＯＳトラ
ンジスタのオン・オフを制御するようにして、出力バッ
ファ回路の負荷駆動電流を配線後に調整し、再設定する
ことができる。こうして、本発明の第１および第２の態
様によれば、各出力バッファ回路の無駄な駆動電流を低
減し、回路全体として消費電力を軽減することができ
る。
【００１３】
【実施例】本発明に係る半導体装置を添付の図面に示す
好適実施例に基づいて以下に詳細に説明する。図１
（ａ），（ｂ）および（ｃ）は、それぞれ本発明の第１
の態様の半導体装置の出力バッファ回路の最終出力段を
構成するトランジスタの一実施例の下地状態を示す模式
図、Ａｌ配線後の状態を示す模式図およびその同価回路
図である。
好適実施例に基づいて以下に詳細に説明する。図１
（ａ），（ｂ）および（ｃ）は、それぞれ本発明の第１
の態様の半導体装置の出力バッファ回路の最終出力段を
構成するトランジスタの一実施例の下地状態を示す模式
図、Ａｌ配線後の状態を示す模式図およびその同価回路
図である。
【００１４】図１（ａ）に示すように、本発明に用いら
れるトランジスタの下地１０は、トランジスタサイズ
Ｗ、すなわちゲート電極１２の長さＬ、拡散層１４の幅
ＷのＭＯＳＦＥＴ（ＭＯＳ電解効果トランジスタ）１８
ａと、これを基本トランジスタとして、この２倍のトラ
ンジスタサイズ２Ｗ、すなわち同一ゲート長Ｌを持ち拡
散層１４の幅が２ＷであるＭＯＳＦＥＴ１８ｂと、同一
ゲート長Ｌを持ち拡散層１４の幅が４Ｗである４倍のト
ランジスタサイズ４ＷのＭＯＳＦＥＴ１８ｃと、拡散層
１４の幅が４Ｗである時、ここに設けられたゲート長Ｌ
のゲート電極２個を接続して８倍のトランジスタサイズ
８ＷとしたＭＯＳＦＥＴ１８ｄとを有する。このような
トランジスタの下地１０は、まず、幅がＷ，２Ｗで各々
１個分ＭＯＳＦＥＴに必要な長さを持ち、残りの幅が４
Ｗで３個分のＭＯＳＦＥＴに必要な長さを持つ拡散層１
４を形成し、次いで拡散層１４の幅がＷ，２Ｗの部分１
４ａ，１４ｂには各々１本の同一ゲート長Ｌのゲート電
極１２ａ，１２ｂ（ゲートの幅は略２倍で異なる）を形
成し、拡散層１４の幅が４Ｗの部分１４ｃには同一ゲー
ト長Ｌでこの部分をまたぐゲート電極１２ｃおよびこれ
らを２本つないで略２倍の長さを持つゲート電極１２ｄ
を形成することにより得られる。
れるトランジスタの下地１０は、トランジスタサイズ
Ｗ、すなわちゲート電極１２の長さＬ、拡散層１４の幅
ＷのＭＯＳＦＥＴ（ＭＯＳ電解効果トランジスタ）１８
ａと、これを基本トランジスタとして、この２倍のトラ
ンジスタサイズ２Ｗ、すなわち同一ゲート長Ｌを持ち拡
散層１４の幅が２ＷであるＭＯＳＦＥＴ１８ｂと、同一
ゲート長Ｌを持ち拡散層１４の幅が４Ｗである４倍のト
ランジスタサイズ４ＷのＭＯＳＦＥＴ１８ｃと、拡散層
１４の幅が４Ｗである時、ここに設けられたゲート長Ｌ
のゲート電極２個を接続して８倍のトランジスタサイズ
８ＷとしたＭＯＳＦＥＴ１８ｄとを有する。このような
トランジスタの下地１０は、まず、幅がＷ，２Ｗで各々
１個分ＭＯＳＦＥＴに必要な長さを持ち、残りの幅が４
Ｗで３個分のＭＯＳＦＥＴに必要な長さを持つ拡散層１
４を形成し、次いで拡散層１４の幅がＷ，２Ｗの部分１
４ａ，１４ｂには各々１本の同一ゲート長Ｌのゲート電
極１２ａ，１２ｂ（ゲートの幅は略２倍で異なる）を形
成し、拡散層１４の幅が４Ｗの部分１４ｃには同一ゲー
ト長Ｌでこの部分をまたぐゲート電極１２ｃおよびこれ
らを２本つないで略２倍の長さを持つゲート電極１２ｄ
を形成することにより得られる。
【００１５】こうして、トランジスタサイズＷ，２Ｗ，
４Ｗおよび８ＷのＭＯＳＦＥＴ１８（１８ａ，１８ｂ，
１８ｃ，１８ｄ）が下地として作り込まれる。ここで、
基本トランジスタであるＭＯＳＦＥＴ１８ａの駆動電流
がＩ0 、例えば１ｍＡとすると、これらのＭＯＳＦＥＴ
１８を適宜組み合わせることにより、Ｉ0 〜１５Ｉ0、
１〜１５ｍＡの１５種類の駆動電流を実現することがで
きる。従って、Ｉ0 〜１５Ｉ0 、１〜１５ｍＡの各１５
種類の駆動電流の出力バッファ回路を実現することがで
きる。
４Ｗおよび８ＷのＭＯＳＦＥＴ１８（１８ａ，１８ｂ，
１８ｃ，１８ｄ）が下地として作り込まれる。ここで、
基本トランジスタであるＭＯＳＦＥＴ１８ａの駆動電流
がＩ0 、例えば１ｍＡとすると、これらのＭＯＳＦＥＴ
１８を適宜組み合わせることにより、Ｉ0 〜１５Ｉ0、
１〜１５ｍＡの１５種類の駆動電流を実現することがで
きる。従って、Ｉ0 〜１５Ｉ0 、１〜１５ｍＡの各１５
種類の駆動電流の出力バッファ回路を実現することがで
きる。
【００１６】例えば、９Ｉ0 （９ｍＡ）の駆動電流の出
力バッファ回路２０は、図１（ｂ）に示すように、トラ
ンジスタサイズＷのＭＯＳＦＥＴ１８ａを構成するゲー
ト電極１２ａおよびトランジスタサイズ８ＷのＭＯＳＦ
ＥＴ１８ｄを構成するゲート電極１２ｄにコンタクト１
６を介してＡｌ配線２２を形成してこれらを互いに接続
して入力（ＩＮＰＵＴ）とし、ゲート電極１２ａに対し
一方の側、図中右側の拡散層１４ａ（ソース電極）およ
び湾曲したゲート電極１２ｄの一方の側、図中両外側の
拡散層１４ｃ（共にソース電極）にコンタクト１６を介
してＡｌ配線２２を形成してこれらを互いに接続して接
地（ＧＮＤ）とし、ゲート電極１２ａに対し他方の側、
図中左側の拡散層１４ａ（ドレイン電極）および湾曲し
たゲート電極１２ｄの他方の側、図中内側の拡散層１４
ｃ（ドレイン電極）にコンタクト１６を介してＡｌ配線
２２を形成してこれらを互いに接続して出力（ＯＵＴＰ
ＵＴ）とすることにより構成できる。
力バッファ回路２０は、図１（ｂ）に示すように、トラ
ンジスタサイズＷのＭＯＳＦＥＴ１８ａを構成するゲー
ト電極１２ａおよびトランジスタサイズ８ＷのＭＯＳＦ
ＥＴ１８ｄを構成するゲート電極１２ｄにコンタクト１
６を介してＡｌ配線２２を形成してこれらを互いに接続
して入力（ＩＮＰＵＴ）とし、ゲート電極１２ａに対し
一方の側、図中右側の拡散層１４ａ（ソース電極）およ
び湾曲したゲート電極１２ｄの一方の側、図中両外側の
拡散層１４ｃ（共にソース電極）にコンタクト１６を介
してＡｌ配線２２を形成してこれらを互いに接続して接
地（ＧＮＤ）とし、ゲート電極１２ａに対し他方の側、
図中左側の拡散層１４ａ（ドレイン電極）および湾曲し
たゲート電極１２ｄの他方の側、図中内側の拡散層１４
ｃ（ドレイン電極）にコンタクト１６を介してＡｌ配線
２２を形成してこれらを互いに接続して出力（ＯＵＴＰ
ＵＴ）とすることにより構成できる。
【００１７】こうして、図１（ｃ）に示すトランジスタ
サイズＷと８Ｗの２つのＮＭＯＳＦＥＴ１８ａと１８ｄ
を並列接続した出力バッファ回路２０を得ることができ
る。このように、本発明においては、必要に応じて、例
えば内部回路の構成や規模、もしくはユーザの注文等に
応じて、トランジスタの下地１０において適宜所望のＭ
ＯＳＦＥＴ１８を選択し、コンタクトを形成しＡｌ配線
を施すことにより、所要の駆動電流の出力バッファ回路
２０を実現することができる。
サイズＷと８Ｗの２つのＮＭＯＳＦＥＴ１８ａと１８ｄ
を並列接続した出力バッファ回路２０を得ることができ
る。このように、本発明においては、必要に応じて、例
えば内部回路の構成や規模、もしくはユーザの注文等に
応じて、トランジスタの下地１０において適宜所望のＭ
ＯＳＦＥＴ１８を選択し、コンタクトを形成しＡｌ配線
を施すことにより、所要の駆動電流の出力バッファ回路
２０を実現することができる。
【００１８】図示例の出力バッファ回路２０を得るため
の図１（ａ）に示すトランジスタの下地１０は、基本ト
ランジスタサイズＷに対してＷ，２Ｗ，４Ｗ，８Ｗの４
種のＭＯＳＦＥＴ（１８ａ，１８ｂ，１８ｃ，１８ｄ）
を形成することができるものであるが、本発明はこれに
限定されず、基本トランジスタサイズＷに対してＷ，２
Ｗ，４Ｗ，………，２n Ｗの（ｎ＋１）種のＭＯＳＦＥ
Ｔを形成可能なものであれば、自然数ｎはいくつあって
もよい。また、上述した例ではＮＭＯＳトランジスタを
用いているが、本発明はこれに限定されず、ＭＯＳトラ
ンジスタであれば、何でもよく、ＰＭＯＳトランジスタ
であってもＣＭＯＳトランジスタであってもよい。
の図１（ａ）に示すトランジスタの下地１０は、基本ト
ランジスタサイズＷに対してＷ，２Ｗ，４Ｗ，８Ｗの４
種のＭＯＳＦＥＴ（１８ａ，１８ｂ，１８ｃ，１８ｄ）
を形成することができるものであるが、本発明はこれに
限定されず、基本トランジスタサイズＷに対してＷ，２
Ｗ，４Ｗ，………，２n Ｗの（ｎ＋１）種のＭＯＳＦＥ
Ｔを形成可能なものであれば、自然数ｎはいくつあって
もよい。また、上述した例ではＮＭＯＳトランジスタを
用いているが、本発明はこれに限定されず、ＭＯＳトラ
ンジスタであれば、何でもよく、ＰＭＯＳトランジスタ
であってもＣＭＯＳトランジスタであってもよい。
【００１９】上述した出力バッファ回路２０は、図示し
ない内部回路、例えばゲートアレイやスタンダードセル
などのカスタム設計の半導体集積回路に構成される論理
回路の外側に、その出力に接続されて多数配置される。
また内部回路の外側には、その入力に接続される多数の
図示しない入力バッファ回路２０が配置される。このよ
うに、本発明の第１の態様の半導体装置は基本的に構成
される。
ない内部回路、例えばゲートアレイやスタンダードセル
などのカスタム設計の半導体集積回路に構成される論理
回路の外側に、その出力に接続されて多数配置される。
また内部回路の外側には、その入力に接続される多数の
図示しない入力バッファ回路２０が配置される。このよ
うに、本発明の第１の態様の半導体装置は基本的に構成
される。
【００２０】次に、図２に本発明の第２の態様の半導体
装置に用いられる出力バッファ回路の一実施例の回路図
を示す。同図に示すように、出力バッファ回路３０は、
図１（ａ），（ｂ），（ｃ）に示す実施例と同様に、４
種のトランジスタサイズＷ，２Ｗ，４Ｗ，８ＷのＭＯＳ
ＦＥＴを用いるものであるが、ＭＯＳＦＥＴがＣＭＯＳ
３１である点およびＣＭＯＳ３１の入力側（ゲート電極
側）にＣＭＯＳ３１のオン・オフを制御する駆動制御手
段３５ならびに駆動制御手段３５に制御信号を入力する
手段４２を有している点で異なっている以外は基本的に
同様であるので、その説明は省略する。
装置に用いられる出力バッファ回路の一実施例の回路図
を示す。同図に示すように、出力バッファ回路３０は、
図１（ａ），（ｂ），（ｃ）に示す実施例と同様に、４
種のトランジスタサイズＷ，２Ｗ，４Ｗ，８ＷのＭＯＳ
ＦＥＴを用いるものであるが、ＭＯＳＦＥＴがＣＭＯＳ
３１である点およびＣＭＯＳ３１の入力側（ゲート電極
側）にＣＭＯＳ３１のオン・オフを制御する駆動制御手
段３５ならびに駆動制御手段３５に制御信号を入力する
手段４２を有している点で異なっている以外は基本的に
同様であるので、その説明は省略する。
【００２１】出力バッファ回路３０は、トランジスタサ
イズＷのＰＭＯＳ３２ａとＮＭＯＳ３４ａとからなるＣ
ＭＯＳ３１ａ、トランジスタサイズ２ＷのＰＭＯＳ３２
ｂとＮＭＯＳ３４ｂとからなるＣＭＯＳ３１ｂ、トラン
ジスタサイズ４ＷのＰＭＯＳ３２ｃとＮＭＯＳ３４ｃと
からなるＣＭＯＳ３１ｃおよびトランジスタサイズ８Ｗ
のＰＭＯＳ３２ｄとＮＭＯＳ３４ｄとからなるＣＭＯＳ
３１ｄと、ＰＭＯＳ３２ａ，３２ｂ，３２ｃおよび３２
ｄのベース電極にそれぞれ接続されるＮＡＮＤ回路３６
ａ，３６ｂ，３６ｃおよび３６ｄとＮＭＯＳ３４ａ，３
４ｂ，３４ｃおよび３４ｄのベース電極にそれぞれ接続
されるＮＯＲ回路３８ａ，３８ｂ，３８ｃおよび３８ｄ
とこれらに接続されるインバータ４０ａ，４０ｂ，４０
ｃおよび４０ｄとからなる駆動制御手段３５ａ，３５
ｂ，３５ｃおよび３５ｄと、各々の駆動制御手段３５
ａ，３５ｂ，３５ｃおよび３５ｄに所定の制御信号Ａ
０，Ａ１，Ａ２およびＡ３を入力するための制御信号入
力手段４２ａ，４２ｂ，４２ｃおよび４２ｄと、入力部
（ＩＮ）４４と、出力部（ＯＵＴ）４６とを有する。
イズＷのＰＭＯＳ３２ａとＮＭＯＳ３４ａとからなるＣ
ＭＯＳ３１ａ、トランジスタサイズ２ＷのＰＭＯＳ３２
ｂとＮＭＯＳ３４ｂとからなるＣＭＯＳ３１ｂ、トラン
ジスタサイズ４ＷのＰＭＯＳ３２ｃとＮＭＯＳ３４ｃと
からなるＣＭＯＳ３１ｃおよびトランジスタサイズ８Ｗ
のＰＭＯＳ３２ｄとＮＭＯＳ３４ｄとからなるＣＭＯＳ
３１ｄと、ＰＭＯＳ３２ａ，３２ｂ，３２ｃおよび３２
ｄのベース電極にそれぞれ接続されるＮＡＮＤ回路３６
ａ，３６ｂ，３６ｃおよび３６ｄとＮＭＯＳ３４ａ，３
４ｂ，３４ｃおよび３４ｄのベース電極にそれぞれ接続
されるＮＯＲ回路３８ａ，３８ｂ，３８ｃおよび３８ｄ
とこれらに接続されるインバータ４０ａ，４０ｂ，４０
ｃおよび４０ｄとからなる駆動制御手段３５ａ，３５
ｂ，３５ｃおよび３５ｄと、各々の駆動制御手段３５
ａ，３５ｂ，３５ｃおよび３５ｄに所定の制御信号Ａ
０，Ａ１，Ａ２およびＡ３を入力するための制御信号入
力手段４２ａ，４２ｂ，４２ｃおよび４２ｄと、入力部
（ＩＮ）４４と、出力部（ＯＵＴ）４６とを有する。
【００２２】ここで、ＣＭＯＳ３１（３１ａ，３２ｂ，
３１ｃ，３１ｄ）においては、ＰＭＯＳ３２ａ，３２
ｂ，３２ｃおよび３２ｄのソース電極は電源Ｖddに接続
され、ＮＭＯＳ３４ａ，３４ｂ，３４ｃおよび３４ｄの
ソース電極は接地され、両者のドレイン電極は互いに接
続され、各接続部は例えば出力パッド等によって構成さ
れる出力部４６に接続される。駆動制御手段３５（３５
ａ，３５ｂ，３５ｃ，３５ｄ）においては、ＰＭＯＳ３
２ａ〜３２ｄに接続されたＮＡＮＤ回路３６ａ〜３６ｄ
の一方の入力には、それぞれ制御信号入力手段４２ａ〜
４２ｄが接続され、それぞれ制御信号Ａ０〜Ａ３が入力
され、ＮＡＮＤ回路３６ａ〜３６ｄの他方の入力はすべ
て、例えば入力パッド等によって構成される入力部４４
に接続される。また、駆動制御手段３５（３５ａ〜３５
ｄ）では、ＮＭＯＳ３４ａ〜３４ｄに接続されたＮＯＲ
回路３８ａの一方の入力は、すべて入力部４４に接続さ
れ、他方の各入力にはそれぞれインバータ４０ａ〜４０
ｄを介して制御信号入力手段４２ａ〜４２ｄが接続さ
れ、それぞれ制御信号Ａ０〜Ａ３が入力される。
３１ｃ，３１ｄ）においては、ＰＭＯＳ３２ａ，３２
ｂ，３２ｃおよび３２ｄのソース電極は電源Ｖddに接続
され、ＮＭＯＳ３４ａ，３４ｂ，３４ｃおよび３４ｄの
ソース電極は接地され、両者のドレイン電極は互いに接
続され、各接続部は例えば出力パッド等によって構成さ
れる出力部４６に接続される。駆動制御手段３５（３５
ａ，３５ｂ，３５ｃ，３５ｄ）においては、ＰＭＯＳ３
２ａ〜３２ｄに接続されたＮＡＮＤ回路３６ａ〜３６ｄ
の一方の入力には、それぞれ制御信号入力手段４２ａ〜
４２ｄが接続され、それぞれ制御信号Ａ０〜Ａ３が入力
され、ＮＡＮＤ回路３６ａ〜３６ｄの他方の入力はすべ
て、例えば入力パッド等によって構成される入力部４４
に接続される。また、駆動制御手段３５（３５ａ〜３５
ｄ）では、ＮＭＯＳ３４ａ〜３４ｄに接続されたＮＯＲ
回路３８ａの一方の入力は、すべて入力部４４に接続さ
れ、他方の各入力にはそれぞれインバータ４０ａ〜４０
ｄを介して制御信号入力手段４２ａ〜４２ｄが接続さ
れ、それぞれ制御信号Ａ０〜Ａ３が入力される。
【００２３】ここで制御信号入力手段４２（４２ａ〜４
２ｄ）は出力バッファ回路３０の外部、例えば、本発明
の半導体装置内、特に内部回路等にプログラムされ、あ
るいは設定されて保持されている。すなわち、予め内部
回路等でセットアップされた制御信号Ａ０〜Ａ３を外部
から入力するための制御信号入力パッド（入力ピン）で
あってもよいし、制御信号Ａ０〜Ａ３を外部からプログ
ラム可能な記憶手段、例えば、ＲＡＭ，ＰＲＯＭ，ＥＰ
ＲＯＭ，ＥＥＰＲＯＭ，ＵＶＥＰＲＯＭなどのメモリや
これらを構成するメモリ素子であってもよい。
２ｄ）は出力バッファ回路３０の外部、例えば、本発明
の半導体装置内、特に内部回路等にプログラムされ、あ
るいは設定されて保持されている。すなわち、予め内部
回路等でセットアップされた制御信号Ａ０〜Ａ３を外部
から入力するための制御信号入力パッド（入力ピン）で
あってもよいし、制御信号Ａ０〜Ａ３を外部からプログ
ラム可能な記憶手段、例えば、ＲＡＭ，ＰＲＯＭ，ＥＰ
ＲＯＭ，ＥＥＰＲＯＭ，ＵＶＥＰＲＯＭなどのメモリや
これらを構成するメモリ素子であってもよい。
【００２４】このように構成された出力バッファ回路３
０は、制御信号Ａ０〜Ａ３を表１のように入力もしくは
プログラムし、設定することにより、トランジスタサイ
ズＷが１（Ｗ＝１）で駆動電流を１ｍＡとした時、出力
バッファ回路３０の駆動電流は表１のようになる。
０は、制御信号Ａ０〜Ａ３を表１のように入力もしくは
プログラムし、設定することにより、トランジスタサイ
ズＷが１（Ｗ＝１）で駆動電流を１ｍＡとした時、出力
バッファ回路３０の駆動電流は表１のようになる。
【００２５】
【００２６】このように本発明の第２の態様の半導体装
置の出力バッファ回路を構成することにより、ゲートア
レイ等のカスタム設計の半導体装置などにおける配線工
程が終了した後であっても、他の部分との相互関係等に
より不具合が生じ、出力バッファ回路の駆動電流値を多
少増加または減少させて調整する必要が生じた場合で
も、容易に対処することができる。また、本態様におい
ても、トランジスタサイズの異なるＭＯＳＦＥＴの種類
は１〜２n 倍の（ｎ＋１）種であれば、何種類であって
もよい、すなわち自然数ｎはいくつであってもよい。さ
らに、ＭＯＳＦＥＴはＰＭＯＳでもＮＭＯＳであっても
よい。
置の出力バッファ回路を構成することにより、ゲートア
レイ等のカスタム設計の半導体装置などにおける配線工
程が終了した後であっても、他の部分との相互関係等に
より不具合が生じ、出力バッファ回路の駆動電流値を多
少増加または減少させて調整する必要が生じた場合で
も、容易に対処することができる。また、本態様におい
ても、トランジスタサイズの異なるＭＯＳＦＥＴの種類
は１〜２n 倍の（ｎ＋１）種であれば、何種類であって
もよい、すなわち自然数ｎはいくつであってもよい。さ
らに、ＭＯＳＦＥＴはＰＭＯＳでもＮＭＯＳであっても
よい。
【００２７】
【発明の効果】以上、詳述したように、本発明の第１の
態様によれば、トランジスタサイズが１倍から２n 倍ま
でのＭＯＳトランジスタを下地として作り込み、コンタ
クトと配線、例えばＡｌ配線とによって必要なＭＯＳト
ランジスタを選択して接続することができるので、少な
いトランジスタ数で広範囲の複数の駆動電流値を細かく
設定することができる。従って、本態様によれば、複数
の駆動電流の出力バッファ回路を実現でき、その数も従
来の同一トランジスタサイズで同数のＭＯＳトランジス
タの場合のｎ種に比し、２n −１種と非常に多く、広範
囲の駆動電流値の細かい設定が可能となる。
態様によれば、トランジスタサイズが１倍から２n 倍ま
でのＭＯＳトランジスタを下地として作り込み、コンタ
クトと配線、例えばＡｌ配線とによって必要なＭＯＳト
ランジスタを選択して接続することができるので、少な
いトランジスタ数で広範囲の複数の駆動電流値を細かく
設定することができる。従って、本態様によれば、複数
の駆動電流の出力バッファ回路を実現でき、その数も従
来の同一トランジスタサイズで同数のＭＯＳトランジス
タの場合のｎ種に比し、２n −１種と非常に多く、広範
囲の駆動電流値の細かい設定が可能となる。
【００２８】また、本発明の第２の態様によれば、上述
の第１の態様の効果に加え、配線（Ａｌ配線）後に、出
力バッファ回路の駆動電流の再設定や調整が可能である
ので、製品歩留りの向上、テスト解析の容易化、開発コ
ストの低減などを図ることができる。
の第１の態様の効果に加え、配線（Ａｌ配線）後に、出
力バッファ回路の駆動電流の再設定や調整が可能である
ので、製品歩留りの向上、テスト解析の容易化、開発コ
ストの低減などを図ることができる。
【００２９】従って、本発明によれば、各出力バッファ
回路の無駄で過剰な電流を低減しあるいはなくすことが
でき、回路全体としての消費電力を軽減することができ
る。
回路の無駄で過剰な電流を低減しあるいはなくすことが
でき、回路全体としての消費電力を軽減することができ
る。
【図１】 （ａ），（ｂ）および（ｃ）は、それぞれ本
発明に係る半導体装置の出力バッファ回路のトランジス
タの下地の一実施例を示す構成模式図、そこに形成され
る出力バッファ回路の一実施例の構成模式図およびその
等価回路図である。
発明に係る半導体装置の出力バッファ回路のトランジス
タの下地の一実施例を示す構成模式図、そこに形成され
る出力バッファ回路の一実施例の構成模式図およびその
等価回路図である。
【図２】 本発明に係る半導体装置の出力バッファ回路
の他の実施例の構成回路図である。
の他の実施例の構成回路図である。
【図３】 （ａ），（ｂ）および（ｃ）は、それぞれ従
来の半導体装置の出力バッファ回路のトランジスタの下
地の構成模式図、そこに形成される出力バッファ回路の
構成模式図およびその等価回路図である。
来の半導体装置の出力バッファ回路のトランジスタの下
地の構成模式図、そこに形成される出力バッファ回路の
構成模式図およびその等価回路図である。
１０ 下地トランジスタ １２，１２ａ，１２ｂ，１２ｃ，１２ｄ ゲート電極 １４，１４ａ，１４ｂ，１４ｃ 拡散層 １６ コンタクト １８，１８ａ，１８ｂ，１８ｃ，１８ｄ ＭＯＳＦＥＴ ２０，３０ 出力バッファ回路 ２２ Ａｌ配線 ３１，３１ａ，３１ｂ，３１ｃ，３１ｄ ＣＭＯＳ ３２ａ，３２ｂ，３２ｃ，３２ｄ ＰＭＯＳ ３４ａ，３４ｂ，３４ｃ，３４ｄ ＮＭＯＳ ３５，３５ａ，３５ｂ，３５ｃ，３５ｄ 駆動制御手段 ３６ａ，３６ｂ，３６ｃ，３６ｄ ＮＡＮＤ回路 ３８ａ，３８ｂ，３８ｃ，３８ｄ ＮＯＲ回路 ４０ａ，４０ｂ，４０ｃ，４０ｄ インバータ ４２，４２ａ，４２ｂ，４２ｃ，４２ｄ 制御信号入力
手段 ４４ 入力部 ４６ 出力部 Ａ０，Ａ１，Ａ２，Ａ３ 制御信号
手段 ４４ 入力部 ４６ 出力部 Ａ０，Ａ１，Ａ２，Ａ３ 制御信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 Ｈ０３Ｋ 17/12 9184−5Ｊ 17/687 19/173 9383−5Ｊ 8934−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｃ 9473−5Ｊ Ｈ０３Ｋ 17/687 Ｆ
Claims (2)
- 【請求項１】半導体装置の出力バッファ回路の最終出力
段において、下地として基本トランジスタサイズに対し
て１倍、２倍、４倍、………、２n （ｎは自然数）倍の
トランジスタサイズを持つ（ｎ＋１）個のＭＯＳトラン
ジスタを作り込み、これらのＭＯＳトランジスタを組み
合わせ、並列に接続して前記最終出力段を構成し、複数
の駆動電流を設定可能にしたことを特徴とする半導体装
置。 - 【請求項２】基本トランジスタに対して１倍、２倍、４
倍、………、２n （ｎは自然数）倍のトランジスタサイ
ズを持ち、互いに並列に接続された（ｎ＋１）個のＭＯ
Ｓトランジスタと、各ＭＯＳトランジスタのゲート電極
にそれぞれ接続され、各ＭＯＳトランジスタの駆動を制
御する手段とを有する最終出力段を持ち、各ＭＯＳトラ
ンジスタの駆動制御手段の制御信号入力に応じて前記最
終出力段の駆動電流を設定するよう構成した出力バッフ
ァ回路を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197435A JPH0758620A (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197435A JPH0758620A (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758620A true JPH0758620A (ja) | 1995-03-03 |
Family
ID=16374470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5197435A Withdrawn JPH0758620A (ja) | 1993-08-09 | 1993-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758620A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0821425A2 (en) * | 1996-07-24 | 1998-01-28 | Nec Corporation | A semiconductor device having a semiconductor switch structure |
| JP2005303304A (ja) * | 2004-04-12 | 2005-10-27 | Internatl Business Mach Corp <Ibm> | ＦｉｎＦＥＴトランジスタおよび回路 |
| JP2006042137A (ja) * | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | ドライバ回路、半導体装置、及び電子機器 |
| JP2006287765A (ja) * | 2005-04-04 | 2006-10-19 | Ricoh Co Ltd | 水晶発振回路 |
-
1993
- 1993-08-09 JP JP5197435A patent/JPH0758620A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0821425A2 (en) * | 1996-07-24 | 1998-01-28 | Nec Corporation | A semiconductor device having a semiconductor switch structure |
| US5945700A (en) * | 1996-07-24 | 1999-08-31 | Nec Corporation | Semiconductor device having a semiconductor switch structure |
| EP0821425B1 (en) * | 1996-07-24 | 2006-05-31 | Nec Corporation | A semiconductor device having a semiconductor switch structure |
| JP2005303304A (ja) * | 2004-04-12 | 2005-10-27 | Internatl Business Mach Corp <Ibm> | ＦｉｎＦＥＴトランジスタおよび回路 |
| US7777276B2 (en) | 2004-04-12 | 2010-08-17 | International Business Machines Corporation | FinFET transistor and circuit |
| US7964466B2 (en) | 2004-04-12 | 2011-06-21 | International Business Machines Corporation | FinFET transistor and circuit |
| JP2006042137A (ja) * | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | ドライバ回路、半導体装置、及び電子機器 |
| JP4536449B2 (ja) * | 2004-07-29 | 2010-09-01 | 富士通株式会社 | ドライバ回路、半導体装置、及び電子機器 |
| JP2006287765A (ja) * | 2005-04-04 | 2006-10-19 | Ricoh Co Ltd | 水晶発振回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |