JPH038357A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH038357A JPH038357A JP14496689A JP14496689A JPH038357A JP H038357 A JPH038357 A JP H038357A JP 14496689 A JP14496689 A JP 14496689A JP 14496689 A JP14496689 A JP 14496689A JP H038357 A JPH038357 A JP H038357A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003139 buffering effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マスタースライス方式で構成する半導体集
積回路装置に関するものである。
積回路装置に関するものである。
第８図は例えばメモリなどで用いられている内部電源回
路を有した従来のチップ構成図であり、図において、１
はチップ、２はパッド列、３はバッファセル列、４は内
部の論理回路領域、９は内部電源回路が置かれている領
域である。
路を有した従来のチップ構成図であり、図において、１
はチップ、２はパッド列、３はバッファセル列、４は内
部の論理回路領域、９は内部電源回路が置かれている領
域である。
従来技術では、第８図に示されるように内部電源回路を
置（専用の領域を必要とする。
置（専用の領域を必要とする。
次に内部電源回路の回路図を説明する。第７図は、例え
ば特開昭５９−１１０２２５号公報に示された従来の内
部電源回路を示し、図において、２１は負荷素子、２２
１〜２２７はＰＭＯ３ＦＥＴ、２３は差動増幅回路、２
４は降圧用のＮＭＯ３ＦＥＴである。
ば特開昭５９−１１０２２５号公報に示された従来の内
部電源回路を示し、図において、２１は負荷素子、２２
１〜２２７はＰＭＯ３ＦＥＴ、２３は差動増幅回路、２
４は降圧用のＮＭＯ３ＦＥＴである。
第７図の回路例では、内部電源回路は定電圧回路２５．
差動増幅回路２３．降圧用回路２６の３つの部分より構
成される。
差動増幅回路２３．降圧用回路２６の３つの部分より構
成される。
次に動作について説明する。負荷素子２１とＰＭＯＳ
Ｆ ＥＴ群（２２，〜２２．）との接続点に発生した定
電圧出力は、差動増幅回路２３の（＋）入力端子に入力
される。このとき、（＋）入力端子の電圧が（−）入力
端子の電圧より低いと、差動増幅出力電圧が低くなって
ＮＭＯ３ＦＥＴ２４のドレイン電流が小さくなるのでソ
ース電圧が低くなり、逆に（＋）入力端子の電圧が（−
）入力端子の電圧より高いと差動増幅出力電圧が高くな
ってＮＭＯ３ＦＥＴ２４のドレイン電流が大きくなるの
でソース電圧が高くなる０以上の動作により一定の降圧
された電圧が得られるようになっている。
Ｆ ＥＴ群（２２，〜２２．）との接続点に発生した定
電圧出力は、差動増幅回路２３の（＋）入力端子に入力
される。このとき、（＋）入力端子の電圧が（−）入力
端子の電圧より低いと、差動増幅出力電圧が低くなって
ＮＭＯ３ＦＥＴ２４のドレイン電流が小さくなるのでソ
ース電圧が低くなり、逆に（＋）入力端子の電圧が（−
）入力端子の電圧より高いと差動増幅出力電圧が高くな
ってＮＭＯ３ＦＥＴ２４のドレイン電流が大きくなるの
でソース電圧が高くなる０以上の動作により一定の降圧
された電圧が得られるようになっている。
〔発明が解決しようとする課題〕
従来の半導体集積回路装置で内部電源回路を搭載する場
合は以上のように構成されているので、外部との入出カ
バソファ数を多くしたい場合でも上記専用領域が障害と
なって入出カバソファ数が多くとれず、逆に入出カバソ
ファ数は少なく降圧された電圧の電流量の方が多く必要
である場合でも、集積回路装置の製造頭初からでないと
対処できないという問題点があった。
合は以上のように構成されているので、外部との入出カ
バソファ数を多くしたい場合でも上記専用領域が障害と
なって入出カバソファ数が多くとれず、逆に入出カバソ
ファ数は少なく降圧された電圧の電流量の方が多く必要
である場合でも、集積回路装置の製造頭初からでないと
対処できないという問題点があった。
この発明は上記のような問題点を解消するためのなされ
たもので、マスタースライス方式をとる半導体集積回路
装置において内部電源回路専用の領域を予めチップ内に
設けることなしに内部電源回路が実現できるとともに、
品種ごとで異なる必要な降圧電流量の大小に対してもス
ライスパターンのみを変更して対処できる、電源電圧と
して外部より供給された電圧レベルより低い電源電圧を
も有するマスタースライス方式の半導体集積回路装置を
得ることを目的とする。
たもので、マスタースライス方式をとる半導体集積回路
装置において内部電源回路専用の領域を予めチップ内に
設けることなしに内部電源回路が実現できるとともに、
品種ごとで異なる必要な降圧電流量の大小に対してもス
ライスパターンのみを変更して対処できる、電源電圧と
して外部より供給された電圧レベルより低い電源電圧を
も有するマスタースライス方式の半導体集積回路装置を
得ることを目的とする。
この発明に係るマスタースライス方式の半導体集積回路
装置は、マスター工程までで得られたバッファセルを使
用しスライス工程でバッファセルに内部電源回路を実現
するとともに、上記内部電源回路により得られた電源電
圧より低い電圧をも半導体集積回路内部に供給できるよ
うにしたものである。
装置は、マスター工程までで得られたバッファセルを使
用しスライス工程でバッファセルに内部電源回路を実現
するとともに、上記内部電源回路により得られた電源電
圧より低い電圧をも半導体集積回路内部に供給できるよ
うにしたものである。
この発明においては、スライス工程で、マスター工程で
得られたバッファセル内部に置かれている、出力バッフ
ァ構成時に最終段ドライバとして使用するトランジスタ
により内部電源回路のうちの降圧用回路を構成し、降圧
用回路以外の回路をバッファセル内部に置かれているト
ランジスタまたは内部論理回路領域を構成するトランジ
スタにより構成したから、内部電源回路専用の領域を予
めチップ内に設けることなしに外部より供給された電圧
レベルより低い電源電圧を有する内部電源回路が実現で
きるとともに、品種ごとで異なる必要な降圧電流量の大
小に対してもスライスパターンのみを変更して対処でき
る。
得られたバッファセル内部に置かれている、出力バッフ
ァ構成時に最終段ドライバとして使用するトランジスタ
により内部電源回路のうちの降圧用回路を構成し、降圧
用回路以外の回路をバッファセル内部に置かれているト
ランジスタまたは内部論理回路領域を構成するトランジ
スタにより構成したから、内部電源回路専用の領域を予
めチップ内に設けることなしに外部より供給された電圧
レベルより低い電源電圧を有する内部電源回路が実現で
きるとともに、品種ごとで異なる必要な降圧電流量の大
小に対してもスライスパターンのみを変更して対処でき
る。
以下、この発明の一実施例を図について説明する。
第３図はこの発明の一実施例による内部電源回路を有し
たマスタースライス方式の半導体集積回路チップの構成
図であり、図においてｌはチップ、２はパッド列、３は
バッファセル列、４は内部の論理回路領域、５は本発明
にかかる内部’ｖａ回路が置かれた領域である０本発明
ではゲートアレイのマスク工程までで得られたバッファ
セルを使用し内部電源回路を実現するので、内部電源回
路５が置かれた領域はバッファセル列部分３に存在する
。
たマスタースライス方式の半導体集積回路チップの構成
図であり、図においてｌはチップ、２はパッド列、３は
バッファセル列、４は内部の論理回路領域、５は本発明
にかかる内部’ｖａ回路が置かれた領域である０本発明
ではゲートアレイのマスク工程までで得られたバッファ
セルを使用し内部電源回路を実現するので、内部電源回
路５が置かれた領域はバッファセル列部分３に存在する
。
以下、バッファセルを使用して出力バッファを構成する
際の一レイアウト例を説明する。
際の一レイアウト例を説明する。
まず第６図（ａ）は出力バッファの一回路例を示し、３
１はブリドライバを構成するＰＭＯ３ＦＥＴ、３２はプ
リドライバを構成するＮＭＯ３ＦＥＴ、３３は出力ドラ
イバを構成するＰＭＯ３ＦＥＴ、３４は出力ドライバを
構成するＮＭＯ３ＦＥＴ。
１はブリドライバを構成するＰＭＯ３ＦＥＴ、３２はプ
リドライバを構成するＮＭＯ３ＦＥＴ、３３は出力ドラ
イバを構成するＰＭＯ３ＦＥＴ、３４は出力ドライバを
構成するＮＭＯ３ＦＥＴ。
４９はパッドである。
また第６図（ｂ）は入力バッファの一回路例を示し、３
５はレシーバを構成するＰＭＯ３ＦＥＴ、３６はレシー
バを構成するＮＭＯ３ＦＥＴ、３７はインバータを構成
するＰＭＯ３ＦＥＴ、３８はインバータを構成するＮＭ
Ｏ３ＦＥＴ、４９はパッド、３９は入力保護回路である
。
５はレシーバを構成するＰＭＯ３ＦＥＴ、３６はレシー
バを構成するＮＭＯ３ＦＥＴ、３７はインバータを構成
するＰＭＯ３ＦＥＴ、３８はインバータを構成するＮＭ
Ｏ３ＦＥＴ、４９はパッド、３９は入力保護回路である
。
次に第５図は第６図（ａ）に示した出力バッファの回路
例をレイアウトしたものを示し、第５図において、４０
はバッファセルである。７１．〜７エ、はプリドライバ
３２．レシーバ３６．インバータ３８を構成する際に使
用されるＮＭＯ３ＦＥＴであり、そのゲート電極は４１
１〜４１．、、ソース／ドレイン領域は４２．〜４２１
である。７２゜〜７２７はプリドライバ３１ レシーバ
３５、インバータ３７を構成する際に使用されるＰＭＯ
３ＦＥＴであり、そのゲート電極は４３１〜４３．、、
ソース／ドレイン令頁域は４４．〜４４．である。
例をレイアウトしたものを示し、第５図において、４０
はバッファセルである。７１．〜７エ、はプリドライバ
３２．レシーバ３６．インバータ３８を構成する際に使
用されるＮＭＯ３ＦＥＴであり、そのゲート電極は４１
１〜４１．、、ソース／ドレイン領域は４２．〜４２１
である。７２゜〜７２７はプリドライバ３１ レシーバ
３５、インバータ３７を構成する際に使用されるＰＭＯ
３ＦＥＴであり、そのゲート電極は４３１〜４３．、、
ソース／ドレイン令頁域は４４．〜４４．である。
それに対し、７３．〜７３４は出力ドライバ３４を構成
する際に使用されるＮＭＯ３ＦＥＴで大きなゲート幅を
有しており、そのゲート電極は４５＋〜４５４、ソース
／ドレイン領域は４６．〜４６゜である。また７４１〜
７４４は出力ドライバ３３を構成する際に使用されるＰ
ＭＯ３ＦＥＴで大きなゲート幅を有しており、そのゲー
ト電極は４７、〜４７４、ソース／ドレイン領域は４８
１〜４日、である、また４９はパッド、５０，５１．５
２は１層目配線、５３，５４，５５．５８は２層目配線
で、５３．５８はＶＤＩＩに、５４．５５はＧＮＤに電
位が保たれている。さらに５６はコンタクトホール、５
７はピアホールである。
する際に使用されるＮＭＯ３ＦＥＴで大きなゲート幅を
有しており、そのゲート電極は４５＋〜４５４、ソース
／ドレイン領域は４６．〜４６゜である。また７４１〜
７４４は出力ドライバ３３を構成する際に使用されるＰ
ＭＯ３ＦＥＴで大きなゲート幅を有しており、そのゲー
ト電極は４７、〜４７４、ソース／ドレイン領域は４８
１〜４日、である、また４９はパッド、５０，５１．５
２は１層目配線、５３，５４，５５．５８は２層目配線
で、５３．５８はＶＤＩＩに、５４．５５はＧＮＤに電
位が保たれている。さらに５６はコンタクトホール、５
７はピアホールである。
第５図において内部からの出力信号は配線５２を経てバ
ッファセル内部に導かれ、ＭＯ３ＦＥＴ７１！、７１．
．７２！、７２３によってゲート電極４５．〜４５．，
４７．〜４７４に信号が与えられ、ＭＯ３ＦＥＴ７３．
〜７３．，７４．〜７４４が動作し、信号が配線５０を
経路してパッド４９に出力される。
ッファセル内部に導かれ、ＭＯ３ＦＥＴ７１！、７１．
．７２！、７２３によってゲート電極４５．〜４５．，
４７．〜４７４に信号が与えられ、ＭＯ３ＦＥＴ７３．
〜７３．，７４．〜７４４が動作し、信号が配線５０を
経路してパッド４９に出力される。
次に本発明によるバッファセルを利用した内部電源回路
のレイアウトの一例を第１図にて説明する。第１図にお
いて、４０はバッファセル、７１゜〜７１．はＮＭＯ３
ＦＥＴで、そのゲート電極は４１１〜４１１、ソース／
ドレイン領域は４２゜〜４２．である。７２Ｉ〜７２１
はＰＭＯ３ＦＥＴで、そのゲート電極は４３．〜４３７
、ソース／ドレイン領域は４４．〜４４．である。また
７３１〜７３４はＮＭＯ３ＦＥＴであり、そのゲート電
極は４５．〜４５４、ソース／ドレイン領域は４６１〜
４６．である。７４．〜７４４はＰＭＯ３ＦＥＴで、そ
のゲート電極は４７．〜４７１、ソース／ドレイン領域
は４８．〜４８Ｓである。
のレイアウトの一例を第１図にて説明する。第１図にお
いて、４０はバッファセル、７１゜〜７１．はＮＭＯ３
ＦＥＴで、そのゲート電極は４１１〜４１１、ソース／
ドレイン領域は４２゜〜４２．である。７２Ｉ〜７２１
はＰＭＯ３ＦＥＴで、そのゲート電極は４３．〜４３７
、ソース／ドレイン領域は４４．〜４４．である。また
７３１〜７３４はＮＭＯ３ＦＥＴであり、そのゲート電
極は４５．〜４５４、ソース／ドレイン領域は４６１〜
４６．である。７４．〜７４４はＰＭＯ３ＦＥＴで、そ
のゲート電極は４７．〜４７１、ソース／ドレイン領域
は４８．〜４８Ｓである。
さらに４９はパッド、５３．５８はｖｏ。に電位が保た
れている２層目配線、５４．５５はＧＮＤに電位が保た
れている２層目配線であり、４０〜４９．５３，５４，
５５．５８は第４図に示したものと同一である。また５
６はコンタクトホール、５７はピアホールであり、５９
，６０．６２は１層目配線である。
れている２層目配線、５４．５５はＧＮＤに電位が保た
れている２層目配線であり、４０〜４９．５３，５４，
５５．５８は第４図に示したものと同一である。また５
６はコンタクトホール、５７はピアホールであり、５９
，６０．６２は１層目配線である。
第１図中の１０で囲まれた部分を第２図に示す。
第２図において、第１図中と同一な部分には同一符号を
付しており、５６はコンタクトホール、５７はピアホー
ル、５９．６２は１層目配線である。
付しており、５６はコンタクトホール、５７はピアホー
ル、５９．６２は１層目配線である。
なお、第２図中には２層目の配線５５．５８は示してい
ない。
ない。
本実施例によれば、第２図中の１１で囲まれた部分が第
７図における定電圧回路２５を実現し、第２図中の１２
で囲まれた部分が第７図における差動増幅回路２３を実
現し、第１図中の１３で囲まれた部分が第７図における
降圧回路２６を実現する。ここで、第７図で降圧用回路
２６を構成する降圧用のＮＭＯ３ＦＥＴ２４は大電流の
出力が必須となるので、出力ドライバ３４を構成する際
に使用されるＮＭＯ３ＦＥＴ７３１〜７３４を利用する
。
７図における定電圧回路２５を実現し、第２図中の１２
で囲まれた部分が第７図における差動増幅回路２３を実
現し、第１図中の１３で囲まれた部分が第７図における
降圧回路２６を実現する。ここで、第７図で降圧用回路
２６を構成する降圧用のＮＭＯ３ＦＥＴ２４は大電流の
出力が必須となるので、出力ドライバ３４を構成する際
に使用されるＮＭＯ３ＦＥＴ７３１〜７３４を利用する
。
また、定電圧回路２５及び差動増幅回路２３を構成する
ＭＯＳＦＥＴは大電流出力を必要としないので、出力バ
ッファの際のプリドライバ３１゜３２、入力バッファの
際のレシーバ３５．３６、インバータ３７．３８を構成
する際に使用されるＮ Ｍ ＯＳ Ｆ Ｅ Ｔ ７１
＋〜７１，１．、ＰＭＯ３ＦＥＴ７２、〜７２１を利用
する。
ＭＯＳＦＥＴは大電流出力を必要としないので、出力バ
ッファの際のプリドライバ３１゜３２、入力バッファの
際のレシーバ３５．３６、インバータ３７．３８を構成
する際に使用されるＮ Ｍ ＯＳ Ｆ Ｅ Ｔ ７１
＋〜７１，１．、ＰＭＯ３ＦＥＴ７２、〜７２１を利用
する。
本発明によれば、以上に説明したようにバッファセルを
使用し、１層目配線、コンタクトホール、ピアホールの
レイアウトを変更するだけで、内部を源回路を半導体集
積回路内に実現することができる。
使用し、１層目配線、コンタクトホール、ピアホールの
レイアウトを変更するだけで、内部を源回路を半導体集
積回路内に実現することができる。
ところで、定電圧回路２５、差動増幅回路２３はアナロ
グ回路であるが、以上に示した実施例では定電圧回路２
５、差動増幅回路を構成するＭＯＳＦＥＴに本来ディジ
タル回路として使用するＭＯＳＦＥＴを使用したので、
ＭＯＳ Ｆ ＥＴのサイズが最適化されているとはいい
がたい。
グ回路であるが、以上に示した実施例では定電圧回路２
５、差動増幅回路を構成するＭＯＳＦＥＴに本来ディジ
タル回路として使用するＭＯＳＦＥＴを使用したので、
ＭＯＳ Ｆ ＥＴのサイズが最適化されているとはいい
がたい。
そこで、定電圧回路２５、差動増幅回路２３の全部また
は一部に、トランジスタサイズが最適化された、専用の
トランジスタを予めバッファセル内に搭載するようにし
た本発明の第２の実施例を第４図に示す、第４図は第２
図と同じ範囲を示したーレイアウト例であり、７５．〜
７５４は差動増幅回路２３として最適化されたＮＭＯ３
ＦＥＴ。
は一部に、トランジスタサイズが最適化された、専用の
トランジスタを予めバッファセル内に搭載するようにし
た本発明の第２の実施例を第４図に示す、第４図は第２
図と同じ範囲を示したーレイアウト例であり、７５．〜
７５４は差動増幅回路２３として最適化されたＮＭＯ３
ＦＥＴ。
７６、〜７６、は差動増幅回路２３として最適化された
ＰＭＯ３ＦＥＴ、７７、〜７７、は定電圧回路２５とし
て最適化されたＰＭＯ３ＦＥＴである。第４図において
、定電圧回路２５は１１で囲まれた部分で実現され、差
動増幅回路２３は】２で囲まれた部分で実現される。
ＰＭＯ３ＦＥＴ、７７、〜７７、は定電圧回路２５とし
て最適化されたＰＭＯ３ＦＥＴである。第４図において
、定電圧回路２５は１１で囲まれた部分で実現され、差
動増幅回路２３は】２で囲まれた部分で実現される。
なお、降圧用回路２６は第１図で示した実施例と同じで
、出力ドライバ３４を構成するＮＭＯ５ＦＥＴ７３．〜
７３４を利用する。
、出力ドライバ３４を構成するＮＭＯ５ＦＥＴ７３．〜
７３４を利用する。
なお、上記実施例では、特開昭５９−１１０２２５号公
報に示された内部電源回路のうち降圧用回路２６にＮＭ
Ｏ３ＦＥＴ７３を用いた場合を示したが、降圧用回路２
６にＰＭＯ３ＦＥＴ７４を用いた場合の回路でもよく、
またＢ１ＣＭＯＳプロセスを用いたマスタースライス方
式の半導体集積回路においては降圧用回路２６にＰＮＰ
Ｎ式形ポーラトランジスタを用いた場合、またはＮＰＮ
形バイポーラトランジスタを用いた場合の回路でもよい
。
報に示された内部電源回路のうち降圧用回路２６にＮＭ
Ｏ３ＦＥＴ７３を用いた場合を示したが、降圧用回路２
６にＰＭＯ３ＦＥＴ７４を用いた場合の回路でもよく、
またＢ１ＣＭＯＳプロセスを用いたマスタースライス方
式の半導体集積回路においては降圧用回路２６にＰＮＰ
Ｎ式形ポーラトランジスタを用いた場合、またはＮＰＮ
形バイポーラトランジスタを用いた場合の回路でもよい
。
さらに本発明で実現する内部電源回路としては、特開昭
５９−１１０２２５号公報に示された以外の回路例であ
ってもよい。
５９−１１０２２５号公報に示された以外の回路例であ
ってもよい。
また、上記実施例では、定電圧回路２５及び差動増幅回
路２３に、出カバソファの際のプリドライバ３１．３２
または大力バッファの際のレシーバ３５．３６、インバ
ータ３７．３８に使用されるＭＯ３ＦＥＴ７１．７２を
利用して構成した場合を示したが、構成するＭＯＳ Ｆ
ＥＴの一部にプルアップ／プルダウン用ＭＯ３ＦＥＴ
や、出力ドライバ用ＭＯ３ＦＥＴなどのトランジスタを
用いてもよい、さらには、バッファセル内部に、定電圧
回路２５及び差動増幅回路２３の全部または一部分に使
用される最適化された専用のトランジスタとしてはバイ
ポーラ形トランジスタを設けるようにしてもよい。
路２３に、出カバソファの際のプリドライバ３１．３２
または大力バッファの際のレシーバ３５．３６、インバ
ータ３７．３８に使用されるＭＯ３ＦＥＴ７１．７２を
利用して構成した場合を示したが、構成するＭＯＳ Ｆ
ＥＴの一部にプルアップ／プルダウン用ＭＯ３ＦＥＴ
や、出力ドライバ用ＭＯ３ＦＥＴなどのトランジスタを
用いてもよい、さらには、バッファセル内部に、定電圧
回路２５及び差動増幅回路２３の全部または一部分に使
用される最適化された専用のトランジスタとしてはバイ
ポーラ形トランジスタを設けるようにしてもよい。
また、内部電源回路のうち降圧用回路２６を、出力バッ
ファとして使用する際のドライバのトランジスタを使用
して実現するのであれば、その他の回路の全部または一
部分に内部の論理回路領域４を構成するトランジスタを
使用してもよい。
ファとして使用する際のドライバのトランジスタを使用
して実現するのであれば、その他の回路の全部または一
部分に内部の論理回路領域４を構成するトランジスタを
使用してもよい。
以上のように、この発明によれば、電源電圧を降圧する
内部電源回路をバッファセル内に置かれているトランジ
スタを利用して構成したので、従来のマスタースライス
方式の半導体集積回路装置をそのまま使用して、外部か
ら供給されている電源電圧よりも低い電圧レベルの電源
電圧を半導体集積回路装置内部に設けることが可能にな
るという効果がある。
内部電源回路をバッファセル内に置かれているトランジ
スタを利用して構成したので、従来のマスタースライス
方式の半導体集積回路装置をそのまま使用して、外部か
ら供給されている電源電圧よりも低い電圧レベルの電源
電圧を半導体集積回路装置内部に設けることが可能にな
るという効果がある。
第１図はこの発明の一実施例によるマスタースライス方
式の半導体集積回路装置の内部電源回路のレイアウトを
示す平面図、第２図は第１図に示した内部電源回路のレ
イアウト例の部分拡大図、第３図はこの発明の一実施例
による半導体集積回路装置全体を示す平面図、第４図は
この発明の第２の実施例による内部電源回路のレイアウ
ト例の部分拡大図、第５図は従来の出力バッファのレイ
アウトの一例を示す平面図、第６図は従来の出力・入力
バッファの一例を示す回路図、第７図は従来の内部電源
回路の一例を示す回路図、第８図は従来の半導体集積回
路装置全体を示す平面図である。 図において、４０はバッファセル、７１１〜フエアはブ
リドライバ、レシーバ、インバータを構成する際に使用
されるＮＭＯ３ＦＥＴ、４１１〜４１．ｌはそのゲート
電極、４２．〜４２．はそのソース／ドレイン領域、？
２．〜７２７はプリドライバ、レシーバ、インバータを
構成する際に使用さ、ｔ’ＬるＰＭＯ３ＦＥＴで、４３
．〜４３、はそのゲート電極、４４．〜４４．はそのソ
ース／ドレイン領域、７３．〜７３４は出力ドライバを
構成する際に使用されるＮＭＯ３ＦＥＴで、４５゜〜４
５４はそのゲート電極、４６１〜４６５はそのソース／
ドレイン領域、７４．〜７４４は出力ドライバを構成す
る際に使用されるＰＭＯ３ＦＥＴで、４７＋〜４７４は
そのゲート電極、４８１〜４８．はそのソース／ドレイ
ン領域、５０，５１．５２，５９，６０．６２は１層目
配線、５３５４．５５．５８は２層目配線、５６はコン
タクトホール、５７はピアホール、４９はパッド、２５
は定電圧回路、２３は差動増幅回路、２６は陣圧用回路
である。 なお図中同一符号は同−又は相当部分を示す。 第 ３ 図 第 ７ 図 手続補正書 （自発） 平成 １年７０月Ｊ□日 事件の表示 特願平 １−１４４９６６号 発明の名称 半導体集積回路装置 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社代表者 志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄、及び図面（第４図） ６、補正の内容 （１） 明細書第４頁第６行〜第７行の「解消するた
めの」を「解消するために」に訂正する。 （２）同第５頁第５行の［スライス工程でＪを「スライ
ス工程の際に」に訂正する。 （３） 同第１１頁第１６行のｒＮＭＯ５ＦＥＴＪを
ｒＮＭＯ３ＦＥＴ （そのゲート電極は８５１〜８５ｓ
、８６．）Ｊに訂正する。 （４）同第１１頁第１８行のｒＰＭＯ５ＦＥＴＪをｒＰ
ＭＯｓＦＥＴ （そのゲート電極は８６１８６ｓ）Ｊに
訂正する。 （５）同第１１頁第１９行のｒＰＭＯｓＦＥＴ」をｒＰ
ＭＯｓＦＥＴ （そのゲート電極は８７．〜８７Ｌ）」
に訂正する。 （６）第４図を別紙の通り訂正する。 以 上
式の半導体集積回路装置の内部電源回路のレイアウトを
示す平面図、第２図は第１図に示した内部電源回路のレ
イアウト例の部分拡大図、第３図はこの発明の一実施例
による半導体集積回路装置全体を示す平面図、第４図は
この発明の第２の実施例による内部電源回路のレイアウ
ト例の部分拡大図、第５図は従来の出力バッファのレイ
アウトの一例を示す平面図、第６図は従来の出力・入力
バッファの一例を示す回路図、第７図は従来の内部電源
回路の一例を示す回路図、第８図は従来の半導体集積回
路装置全体を示す平面図である。 図において、４０はバッファセル、７１１〜フエアはブ
リドライバ、レシーバ、インバータを構成する際に使用
されるＮＭＯ３ＦＥＴ、４１１〜４１．ｌはそのゲート
電極、４２．〜４２．はそのソース／ドレイン領域、？
２．〜７２７はプリドライバ、レシーバ、インバータを
構成する際に使用さ、ｔ’ＬるＰＭＯ３ＦＥＴで、４３
．〜４３、はそのゲート電極、４４．〜４４．はそのソ
ース／ドレイン領域、７３．〜７３４は出力ドライバを
構成する際に使用されるＮＭＯ３ＦＥＴで、４５゜〜４
５４はそのゲート電極、４６１〜４６５はそのソース／
ドレイン領域、７４．〜７４４は出力ドライバを構成す
る際に使用されるＰＭＯ３ＦＥＴで、４７＋〜４７４は
そのゲート電極、４８１〜４８．はそのソース／ドレイ
ン領域、５０，５１．５２，５９，６０．６２は１層目
配線、５３５４．５５．５８は２層目配線、５６はコン
タクトホール、５７はピアホール、４９はパッド、２５
は定電圧回路、２３は差動増幅回路、２６は陣圧用回路
である。 なお図中同一符号は同−又は相当部分を示す。 第 ３ 図 第 ７ 図 手続補正書 （自発） 平成 １年７０月Ｊ□日 事件の表示 特願平 １−１４４９６６号 発明の名称 半導体集積回路装置 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社代表者 志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄、及び図面（第４図） ６、補正の内容 （１） 明細書第４頁第６行〜第７行の「解消するた
めの」を「解消するために」に訂正する。 （２）同第５頁第５行の［スライス工程でＪを「スライ
ス工程の際に」に訂正する。 （３） 同第１１頁第１６行のｒＮＭＯ５ＦＥＴＪを
ｒＮＭＯ３ＦＥＴ （そのゲート電極は８５１〜８５ｓ
、８６．）Ｊに訂正する。 （４）同第１１頁第１８行のｒＰＭＯ５ＦＥＴＪをｒＰ
ＭＯｓＦＥＴ （そのゲート電極は８６１８６ｓ）Ｊに
訂正する。 （５）同第１１頁第１９行のｒＰＭＯｓＦＥＴ」をｒＰ
ＭＯｓＦＥＴ （そのゲート電極は８７．〜８７Ｌ）」
に訂正する。 （６）第４図を別紙の通り訂正する。 以 上
Claims (2)
- （１）外部供給電源よりも電圧レベルの低い内部電源電
圧を出力する降圧用回路と、前記降圧用回路により出力
される内部電源電圧を一定値に保つよう前記降圧用回路
を制御する安定化回路とを具備する内部電源回路を搭載
したマスタースライス方式の半導体集積回路装置におい
て、 前記降圧用回路を、半導体集積回路装置外部へ電流を駆
動することを主目的として設置されているトランジスタ
を使用して構成したことを特徴とする半導体集積回路装
置。 - （２）前記内部電源回路を搭載したマスタースライス方
式の半導体集積回路装置において、 半導体集積回路装置外部と信号を受け渡しすることを主
目的として設置されているバッファセル内部に、前記安
定化回路を構成するのに必要なトランジスタを予め搭載
し、前記バッファセル内部に前記安定化回路を具備した
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14496689A JPH038357A (ja) | 1989-06-06 | 1989-06-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14496689A JPH038357A (ja) | 1989-06-06 | 1989-06-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH038357A true JPH038357A (ja) | 1991-01-16 |
Family
ID=15374334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14496689A Pending JPH038357A (ja) | 1989-06-06 | 1989-06-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH038357A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253366A (ja) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
| KR20010084555A (ko) * | 2000-02-26 | 2001-09-06 | 타게지 미야키 | 흐림 및 결로를 방지하기 위한 장치를 구비한 커브미러 |
| JP2002083872A (ja) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | 半導体集積回路 |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
| JP2006128422A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体集積回路 |
| JP2015228440A (ja) * | 2014-06-02 | 2015-12-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1989
- 1989-06-06 JP JP14496689A patent/JPH038357A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253366A (ja) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
| KR20010084555A (ko) * | 2000-02-26 | 2001-09-06 | 타게지 미야키 | 흐림 및 결로를 방지하기 위한 장치를 구비한 커브미러 |
| JP2002083872A (ja) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | 半導体集積回路 |
| US8139327B2 (en) | 2000-06-22 | 2012-03-20 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| US8634170B2 (en) | 2000-06-22 | 2014-01-21 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| JP2006128422A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体集積回路 |
| JP2015228440A (ja) * | 2014-06-02 | 2015-12-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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